WO2006025091A1 - 半導体集積回路 - Google Patents

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WO2006025091A1
WO2006025091A1 PCT/JP2004/012489 JP2004012489W WO2006025091A1 WO 2006025091 A1 WO2006025091 A1 WO 2006025091A1 JP 2004012489 W JP2004012489 W JP 2004012489W WO 2006025091 A1 WO2006025091 A1 WO 2006025091A1
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WO
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nonvolatile memory
volatile memory
memory
bus
integrated circuit
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Application number
PCT/JP2004/012489
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English (en)
French (fr)
Inventor
Yutaka Shinagawa
Takeshi Kataoka
Eiichi Ishikawa
Toshihiro Tanaka
Kazumasa Yanagisawa
Kazufumi Suzukawa
Original Assignee
Renesas Technology Corp.
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Publication date
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Priority to PCT/JP2004/012489 priority patent/WO2006025091A1/ja
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Priority to US12/775,377 priority patent/US7978545B2/en
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    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
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    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically

Definitions

  • the present invention relates to a semiconductor integrated circuit having a rewritable nonvolatile memory area that stores information by a difference in threshold voltage, and particularly focuses on the relationship between the guaranteed number of rewrites of stored information and the read speed of stored information.
  • the present invention relates to a technology that is effective when applied to an on-chip macro computer with a non-volatile memory that can be rewritten together with a central processing unit.
  • Patent Document 1 data such as a user program is written in the user memory area of the flash memory, and the default flash firmware, parameters, and flash identification information are stored in advance in the mask memory area of the mask ROM. Version information or lot information is stored in the volatile memory, and the CPU selects and executes the optimum flash farm and parameters based on the version information, so that the rewrite processing for the flash memory is performed under the optimum conditions. Techniques that enable this are described.
  • Patent Document 2 has a data EEPROM and a program EEPROM, and a lock code is stored in the designated area. By using this lock code, a data EE PROM and a program EEPROM are stored. There is a description of a technology that suppresses the possibility of tampering with data and programs stored in rewritable memory such as EEPROM.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-306543
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-245023
  • the present inventor has examined the guaranteed number of rewrites of stored information and the read speed of stored information in a rewritable nonvolatile memory typified by a flash memory. For example, for flash memory on-chip in a microcomputer, etc., the read speed and the number of rewrites are usually guaranteed regardless of the memory area. Inventor Noted the inconvenience caused by this.
  • Vth window if the threshold voltage difference (Vth window) is reduced in order to relieve the stress of rewriting, the threshold voltage cannot be lowered to the left with respect to the read determination level of the memory cell. A large memory current cannot be taken. If the memory current is small, it is difficult to perform high-speed reads such as 100MHz.
  • the flash memory built in the microcomputer requires a read speed that is the same as the program execution speed for the purpose of storing the program. Therefore, high-speed reading is prioritized and the number of rewrites of stored information cannot be guaranteed. .
  • Such on-chip flash memory cannot be applied to data applications that require, for example, about 100,000 rewrite cycles, and must be handled by an external EEPROM or external flash memory of a microcomputer. Les.
  • An object of the present invention is to provide a semiconductor integrated circuit capable of satisfying both of an increase in reading speed and a large number of rewrites according to applications for a nonvolatile memory. .
  • a semiconductor integrated circuit includes a central processing unit and a rewritable nonvolatile memory area disposed in an address space of the central processing unit.
  • the non-volatile memory area has a first non-volatile memory area (PGM) and a second non-volatile memory area (DAT) for storing information according to a difference in threshold voltage.
  • the first nonvolatile memory area has a maximum threshold voltage change width for storing information larger than that of the second nonvolatile memory area.
  • the maximum change width of the threshold voltage for information storage is the threshold voltage initialization level (threshold voltage level by erasure) corresponding to one data logical value of the stored information and the other data logical value of the stored information. It means the maximum difference from the threshold voltage level to which it responds (threshold voltage level by writing). “Maximum” means that not only the stored information power S1 bit for one memory cell but also the case of 2 bits or more is considered.
  • the first nonvolatile memory region has a lower threshold voltage initialization level distribution than the second nonvolatile memory region.
  • the threshold voltage level distribution such as the threshold voltage level by the writing may be higher in the first nonvolatile memory area than in the second nonvolatile memory area.
  • the read determination level such as the read word line selection level in each of the first nonvolatile memory area and the second nonvolatile memory area may be the same.
  • the read decision level must be higher in the first non-volatile memory area than in the second non-volatile memory area.
  • the threshold voltage of the first non-volatile memory area is initialized to the distribution of the threshold voltage, the threshold of the second non-volatile memory area, and the initial value voltage.
  • a first nonvolatile memory including the first nonvolatile memory area
  • nonvolatile memory (11, 11A) and a second nonvolatile memory (12, 12A) including the second nonvolatile memory area may be provided separately.
  • one nonvolatile memory (11B) including both the first nonvolatile memory area and the second nonvolatile memory area may be provided.
  • the first nonvolatile memory area is used for storing a program
  • the second nonvolatile memory area is used for storing data.
  • high-speed reading is prioritized because the same reading speed as the program execution speed is required for the purpose of storing programs. Since rewriting of programs is usually not performed as frequently as data, there is no problem even if the number of times of rewriting is small. This is because data is expected to be rewritten frequently, so it is necessary to ensure that the data area is rewritten many times.
  • the data area assumed here is an area for storing parameters for initial settings that are not stored in volatile memory such as work RAM of the central processing unit, and high-speed access such as work RAM is essential. Since it is not such a memory area, even if the reading speed is slow, there is no substantial harm.
  • a semiconductor integrated circuit has a two-bus configuration having a first bus and a second bus with respect to the semiconductor integrated circuit, and a nonvolatile memory is connected to each bus. Clarify the configuration. That is, the semiconductor integrated circuit is connected to the central processing unit (2), the volatile memory (3), the first bus (4) to which the central processing unit and the volatile memory are connected, and the first bus. And a second bus (6) connected to the bus controller.
  • the first bus is connected to an electrically rewritable first nonvolatile memory (11, 11A) that stores information according to a difference in threshold voltage.
  • the second bus has an electrically rewritable second non-volatile memory that stores information according to a difference in threshold voltage.
  • Occurrence memory (12, 12A) is connected.
  • the first non-volatile memory has a larger maximum change width of the threshold voltage for information storage than the second non-volatile memory.
  • the first nonvolatile memory can be prioritized to increase the reading speed of the stored information, and the second nonvolatile memory can be rewritten the number of times the stored information is rewritten. Can be prioritized to guarantee more.
  • the first nonvolatile memory has a threshold voltage initialization level distribution lower than that of the second nonvolatile memory, so that the maximum change width of the threshold voltage is increased. Increased.
  • the first non-volatile memory is used for storing a program executed by the central processing unit, and the second non-volatile memory is used when the central processing unit executes a program. Used to store data to be processed.
  • the first nonvolatile memory has a first access port (50) used for read access to the first bus and storage information from the second bus. And the second access port (51) used for access for rewriting, and the central processing unit performs access control for rewriting storage information for the first memory.
  • the read port does not require an input buffer for receiving rewrite data.
  • the input buffer has an input capacitance that becomes a load for the data output signal line.
  • the rewrite operation also takes place when an ECC circuit (13) capable of detecting and correcting the data read from the first access port is provided between the first access port and the first bus.
  • the rewrite control of the stored information for the nonvolatile memory is performed, for example, by the central processing unit executing a rewrite control program.
  • the rewrite control program is held in, for example, the first nonvolatile memory.
  • the central processing unit executes a rewrite control program transferred from the first non-volatile memory to the volatile memory.
  • the instruction to rewrite the stored information is given by a program executed by the central processing unit. Alternatively, it is instructed by a rewrite command given from a writing device such as an external EP ROM writer.
  • the central processing unit decodes a rewrite command inputted from the outside, and executes a rewrite control program stored in the first non-volatile memory according to a deciphering result, thereby executing the first non-volatile memory. Rewrites the memory information held by.
  • the non-volatile memory sensor possessed by the first non-volatile memory includes a memory transistor having a different threshold voltage according to a charge retention state of a charge storage region and the memory transistor. And a select transistor that can be selectively connected to a bit line.
  • the gate insulating film of the selection transistor is formed thinner than the gate insulating film of the memory transistor. Hot electrons formed by a potential difference between a channel formed in the semiconductor region immediately below the gate electrode of the selection transistor and a channel formed in the semiconductor region immediately below the charge storage region of the memory transistor are injected into the charge storage region.
  • the threshold voltage is increased, and the threshold voltage is initialized in the direction of lowering by decreasing the outer area of the element held by the charge storage region.
  • the source side of the channel of the memory transistor to which high voltage is supplied from the drain side and the drain side of the channel of the selection transistor are not electrically connected with low resistance. Do not apply the high voltage on the memory transistor side to the transistor. Therefore, even if the gate insulating film of the selection transistor is formed thinner than the gate insulating film of the memory transistor, the gate oxide film of the selection transistor is not destroyed during the rewrite operation. This force is selected by a thin gate oxide film. The transistor conductance is increased to ensure that the reading speed is increased.
  • a semiconductor integrated circuit has a two-bus configuration having a first bus and a second bus with respect to the semiconductor integrated circuit, and is a non-volatile memory connected to the first bus ( 11 B) Specify the specific configuration in which the first nonvolatile memory area (PGM) and the second nonvolatile memory area (DAT) are assigned. That is, the semiconductor integrated circuit includes a central processing unit, a volatile memory, a first bus to which the central processing unit and the volatile memory are connected, a bus controller connected to the first bus, A second bus connected to the bus controller, and a nonvolatile memory is connected to the first bus.
  • the non-volatile memory has a first non-volatile memory area and a second non-volatile memory area for storing information according to a difference in threshold voltage, and the first non-volatile memory area is a second non-volatile memory. Compared to the area, the maximum change width of the threshold voltage for information storage is increased. In the present invention as well, as described above, it is possible to give priority to increasing the reading speed of stored information in the first nonvolatile memory area, and rewrite processing of stored information in the second nonvolatile memory area. Priority can be given to guaranteeing a large number.
  • the first non-volatile memory area has a threshold voltage initialization level distribution lower than that of the second non-volatile memory area, thereby causing the maximum change in the threshold voltage.
  • the width is increased.
  • the read determination level given to the nonvolatile memory cell is This is the same as the read determination level given to the non-volatile memory cell when the storage information corresponding to the threshold voltage is read from the non-volatile memory cell in the second non-volatile memory region.
  • the first non-volatile memory area is used for storing a program executed by the central processing unit, and the second non-volatile memory area is executed by the central processing unit. It is used to store data that is sometimes used.
  • each of the first nonvolatile memory area and the second nonvolatile memory area includes a plurality of divided areas (61) and a plurality of divided areas unique to each divided area.
  • 1 bit line (LBL), second bit line (GBLr) common to multiple divided areas, and divided areas
  • a hierarchical bit line structure including a selection circuit (62) for selecting the first bit line from the output circuit and a sense amplifier disposed between the output of the selection circuit and the second bit line. The load on the bit line is set so that the second nonvolatile memory area is smaller than the first nonvolatile memory area.
  • the maximum change width of the threshold voltage for information storage is relatively small.
  • the read speed delay from the second memory area can be improved, and the access time via the first bus for both the first nonvolatile memory area and the second nonvolatile memory area is improved. It will be possible to make them the same.
  • the central processing unit makes the number of access cycles for the second non-volatile memory area larger than the number of access cycles for the first non-volatile memory area. It is possible to control and cope with the difference in reading speed.
  • the non-volatile memory is used for a first access port used for read access to the first bus and an access for rewriting stored information from the second bus.
  • the central processing unit performs access control for rewriting stored information in the nonvolatile memory.
  • the read port does not require an input buffer for receiving rewrite data.
  • the input buffer has an input capacitance that is a load for the data output signal line.
  • the verify operation in the rewrite operation can also be performed when an ECC circuit capable of detecting and correcting the data read from the first access port is provided between the first access port and the first bus. It is not necessary to consider.
  • the central processing unit connected to the first bus passes through the second bus.
  • the address space for the nonvolatile memory viewed from the first access port and the address for the nonvolatile memory viewed from the second access port It is desirable to make the space different.
  • the rewrite control of the stored information for the nonvolatile memory is performed, for example, by the central processing unit executing a rewrite control program.
  • the rewrite control program is held in, for example, the first nonvolatile memory.
  • the central processing unit executes a rewrite control program transferred from the first non-volatile memory to the volatile memory.
  • the instruction to rewrite the stored information is given by a program executed by the central processing unit. Alternatively, it is instructed by a rewrite command given from a writing device such as an external EP ROM writer.
  • the central processing unit decodes the rewrite command and executes a rewrite control program stored in the first non-volatile memory according to the result of the decryption. Rewrites the memory information stored in the volatile memory.
  • the nonvolatile memory cell possessed by the nonvolatile memory selectively selects a memory transistor having a different threshold voltage according to the charge holding state of the charge storage region and the memory transistor.
  • a select transistor connectable to the bit line.
  • the gate insulating film of the selection transistor is formed thinner than the gate insulating film of the memory transistor. Hot electrons formed by a potential difference between a channel formed in the semiconductor region immediately below the gate electrode of the selection transistor and a channel formed in the semiconductor region immediately below the charge storage region of the memory transistor are formed in the charge storage region.
  • the threshold voltage is increased by being injected, and the threshold voltage is initialized in the lower direction by decreasing the number of electrons held in the charge storage region.
  • the select transistor can have a large conductance due to the thin gate oxide film, which can contribute to an increase in reading speed.
  • a semiconductor integrated circuit includes a central processing unit and a rewritable nonvolatile memory area disposed in an address space of the central processing unit, and the nonvolatile memory
  • the first area stores information by the difference in the amount of current flowing through the memory cell.
  • a non-volatile memory area and a second non-volatile memory area are included.
  • the memory cells in the first memory area and the memory cells in the second memory area have a first state (for example, a write state) and a second state (for example, an erase state), respectively.
  • the first state of the memory cells in the first memory region and the first state of the memory cells in the second memory region are such that the amount of current flowing through the memory cells is included in the first range.
  • the second state of the memory cells in the first memory region is such that the amount of current flowing through the memory cells is included in a second range, and the second state of the memory cells in the second memory region is the memory state
  • the amount of current flowing through the cell is included in a third range different from the second range.
  • the second range and the third range partially overlap.
  • the semiconductor integrated circuit has a detection circuit for detecting which of the first to third ranges the current flowing through the memory cell is included.
  • the detection circuit is, for example, a sense amplifier, and makes it possible to detect which of the first to third ranges is included according to the amount of current on the sense side.
  • FIG. 1 is a block diagram showing a first example of a data processor.
  • FIG. 2 is an obtained drawing illustrating the threshold voltage distribution of nonvolatile memory cells in the data area and the program area.
  • FIG. 3 is an explanatory view illustrating the relationship between the rewrite time and the number of rewrite cycles.
  • FIG. 4 is a flowchart showing an erase procedure for the flash memory when the program area PGM and the data area DA are divided.
  • FIG. 5 is a flowchart showing a write procedure for the flash memory.
  • FIG. 6 is an explanatory diagram showing the specifications of the flash memory when the memory area is divided into a program area PGM and a data area DAT. 7]
  • Fig. 7 is a timing chart illustrating the access timing in the hierarchical bus configuration.
  • FIG. 8 is a cross-sectional view illustrating a device structure of a nonvolatile memory cell of a flash memory.
  • FIG. 9 is an explanatory diagram representatively showing the connection form and characteristics of the nonvolatile memory cell of FIG. 8 in a hierarchical bit line structure.
  • FIG. 10 is a block diagram showing a second example of the data processor.
  • FIG. 11 is a circuit diagram illustrating the configuration of a flash memory.
  • FIG. 12 is a block diagram showing a third example of the data processor.
  • FIG. 13 is a block diagram showing a fourth example of the data processor.
  • FIG. 14 shows an example of accessing the program area (PGM) and the data area (DAT) with different bus cycles when the memory arrays of the program area (PGM) and the data area (DAT) are made the same. It is a timing chart.
  • FIG. 15 is a circuit diagram illustrating the configuration of a memory array that equalizes the reading speed for the data area (DAT) and the program area (PGM).
  • DAT data area
  • PGM program area
  • FIG. 16 is a circuit diagram showing a configuration in which two flash memories are separately connected to the CPU bus and the peripheral bus.
  • FIG. 1 shows a first example of a data processor.
  • the data processor (MCU) 1 is formed on a single semiconductor substrate such as single crystal silicon by, for example, CMOS integrated circuit manufacturing technology.
  • the data processor 1 includes a central processing unit (CPU) 2, a random access memory (RAM) 3 as a volatile memory used for a work area of the CPU 2, the CPU 2, CPU bus (BUSc) 4 as the first bus to which RAM3 etc. is connected, bus controller (BSC) 5 connected to the CPU bus 4 and peripheral bus (BUSp) as the second bus connected to bus controller 5 ) Has 6 etc. and has a hierarchical bus structure.
  • the peripheral bus 6 is connected to peripheral circuits such as a timer (TMR) 7, an analog / digital conversion circuit (AZD) 8, an input / output port (I / Oprt) 9, and a serial interface controller (SCI) 10.
  • the CPU bus 4 is connected to a flash memory 11 as a first electrically rewritable non-volatile memory that stores information according to a difference in threshold voltage.
  • a flash memory 12 Connected to the peripheral bus 6 is a flash memory 12 as an electrically rewritable second non-volatile memory that stores information according to a difference in threshold voltage.
  • the flash memory 11 has a storage area (program area PGM) for a program executed by the CPU 2 as a first nonvolatile memory area.
  • the flash memory 12 has a data storage area (data area DAT) used as a second nonvolatile memory area when the CPU 2 executes a program.
  • the CPU bus 4 is a high-speed bus with limited wiring load due to the nature of connecting the circuit modules that determine the data processing capability such as CPU2 and RAM3, and high-speed data transfer is intended. ing.
  • Many peripheral circuit modules such as the timer 7 and A / D 8 connected to the peripheral bus 6 are operated by setting parameters etc. from the CPU 2, and external memory such as EEPROM that temporarily holds data is the peripheral bus. Connected via I / O port 9 connected to 6. Therefore, the peripheral bus 6 may be a relatively low speed bus.
  • FIG. 7 illustrates the access timing in the hierarchical bus configuration.
  • the synchronous clock (peripheral clock) of the peripheral circuit module is multiplied by 1/4 with respect to the operation reference clock (CPU clock) of the CPU 2.
  • the peripheral module connected to the peripheral bus is slower than RAM3 connected to the CPU2. It is accessed with. Read data is determined on the data bus in the cycle following the address determination cycle on the address bus.
  • the flash memory 11 having the program area PGM needs to be connected to the CPU bus 4 and be readable at the execution speed of the CPU 2.
  • the flash memory 12 having the data area DAT is connected to the peripheral bus 6 and can be read at the same relatively low speed as other peripheral modules. It is expected that it will be rewritten more frequently than PGM PGM.
  • the number of rewrites and the data area DAT are not directly related to program execution, and are used for storing data such as parameter information, so there is little need to read stored information at high speed.
  • the data processor 1 considers the above circumstances, and divides the on-chip nonvolatile memory area into a program area PGM that can be read at high speed and a data area DAT that is frequently rewritten.
  • FIG. 2 illustrates threshold voltage distributions of nonvolatile memory cells in the data area and the program area.
  • the memory threshold voltage in the erased state is set sufficiently low to ensure sufficient memory current for high-speed reading.
  • the judgment level for erase verification (erase judgment level) at that time is VthEp.
  • the data area DAT in order to increase the guarantee of the number of rewrites, erasure is stopped with a memory current that is low enough to be read at low speed, and the memory threshold voltage in the erased state is set higher than in the program area, and This alleviates the stress experienced by non-volatile memory cells and suppresses deterioration of characteristics.
  • the erase verification judgment level (erase judgment level) in the data area DAT is VthEd.
  • the write verification judgment level (write judgment level) is the same level in the program area PGM and the data area DAT.
  • the write judgment level may be changed in the program area PGM and the data area DAT in order to reduce the writing stress.
  • a difference is made in the threshold voltage of the nonvolatile memory cell. .
  • the maximum change width of the threshold voltage for storing information is larger in the program area PGM than in the data area DAT.
  • Wp is the maximum change width of the program area
  • Wd is the maximum change width of the data area.
  • the maximum change width can be understood as the difference between the erase judgment level and the write judgment level.
  • Each threshold voltage distribution illustrated in FIG. 2 is a normal distribution.
  • FIG. 2 does not exclude that the distribution of the threshold voltage distribution in the erase state in the program area and the threshold voltage distribution in the erase state in the data area partially overlap. Absent.
  • FIG. 3 illustrates the relationship between the rewrite time and the number of rewrite cycles.
  • the flash memory is deteriorated in characteristics by repeated rewriting, and for example, an erasing time and a writing time required for obtaining a predetermined threshold voltage are increased.
  • the occurrence of this degradation depends on, for example, the depth of the erase threshold voltage (difference between the threshold voltage in the erased state and the threshold voltage in the erased state).
  • the characteristic degradation is suppressed and the number of rewrites is extended. be able to. From the above, the guaranteed number of rewrites in the data area DAT is greater than in the program area PGM.
  • the rewrite control of the stored information for the flash memories 11 and 12 is performed, for example, by the CPU 2 executing a rewrite control program.
  • the flash memory 11 holds the rewrite control program.
  • CPU2 executes the rewrite control program internally transferred to RAM3.
  • the instruction to rewrite the stored information is given by the program executed by CPU2.
  • it is instructed by a rewrite command given from a writing device such as an external EPROM writer.
  • the CPU 2 decodes the command and executes the rewrite control program according to the result of decoding, thereby rewriting control of the storage information held in the flash memories 11 and 12.
  • the CPU 2 controls erasing and writing to the flash memories 11 and 12.
  • an external writing device (not shown) instructs to erase and write the flash memories 11 and 12 through the input / output port 9.
  • the data processor 11 is initialized in the low level period of the reset signal.
  • CPU2 starts executing the program in the program area specified by the vector at address 0, etc.
  • FIG. 4 shows the erase flow of the flash memory when the program area PGM and the data area DA are divided.
  • CPU2 determines the address to be erased. Since program area PGM and data area DAT have different memory spaces, it is possible to determine which area is to be erased (or written) depending on the address to be erased. If erase to flash memory 11, erase program area The target block is selected (Sip), and the erase voltage is applied to the selected erase target block for a predetermined time (S2p). Subsequently, an erase verify operation is performed on the nonvolatile memory cell to be erased to determine whether or not the threshold voltage has become equal to or lower than the erase determination level VthEp (S3p).
  • the erase voltage is further applied (S3 P), and steps S2p and S3p are repeated until the erase judgment level becomes VthEp or less, and the erase operation ends when the erase judgment level becomes VthEp or less.
  • a block to be erased in the data area is selected (Sid), and an erase voltage is applied to the selected block to be erased for a predetermined time (S2d).
  • S2d an erase voltage is applied to the selected block to be erased for a predetermined time
  • erase verification is performed on the nonvolatile memory cell to be erased to determine whether or not the threshold voltage is equal to or lower than the erase determination level VthEd (S3d).
  • the erase voltage is further applied (S2d), and steps S2d and S3d are repeated until the erase judgment level VthEd or lower, and the erase operation is terminated when the erase judgment level is lower than VthEd. .
  • the erase determination levels VthEp and VthyEd for each area different threshold voltage distributions can be generated in the program area PGM and the data area DAT.
  • the optimum value in both regions may be set uniquely to control the threshold voltage. Les.
  • FIG. 5 shows the flow of writing to the flash memory.
  • the write judgment levels for the program area PGM and data area DA are made equal.
  • CPU2 internally transfers the write data to the flash memory to be written (S11), selects the write target word according to the address (S12), and applies the write voltage to the write target memory cell. (S 13).
  • write verification is performed on the nonvolatile memory cell to be written, and it is determined whether or not the threshold voltage is equal to or higher than the write determination level VthP (S14). If it is not higher than the write judgment level VthP, the write voltage is further applied (S13), and steps S13 and S14 are repeated until the write judgment level VthP or higher is reached.
  • a pulse for determining the write verify judgment level, write voltage, and write voltage application time The width can also be controlled to uniquely set the optimum value in both the program area PGM and the data area DAT.
  • FIG. 6 illustrates the specifications of the flash memories 11 and 12 when the memory area is divided into the program area PGM and the data area DAT.
  • the area is divided into the program area PGM and the data area DAT, it is possible to improve the user's usage and convenience by giving the area a characteristic in the specification.
  • the guaranteed number of rewrites and read speed have already been explained.
  • the unit of batch erase and the unit of writing can be improved by reducing the size of the data area DAT that has a large number of guaranteed rewrites.
  • the specific numerical values such as the guaranteed number of rewrites and the reading speed shown in FIG.
  • FIG. 8 illustrates device structures of nonvolatile memory cells of the flash memories 11 and 12.
  • the non-volatile memory cell 21 includes an MO type first transistor 23 used for information storage and an MO type second transistor that selects the first transistor 23 in a p-type well region 22 provided on a silicon substrate.
  • Transistor 24 selection MOS transistor.
  • the first transistor 23 includes an n-type diffusion layer (n-type impurity region) 30 that serves as a source line electrode connected to the source line, a charge storage region (for example, a silicon nitride film) 31, and an insulation disposed on the front and back of the charge storage region 31.
  • the second transistor 24 includes an n-type diffusion layer (n-type impurity region) 36, a gate insulating film (eg, silicon oxide film) 37, and a control gate electrode (eg, n-type polysilicon) that serve as a bit line electrode connected to the bit line. Layer) 38, and an insulating film (eg, silicon oxide film) 29 that insulates the control gate electrode 38 and the memory gate electrode 34.
  • n-type diffusion layer n-type impurity region
  • a gate insulating film eg, silicon oxide film
  • a control gate electrode eg, n-type polysilicon
  • the sum of the film thicknesses of the charge storage region 31 of the first transistor 23 and the insulating film 32 and the insulating film 33 (also referred to as memory gate insulating films 31, 32, 33) arranged on the front and back sides thereof is represented by tm.
  • the thickness of the gate insulating film 37 of the control gate electrode 38 is tc and the thickness of the insulating film between the control gate electrode 38 and the charge storage region 31 is ti
  • the relationship of tc tm ⁇ ti is realized. It has been. Due to the dimensional difference between the gate insulating film 37 and the memory gate insulating films 31, 32, 33, the gate withstand voltage of the second transistor 24 is made lower than the gate withstand voltage of the first transistor 23.
  • the word “drain” described in the diffusion layer 36 is used for data reading operation.
  • the diffusion layer 36 functions as the drain electrode of the transistor
  • the word “source” written in the diffusion layer 30 indicates that the diffusion layer 30 functions as the source electrode of the transistor in the data read operation. means. In the erase / write operation, the functions of the drain electrode and the source electrode may be switched with respect to the notation of drain and source.
  • FIG. 9 representatively shows features of the nonvolatile memory cell of FIG.
  • FIG. 9 illustrates a connection form of the nonvolatile memory cells 21 in a hierarchical bit line structure.
  • the diffusion layer 36 is on the sub-bit line BL (hereinafter also simply referred to as bit line BL), the diffusion layer 30 is on the source line SL, the memory gate electrode 34 is on the memory gate control line ML, and the control gate electrode 38 is on the control gate.
  • the sub bit line BL is connected to a main bit line (also referred to as a global bit line) GL via an n-channel type switch MOS transistor (ZMOS) 39.
  • ZMOS n-channel type switch MOS transistor
  • a plurality of nonvolatile memory cells 21 are connected to the IJ bit line BL, and a plurality of bit lines BL are connected to one main bit line GL via the ZMOS 39, respectively. Connected.
  • a fourth driver 44 for driving the source line SL is typically shown.
  • the drivers 42 and 44 are composed of a high voltage MOS driver using an M0S transistor with a high gate dielectric breakdown voltage.
  • Drivers 41 and 43 are gates Consists of drivers using MOS transistors with relatively low isolation voltage.
  • the memory gate voltage Vmg and the source line voltage Vs are set to a high voltage, and the control gate voltage Vcg is set to 1 8V is applied, the write selection bit line is set to 0V (circuit ground potential), the write non-selection bit line is set to 1.8V, the second transistor 24 of the write selection bit line is turned on, and the diffusion layer 30 to the diffusion layer are turned on. Pass current through 36. With this current, hot electrons generated near the charge storage region 31 on the control gate electrode 38 side may be held in the charge storage region 31.
  • the write selection bit line potential is not limited to the ground potential, but for example, about 0.5 V is applied and the channel current is allowed to flow.
  • the diffusion layer 30 functions as a drain and the diffusion layer 36 functions as a source. This writing format is hot electron source side injection.
  • the first transistor 23 can be realized without applying a high voltage to the control gate control line CL or the bit line BL. This ensures that the gate breakdown voltage of the second transistor 24 may be relatively low. ZMOS39 does not need to have a high breakdown voltage.
  • the first transistor 24 in the erased state in which the threshold voltage is lowered is of a depletion type
  • the first transistor 24 in the written state in which the threshold voltage is raised is of an ensemble type.
  • the source line voltage Vs and the memory gate voltage Vmg are set to 0V, and the control gate voltage Vcg of the memory cell to be read selected is set to a selection level of 1.8V. Good.
  • the second transistor 24 is turned on, the bit line depends on whether or not current flows according to the threshold voltage state of the first transistor 23. The stored information is read out to BL.
  • the second transistor 24 is thinner than the first transistor 23 and has a smaller gate breakdown voltage. Therefore, the second transistor 24 has a lower gate breakdown voltage, so that both the memory holding MOS transistor and the selection MOS transistor are formed with a higher breakdown voltage. As a result, the conductance of the entire nonvolatile memory cell 21 can be relatively increased, and the data read speed can be increased.
  • FIG. 10 shows a second example of the data processor.
  • the data processor 1A in FIG. 10 is different from that in FIG. 1 in that the flash memory 11A used for the program area is rewritten from the peripheral bus.
  • the flash memory 11 A has a first access port (PRTr) 50 used for read access to the CPU bus 4 and a second access used for rewriting storage information from the peripheral bus 6.
  • the access port (PRTep) 51 and the access port (PRTep) 51 are separately provided, and the CPU 2 performs access control for rewriting the storage information for the flash memory 11 A via the bus controller 5.
  • the address space for the flash memory 11A viewed from the first access port 50 is different from the address space for the flash memory 11A viewed from the second access port 51.
  • CPU 2 executes rewrite control program to control rewrite of stored information for flash memory 11 A.
  • the rewrite control program is held in, for example, the flash memory 11A.
  • CPU 2 executes the rewrite control program transferred from flash memory 11 A to RAM 3 internally.
  • the instruction to rewrite the stored information is given by the program executed by CPU2. Or it is instructed by a rewrite command given via I / O port 9 from a writing device such as an external EPROM writer.
  • the CPU 2 decodes the rewrite command and executes the rewrite control program held by the flash memory 11 A according to the decoded result, thereby storing the memory held by the flash memory 11 A.
  • Rewrite and control information includes a rewrite control code, a rewrite target address, rewrite data, and the like.
  • FIG. 11 illustrates the configuration of the flash memory 11A.
  • the flash memory 11 A has a memory mat 60 in which a large number of electrically erasable and writable nonvolatile memory cells 52 are arranged in a matrix. Here, one memory mat is typically shown.
  • the nonvolatile memory cell 52 is not particularly limited, but includes a source (source line connection), a drain (bit). Line connection), channel, stacked gate structure with floating gate and control gate (word line connection) stacked and insulated from each other on the channel
  • the source (connected to the source line), the drain (connected to the bit line), the channel, the selection gate (connected to the word line) formed adjacent to each other on the channel, as described in FIGS.
  • a split gate structure having a memory gate (connected to the memory gate control line) may be used.
  • the memory mat 60 includes a plurality of memory arrays 61.
  • a plurality of low-power bit lines LBL are provided for each memory array 61, the local bit lines LBL are selected by the column selection circuit (CSEL) 62, and the output of the column selection circuit 62 is received by the sense amplifier array (SAA) 63.
  • the sense amplifier array 63 typically includes two sense amplifiers SA.
  • the output of the sense amplifier array 63 is connected to the read global bit line GBLr common to each memory array.
  • bit lines have a hierarchical bit line structure, and amplification by a sense amplifier is a hierarchical sense system.
  • the sense amplifier array 63 is shared by a pair of upper and lower memory arrays 61 in the figure.
  • the local bit line of one memory array is the sense side
  • the local bit line force of the other memory array is the S reference side.
  • a write global bit line GBLw separated from the read system is provided, and the write global bit line GBLw is shared by each memory array 61.
  • the local bit line L BL corresponding to the write global bit line GBLw can be selected to be connected or separated via the separation switch DSW.
  • the separation switch DSW separates at least the write global bit line GBLw from the local bit line LBL in the read target memory array.
  • the number of read global bit lines GBLr is 32
  • the number of write global bit lines GBLw is 1024.
  • the write global bit line GBLw is also used for verify read.
  • the word line WL of the nonvolatile memory cell 52 is selectively driven according to the decoding result of the address signal by the row decoder (RDEC) 65.
  • the drive level is determined according to the erase, write, or read process for the flash memory.
  • Selection of the local bit line LBL by the column selection circuit 62 is performed according to the decoding result of the address signal by the column decoder (CDEC) 66.
  • the separation switch DSW and the sense amplifier SA are controlled by the row decoder 65 in accordance with a read, erase or write operation on the memory array.
  • the address signal is Supplied from dress bus (ABUS) 54.
  • the address bus 54 is shown as one type in the figure, but the address space for the flash memory 11A viewed from the first access port 50 and the address space for the flash memory 11A viewed from the second access port 51 are shown. Since it is different from the address space, the address bus on the CPU bus 4 side and the address bus on the peripheral bus 6 side are actually connected separately.
  • the read global bit line GBLr is connected to the data bus of the CPU bus 4 via a high-speed read sense amplifier circuit (RAMP) 67.
  • the write global bit line GBLw is connected to a write circuit (PE) 68 and a verify read circuit (VRF) 69.
  • the write circuit 68 and the verify read circuit 69 are connected to the data bus of the peripheral bus 6 through the column selection circuit 70.
  • the column selection circuit 70 has a 1024-bit data latch, and selectively connects the 1024-bit data latch to the data bus of the peripheral bus 6 in units of 32 bits in the write operation. The selection is performed by a selection signal from a column decoder (CDEC) 71.
  • CDEC column decoder
  • the column selection circuit 70 sequentially outputs, for example, in 32-bit units from the CPU 2 and loads the write control data supplied to the peripheral bus 6 via the bus controller sequentially into the data latches in 32-bit units.
  • the write circuit 68 applies a write voltage to the corresponding write bit line GBLw according to the logical value of each bit of the 1024-bit write control data latched in the data latch via the column selection circuit 70.
  • the verify read operation the data read out to each write bit line GBLw is latched in the data latch by 102 4 bits in parallel, and the latch data is sequentially selected by the column selection circuit 70 in units of 32 bits. Is amplified and output to the data bus of peripheral bus 6.
  • the data read to peripheral bus 6 by verify read is verified by CPU2.
  • the verify determination in the write operation it is determined that the write logical value has been obtained in bit units, and the determination result is supplied from the CPU 2 to the write circuit 68 as new write control data for each corresponding bit.
  • the verify judgment in the erase operation it is judged that all bits are the logical value of the erased state.
  • Memory control information is set in the control circuit (CNT) 69 from the CPU 2 via the CPU bus 4 or via the peripheral bus 6, and a control system corresponding to the read, erase and write operations is set accordingly. Controls switching of operating power and operating power.
  • a channel region is formed between a source region connected to the source line and a drain region connected to the local bit line LBL.
  • a floating gate electrode is formed via a gate insulating film, and a control gate electrode is formed thereon via an oxide film.
  • the floating gate electrode is composed of a polysilicon layer.
  • the control gate electrode is composed of polysilicon wiring or the like and becomes a part of the word line WL.
  • the operating voltage when writing is hot carrier injection is as follows. For example, writing is performed by injecting hot carriers from the drain region to the floating gate with a word line voltage of 10V, a bit line voltage of 5V, a source line voltage of 0V, and a well voltage of 0V. Erasing is performed by making the word line voltage negative –10V, the wall potential 10V, the bit line and source line high impedance, and extracting electrons from the floating gate to the well region. Reading is performed with the word line voltage as the power supply voltage, the bit line voltage as the power supply voltage, the source line voltage as 0 V, and the wall potential as 0 V. In the erasing and writing processes, it is necessary to apply a high voltage to the word line and the well region.
  • the access port is divided into a read-out use for storage information and a rewrite use, and the storage information is rewritten from the peripheral bus 6, thereby being the first read port.
  • PRTr access port
  • an input buffer that receives rewrite data is not required for the read port. This is because the input buffer has an input capacitance that is a load on the data signal line, and therefore it is desirable for the high-speed bus to have such an input capacitance as small as possible.
  • the write data may be input from the I / O port, and the verify read operation does not affect the rewrite characteristics of the stored information even if the peripheral bus 6 which is a low-speed bus is used.
  • FIG. 12 shows a third example of the data processor.
  • the data processor 1B shown in FIG. 12 is different from FIG. 1 in that it includes error detection and correction circuits (ECC circuits) 13 and 14 that detect and correct data read from the flash memories 11A and 12A.
  • ECC circuit 13 is arranged between the first access port (PRTr) 50 of the flash memory 11A and the data bus of the CPU bus 4. Flash memory 12A for data storage is also connected to peripheral bus 6.
  • a first access port (PRTr) 54 used for read access and a second access port (PRTep) 55 used for access for rewriting storage information from the peripheral bus 6 are separately provided, and ECC
  • the circuit 14 is arranged between the first access port (PRTr) 54 of the flash memory 12A and the data bus of the peripheral bus 6.
  • the ECC circuit 13 In the verify operation, it is not easy to perform error correction on the read data due to its nature.
  • the ECC circuit 13 is used in the rewrite operation. It is necessary to add a detour signal path, and such an additional path constitutes an undesired load for the read operation of the stored information.
  • the access ports 50 and 51 are divided into those for reading stored information and used for rewriting, and the stored information is rewritten from the peripheral bus 6, so that the first access port 50 and the CPU bus 4 are connected. Even when the ECC circuit 13 is provided, it is easy to guarantee a high-speed read operation.
  • the ECC correction code may be read together with the stored data, and the ECC program may be executed by the CPU 2 to perform error correction by software. If multiple flash memories 11A that make up the program area are on-chip, the read data may be output to the CPU bus 4 via a common ECC circuit.
  • FIG. 13 shows a fourth example of the data processor.
  • the data processor 1C shown in the figure is different from FIG. 12 in that a data area (DAT) and a program area (PGM) are provided in the memory array of one flash memory 11B.
  • the flash memory 12 or 12A dedicated to the data area is not provided.
  • the first access port 50 is connected to the CPU bus 4, and the ECC circuit 13 is interposed between the data bus of the CPU bus 4.
  • the ECC circuit 13 is not provided or the software ECC by the program is not performed.
  • a configuration in which the CPU 2 is used or the flash memory 11B is connected only to the CPU bus 4 may be adopted.
  • the program area (PGM) and data area (DAT) configured in the same flash memory 1 IB are rewritten to the program area (PGM) from the second access port 51 according to the procedure of FIG. Can obtain an erase threshold voltage distribution at a relatively low voltage level, and can obtain an erase threshold voltage distribution at a relatively high voltage level in the data area (DAT).
  • the flash memory 11 B has the configuration described in FIG. 11, the memory areas of the program area (PGM) and the data area (DAT) are the same, so the memory area is stored from the memory cell of the data area (DAT).
  • the speed of reading information is relatively slow.
  • the speed of reading stored information from memory cells in the program area (PGM) is relatively fast.
  • the CPU 2 may access the program area (PGM) and the data area (DAT) in different bus cycles as illustrated in FIG. In other words, increase the latency when reading the data area (DAT).
  • FIG. 15 illustrates a configuration of a memory array in which the reading speed is made equal to the data area (DAT) and the program area (PGM) in the flash memory 11B.
  • DAT data area
  • PGM program area
  • DEC is a generic term for column decoders and row decoders
  • BIF is a bus interface
  • CNT is a control circuit.
  • the local memory array 61A in the program area (PGM) The bit line LBL must be shorter than the local bit line LBL in the data area (DAT). This causes local bits in the program area (PGM) The load on the line LBL is reduced, and the reading speed can be further increased.
  • FIG. 16 shows a configuration in which two flash memories are separately connected to the CPU bus and the peripheral bus.
  • the flash memory 11 connected to the CPU bus 4 may adopt a hierarchical sense amplifier structure to increase the reading speed.
  • the flash memory 12 connected to the peripheral bus 6 does not intend to increase the speed, so there is little merit of adopting a hierarchical sense amplifier structure.
  • MAT PGM
  • DAT MAT
  • the read port 50 does not require an input buffer for receiving rewrite data.
  • the input buffer has an input capacitance that becomes a load for the data output signal line.
  • the rewrite operation is also performed when the ECC circuit 13 capable of detecting and correcting the error of the data read from the first access port 50 is provided between the first access port 50 and the CPU bus 4. It is not necessary to consider the verify operation in In the verify operation, it is inconvenient to perform error correction on the read data due to its nature.
  • the erase threshold voltage distribution of the memory cells in the program region is erased from the memory cells in the data region.
  • the write threshold voltage distribution of the memory cells in the program area may be higher than the write threshold voltage distribution of the memory cells in the data area.
  • the read judgment level such as the read word line selection level in each of the program area and the data area may be the same, and in the latter case, the read judgment level is higher in the program area than in the data area. It is better to be higher.
  • the bus configuration of the data processor is not limited to two buses.
  • a 3-bus configuration or a 1-bus configuration may also be used.
  • the electrically rewritable nonvolatile memory is not limited to the flash memory, but may be an EEPROM or the like.
  • the applied voltage of the word line is changed in order to set the threshold voltage of the memory cell.
  • the amount of current flowing through the sense amplifier is not changed by changing the word line voltage. Measure and determine the erased state of the memory cell.
  • the threshold voltage state of the memory cell is the main factor for determining the value stored in the memory cell, the wiring connected to the memory cell Since it is affected by the load capacity and resistance, the memory cell threshold voltage distribution may differ from that shown in Fig. 2.
  • the horizontal axis in FIG. It can be read as memory Vth as memory current.
  • the present invention relates to a semiconductor integrated circuit such as a microcomputer or a system LSI on which a rewritable nonvolatile memory such as a flash memory is on-chip, and a multi-chip in which such a semiconductor integrated circuit and another semiconductor integrated circuit are mounted on a package substrate. It can be widely applied to chip modules.

Landscapes

  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

　半導体集積回路は、中央処理装置と、中央処理装置のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有する。不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行なう第１の不揮発性メモリ領域と第２の不揮発性メモリ領域とを有する。第１の不揮発性メモリ領域は第２の不揮発性メモリ領域に比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。情報記憶のための閾値電圧の最大変化幅が大きければ、記憶情報の書き換えによるメモリセルに対するストレスは大きくなるので書き換え回数の保証という点では劣るが、読出し電流が大きくなり、記憶情報の読出し速度を高速化することができる。第１の不揮発性メモリ領域には記憶情報の読出し速度を高速化することを優先させることができ、第２の不揮発性メモリ領域には記憶情報の書き換え回数を多く保証することを優先させることができる。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は閾値電圧の相違によって情報記憶を行なう書き換え可能な不揮発性メモ リ領域を有する半導体集積回路に関し、特に記憶情報の書き換え保証回数と記憶情 報の読出し速度との関係に着目した技術に関し、例えば中央処理装置と共に書き換 え可能な不揮発性メモリをオンチップしたマクロコンピュータに適用して有効な技術 に関する。
背景技術
[0002] 特許文献 1には、フラッシュメモリのユーザメモリ領域にユーザプログラムなどのデ ータを書き込み、マスク ROMのマスクメモリ領域にはデフォルトのフラッシュファーム とパラメータ及びフラッシュ識別情報が予め保存され、不揮発性メモリにはバージョン 情報又はロット情報などが格納され、 CPUはバージョン情報に基づいて最適なフラッ シュファーム及びパラメータを選択して実行することによって、フラッシュメモリに対す る書き換え処理を最適条件で行なうことを可能にする技術が記載される。
[0003] 特許文献 2には、データ用 EEPROMとプログラム用 EEPROMを有し、その指定さ れた領域にはロックコードが記憶されており、このロックコードを利用してデータ用 EE PROMとプログラム用 EEPROMなどの書き換え可能なメモリに記憶されている金額 データやプログラムが改ざんされる虞を抑制する技術について記載がある。
[0004] 特許文献 1 :特開 2001— 306543号公報
特許文献 2：特開 2002 - 245023号公報
発明の開示
発明が解決しょうとする課題
[0005] 本発明者は、フラッシュメモリに代表される書き換え可能な不揮発性メモリにおける 記憶情報の書き換え保証回数と記憶情報の読出し速度とについて検討した。例えば マイクロコンピュータなどにオンチップされたフラッシュメモリに対しては通常、読み出 し速度や書き換え回数の保証はメモリ領域にかかわらず同一とされている。本発明者 はこれによる不都合に着眼した。
[0006] 読出し動作を高速化するためにはメモリ電流を大きくする必要があり、そのためには メモリセルの読出し判定レベルに対して閾値電圧を大きく下げることが必要になる。こ れは、書き込み状態の閾値電圧と消去状態の閾値電圧との閾値電圧差 (Vth window)を広げることを意味する。閾値電圧差を大きくすればそれに応じてメモリセル は大きなストレスを受けることになり、特性劣化の進行が速くなる。この結果、書き換え サイクルの寿命が短くなり、 10万回の様な書き換え回数を保証することが難しくなる。 一方で、書き換えのストレスを緩和するために閾値電圧差 (Vth window)を小さくする と、メモリセルの読出し判定レベルに対して閾値電圧を左程下げることができなくなり 、要するに深い消去が行えず、メモリ電流を大きく採ることができない。メモリ電流が 小さいと、 100MHzの様な高速リードは困難である。マイクロコンピュータに内蔵され るフラッシュメモリは、プログラムを格納する用途ではプログラムの実行速度と同じ読 み出し速度が要求されるため、高速読み出しが優先され、記憶情報の書き換え回数 を多く保証することができない。そのようなオンチップフラッシュメモリを、例えば 10万 回程度の書き換え回数が必要となるデータ用途に適用することはできず、マイクロコ ンピュータの外付け EEPROMや外付けフラッシュメモリで対応しなければならなレ、。
[0007] 上記特許文献に記載の技術も不揮発性メモリや不揮発性メモリ領域を用途によつ て分けることはなされているが、用途に応じた読み出し速度と書き換え回数の保証と レ、う観点から不揮発性メモリ領域を分けるとレ、うことにつレ、て着目されてレ、なレ、。本発 明者は一つの半導体集積回路の中で不揮発性メモリに対して用途に応じた読み出 し速度の高速化と書き換え回数を多く保証することの両方を満足させることの必要性 を見出した。
[0008] 本発明の目的は、不揮発性メモリに対して用途に応じた読み出し速度の高速化と 書き換え回数を多く保証することの両方を満足させることが可能な半導体集積回路を 提供することにある。
[0009] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段 [0010] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0011] 〔1〕半導体集積回路は、中央処理装置と、前記中央処理装置のアドレス空間に配 置された書き換え可能な不揮発性メモリ領域とを有する。前記不揮発性メモリ領域は 閾値電圧の相違によって情報記憶を行なう第 1の不揮発性メモリ領域 (PGM)と第 2 の不揮発性メモリ領域 (DAT)とを有する。前記第 1の不揮発性メモリ領域は第 2の不 揮発性メモリ領域に比べて情報記憶のための閾値電圧の最大変化幅が大きくされる 。情報記憶のための閾値電圧の最大変化幅とは、記憶情報の一のデータ論理値に 応ずるところの閾値電圧の初期化レベル（消去による閾値電圧レベル）と、記憶情報 の他のデータ論理値に応ずるところの閾値電圧レベル (書き込みによる閾値電圧レ ベル）との最大の差を意味する。最大とは、 1個のメモリセルに対する記憶情報力 S1ビ ットの場合だけでなぐ 2ビット以上の場合も考慮していることを意味する。
[0012] 情報記憶のための閾値電圧の最大変化幅が大きければ、記憶情報の書き換えに よるメモリセルに対するストレスは大きくなるので書き換え回数の保証という点では劣 るが、読出し電流が大きくなり、記憶情報の読出し速度を高速化することができる。ォ ン状態にされる不揮発性メモリセルのコンダクタンスを大きくし易いからである。したが つて、第 1の不揮発性メモリ領域には記憶情報の読出し速度を高速化することを優先 させることができ、第 2の不揮発性メモリ領域には記憶情報の書き換え回数を多く保 証することを優先させること力 Sできる。
[0013] 前記閾値電圧の最大変化幅が大きくするには、前記第 1の不揮発性メモリ領域は 第 2の不揮発性メモリ領域に比べて閾値電圧の初期化レベルの分布が低くされれば よい。或いは、前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べて 前記書き込みによる閾値電圧レベルのような閾値電圧レベルの分布が高くされれば よい。前者において前記第 1の不揮発性メモリ領域と第 2の不揮発性メモリ領域の各 々における読出しワード線選択レベルのような読出し判定レベルは同一であってよい 。後者の場合、読出し判定レベルは第 2の不揮発性メモリ領域に比べて第 1の不揮 発性メモリ領域の方が高くなければならない。
[0014] 則ち、それぞれのメモリ領域に於いてメモリセルに印可する読み出しワード線選択 レベルを基準とした場合に、前記第 1の不揮発性メモリ領域のしきい値電圧の初期化 レベルの分布までの電圧差を、前記第 2の不揮発性メモリ領域のしきレ、値電圧の初 期化レベルの分布までの電圧差に比べて大きくすることで、前記第 1の不揮発性メモ リ領域のメモリセルの読み出し電流を大きくすることができる。
[0015] 上記より、当然前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べ て記憶情報の読出し速度が速くされることになる。
[0016] 具体的な形態として、前記第 1の不揮発性メモリ領域を備えた第 1の不揮発性メモリ
(11 , 11A)と、前記第 2の不揮発性メモリ領域を備えた第 2の不揮発性メモリ（12， 1 2A)とを別々に有してよい。或いは、前記第 1の不揮発性メモリ領域と前記第 2の不 揮発性メモリ領域の双方を備えた一つの不揮発性メモリ（11B)を有してもよい。
[0017] 一つの望ましい形態として、前記第 1の不揮発性メモリ領域はプログラムの格納に 用いられ、前記第 2の不揮発性メモリ領域はデータの格納に用いられる。プログラム を格納する用途ではプログラムの実行速度と同じ読み出し速度が要求されるため、 高速読み出しが優先されるからである。プログラムの書き換えは通常、データほど頻 繁に行われないから、書き換え回数の保証は少なくても支障はない。データは頻繁 に書き換えられると予想されるので、データ領域に対しては書き換え回数が多いこと を保証する必要があるからである。ここで想定しているデータ領域は中央処理装置の ワーク RAMのような揮発性メモリではなぐ初期設定のためのパラメータなどが格納 される領域であり、ワーク RAMのような高速アクセスが必須とされるようなメモリ領域 ではないから、読出し速度が遅くても実質的な実害はない。
[0018] 〔2〕別の観点による半導体集積回路は、上記半導体集積回路に対して、第 1バスと 第 2バスを有する 2バス構成を備え、各バスに不揮発性メモリが接続された具体的な 構成を明示する。すなわち、半導体集積回路は、中央処理装置（2)と、揮発性メモリ (3)と、前記中央処理装置及び前記揮発性メモリが接続された第 1バス (4)と、前記 第 1バスに接続されたバスコントローラ（5)と、前記バスコントローラに接続された第 2 バス（6)とを有する。前記第 1バスには閾値電圧の相違によって情報記憶を行なう電 気的に書き換え可能な第 1の不揮発性メモリ（11， 11A)が接続される。前記第 2バス には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第 2の不揮 発性メモリ（12, 12A)が接続される。前記第 1の不揮発性メモリは第 2の不揮発性メ モリに比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。この発明に おいても、上記同様に、第 1の不揮発性メモリには記憶情報の読出し速度を高速化 することを優先させること力 Sでき、第 2の不揮発性メモリには記憶情報の書き換え回数 を多く保証することを優先させることができる。
[0019] 一つの具体的な形態として、前記第 1の不揮発性メモリは第 2の不揮発性メモリに 比べて閾値電圧の初期化レベルの分布が低くされることによって前記閾値電圧の最 大変化幅が大きくされる。
[0020] 一つの望ましい形態として、前記第 1の不揮発性メモリは前記中央処理装置が実行 するプログラムの格納に利用され、前記第 2の不揮発性メモリは前記中央処理装置 がプログラムを実行するとき利用するデータの格納に利用される。
[0021] 一つの具体的な形態として、前記第 1の不揮発性メモリは、前記第 1バスへの読出 しアクセスに利用される第 1アクセスポート（50)と、前記第 2バスから記憶情報を書き 換えるためのアクセスに利用される第 2のアクセスポート（51)とを有し、第 1メモリに対 する記憶情報を書き換えるためのアクセス制御は前記中央処理装置が行なう。ァク セスポートを記憶情報の読み出し用と書き換え用途に分けることにより、読み出し用 ポートを読み出し動作の高速化のために最適化することが容易になる。例えば、読み 出し用ポートには書き換えデータを受ける入力バッファが不要である。入力バッファ はデータ出力用信号線にとって負荷となる入力容量を伴う。また、前記第 1アクセス ポートと第 1バスとの間に、前記第 1アクセスポートから読み出されたデータに対して 誤り検出及び訂正が可能な ECC回路（13)を設ける場合にも書き換え動作における ベリファイ動作を考慮することを要しない。ベリファイ動作ではその性質上読み出しデ ータに対して誤り訂正を行うことは不都合であり、記憶情報の読み出しと書き換えに 同一アクセスポートを兼用する場合には、書き換え動作において ECC回路を迂回す る信号経路を追加することが必要になり、そのような経路追加は記憶情報の読み出し 動作にとって不所望な負荷を構成することになる。
[0022] 更に具体的な形態として、第 1バスに接続された中央処理装置が第 2バスを経由し て第 2のアクセスポートから記憶情報の書き換え制御を行うことを考慮すると、前記第 1アクセスポートから見た第 1の不揮発性メモリに対するアドレス空間と、第 2アクセス ポートから見た第 1の不揮発性メモリに対するアドレス空間とを相違させることが望ま しい。
[0023] 不揮発性メモリに対する記憶情報の書き換え制御は例えば中央処理装置が書き換 え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記第 1の 不揮発性メモリが保有する。中央処理装置は第 1の不揮発性メモリから揮発性メモリ に内部転送された書き換え制御プログラムを実行する。記憶情報の書き換え動作の 指示は中央処理装置が実行するプログラムによって与えられる。或いは、外部の EP ROMライタのような書き込み装置から与えられる書き換えコマンドによって指示され る。前記中央処理装置は、外部から書き換えコマンドが入力されると、これを解読し、 解読結果にしたがって前記第 1の不揮発性メモリが保有する書き換え制御プログラム を実行することによって、第 1の不揮発性メモリが保有する記憶情報を書き換え制御 する。
[0024] 更に具体的な形態として、前記第 1の不揮発性メモリが保有する不揮発性メモリセ ノレは、電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジス タと前記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有す る。前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜より も薄く形成される。前記選択トランジスタのゲート電極直下の半導体領域に形成され るチャネルと前記メモリトランジスタの電荷蓄積領域直下の半導体領域に形成される チャネルとの間の電位差によって形成されるホットエレクトロンが電荷蓄積領域に注 入されることによって閾値電圧が高くされ、前記電荷蓄積領域が保持するエレ外口 ンが減少されることによって閾値電圧が低い方向に初期化される。電荷蓄積領域に ホットエレクトロンを注入するとき、ドレイン側から高電圧が供給されるメモリトランジス タのチャネルのソースサイドと選択トランジスタのチャネルのドレインサイドが電気的に 低抵抗で導通状態にされないから、選択トランジスタにはメモリトランジスタ側の高電 圧が印加されなレ、。したがって、前記選択トランジスタのゲート絶縁膜は前記メモリト ランジスタのゲート絶縁膜よりも薄く形成しても書き換え動作時に選択トランジスタの ゲート酸化膜が破壊されることはない。このこと力 薄いゲート酸化膜によって選択ト ランジスタのコンダクタンスを大きくして読み出し速度を高速化することを保証する。
[0025] 〔3〕更に別の観点による半導体集積回路は、上記半導体集積回路に対して、第 1 バスと第 2バスを有する 2バス構成を備え、第 1バスに接続された不揮発性メモリ（11 B)に第 1の不揮発性メモリ領域 (PGM)と第 2の不揮発性メモリ領域 (DAT)を割り当 てた具体的な構成を明示する。すなわち、半導体集積回路は、中央処理装置と、揮 発性メモリと、前記中央処理装置及び前記揮発性メモリが接続された第 1バスと、前 記第 1バスに接続されたバスコントローラと、前記バスコントローラに接続された第 2バ スとを有し、前記第 1バスには不揮発性メモリが接続される。前記不揮発性メモリは、 閾値電圧の相違によって情報記憶を行なう第 1の不揮発性メモリ領域と第 2の不揮発 性メモリ領域とを有し、前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に 比べて情報記憶のための閾値電圧の最大変化幅が大きくされる。この発明において も、上記同様に、第 1の不揮発性メモリ領域には記憶情報の読出し速度を高速化す ることを優先させること力 Sでき、第 2の不揮発性メモリ領域には記憶情報の書き換え回 数を多く保証することを優先させることができる。
[0026] 一つの具体的な形態として、前記第 1の不揮発性メモリ領域は第 2の不揮発性メモ リ領域に比べて閾値電圧の初期化レベルの分布が低くされることによって前記閾値 電圧の最大変化幅が大きくされる。
[0027] 一つの具体的な形態として、前記第 1の不揮発性メモリ領域において不揮発性メモ リセルから閾値電圧に応じた記憶情報を読み出すとき前記不揮発性メモリセルに与 えられる読出し判定レベルは、前記第 2の不揮発性メモリ領域において不揮発性メモ リセルから閾値電圧に応じた記憶情報を読み出すとき前記不揮発性メモリセルに与 えられる読出し判定レベルと同じである。
[0028] 一つの望ましい形態として、前記第 1の不揮発性メモリ領域は前記中央処理装置が 実行するプログラムの格納に利用され、前記第 2の不揮発性メモリ領域は前記中央 処理装置がプログラムを実行するとき利用するデータの格納に利用される。
[0029] 更に具体的な形態として、前記第 1の不揮発性メモリ領域及び前記第 2の不揮発性 メモリ領域の夫々に、複数の分割領域 (61)と、各々の分割領域に固有の複数の第 1 のビット線 (LBL)と、複数の分割領域に共通の第 2のビット線 (GBLr)と、分割領域 から前記第 1ビット線を選択する選択回路 (62)と、前記選択回路の出力と第 2ビット 線の間に配置したセンスアンプとによる階層化ビット線構造を採用し、前記各々の第 1のビット線の負荷は前記第 2の不揮発性メモリ領域の方が前記第 1の不揮発性メモ リ領域よりも小さくなるようにする。これにより、一つの不揮発性メモリに特性の異なる 第 1の不揮発性メモリ領域と第 2の不揮発性メモリ領域が構成されるときに、情報記憶 のための閾値電圧の最大変化幅が相対的に小さくされる第 2のメモリ領域からの読 出し速度の遅れを改善することができ、第 1の不揮発性メモリ領域と第 2の不揮発性メ モリ領域の何れに対しても第 1バスを介するアクセスタイムを同一にすることも可能に なるであろう。更に別の形態として、前記中央処理装置は前記不揮発性メモリに対す る読出しアクセス制御において、第 1の不揮発性メモリ領域に対するアクセスサイクル 数より第 2の不揮発性メモリ領域対するアクセスサイクル数の方を大きく制御して、読 出し速度差に対処することも可能である。
[0030] 更に具体的な形態として、前記不揮発性メモリは、前記第 1バスへの読出しアクセス に利用される第 1アクセスポートと、前記第 2バスから記憶情報を書き換えるためのァ クセスに利用される第 2のアクセスポートとを有し、前記不揮発性メモリに対する記憶 情報を書き換えるためのアクセス制御は前記中央処理装置が行なう。アクセスポート を記憶情報の読み出し用と書き換え用途に分けることにより、読み出し用ポートを読 み出し動作の高速化のために最適化することが容易になる。例えば、読み出し用ポ 一トには書き換えデータを受ける入力バッファが不要である。入力バッファはデータ 出力用信号線にとって負荷となる入力容量を伴う。また、前記第 1アクセスポートと第 1バスとの間に、前記第 1アクセスポートから読み出されたデータに対して誤り検出及 び訂正が可能な ECC回路を設ける場合にも書き換え動作におけるベリファイ動作を 考慮することを要しない。ベリファイ動作ではその性質上読み出しデータに対して誤 り訂正を行うことは不都合であり、記憶情報の読み出しと書き換えに同一アクセスポ ートを兼用する場合には、書き換え動作において ECC回路を迂回する信号経路を 追加することが必要になり、そのような経路追加は記憶情報の読み出し動作にとって 不所望な負荷を構成することになる。
[0031] 更に具体的な形態として、第 1バスに接続された中央処理装置が第 2バスを経由し て第 2のアクセスポートから記憶情報の書き換え制御を行うことを考慮すると、前記第 1アクセスポートから見た前記不揮発性メモリに対するアドレス空間と、前記第 2ァクセ スポートから見た前記不揮発性メモリに対するアドレス空間とを相違させることが望ま しい。
[0032] 不揮発性メモリに対する記憶情報の書き換え制御は例えば中央処理装置が書き換 え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記第 1の 不揮発性メモリが保有する。中央処理装置は第 1の不揮発性メモリから揮発性メモリ に内部転送された書き換え制御プログラムを実行する。記憶情報の書き換え動作の 指示は中央処理装置が実行するプログラムによって与えられる。或いは、外部の EP ROMライタのような書き込み装置から与えられる書き換えコマンドによって指示され る。前記中央処理装置は、外部から前記外部インタフェース回路に書き換えコマンド が入力されると、これを解読し、解読結果にしたがって前記第 1の不揮発性メモリが保 有する書き換え制御プログラムを実行することによって、不揮発性メモリが保有する記 憶情報を書き換え制御する。
[0033] 更に具体的な形態として、前記不揮発性メモリが保有する不揮発性メモリセルは、 電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジスタと前 記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有する。前 記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く 形成される。前記選択トランジスタのゲート電極直下の半導体領域に形成されるチヤ ネルと前記メモリトランジスタの電荷蓄積領域直下の半導体領域に形成されるチヤネ ルとの間の電位差によって形成されるホットエレクトロンが電荷蓄積領域に注入され ることによって閾値電圧が高くされ、前記電荷蓄積領域が保持するエレクトロンが減 少されることによって閾値電圧が低い方向に初期化される。薄いゲート酸化膜によつ て選択トランジスタは大きなコンダクタンスを有することができ、読み出し速度の高速 化に資することができる。
[0034] 〔4〕更に別の観点による半導体集積回路は、中央処理装置と、前記中央処理装置 のアドレス空間に配置された書き換え可能な不揮発性メモリ領域とを有し、前記不揮 発性メモリ領域はメモリセルを流れる電流量の相違によって情報記憶を行なう第 1の 不揮発性メモリ領域と第 2の不揮発性メモリ領域とを有する。前記第 1のメモリ領域の メモリセルと前記第 2のメモリ領域のメモリセルとは、夫々第 1状態 (例えば書き込み状 態）と第 2状態 (例えば消去状態）とを有する。前記第 1のメモリ領域のメモリセルの第 1状態と前記第 2のメモリ領域のメモリセルの第 1状態とは、メモリセルを流れる電流量 が共に第 1の範囲内に含まれるようにされ、前記第 1のメモリ領域のメモリセルの第 2 状態は、メモリセルを流れる電流量が第 2の範囲内に含まれるようにされ、前記第 2の メモリ領域のメモリセルの第 2状態は、メモリセルを流れる電流量が前記第 2の範囲と は異なる第 3の範囲内に含まれるようにされる。本発明の具体的な形態として、前記 第 2の範囲と前記第 3の範囲とは一部において重複する。本発明の更に具体的な形 態として、前記メモリセルを流れる電流が、前記第 1乃至第 3の範囲のいずれの範囲 に含まれるかを検出する検出回路を有する。検出回路は例えばセンスアンプであり、 センス側の電流量に応じて前記第 1乃至第 3の範囲のいずれの範囲に含まれるかを 検出可能にするものである。
発明の効果
[0035] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。すなわち、半導体集積回路にオンチップされた不揮発 性メモリに対して読み出し速度の高速化と書き換え回数を多く保証することの両方を 満足させることができる。
図面の簡単な説明
[0036] [図 1]図 1はデータプロセッサの第 1の例を示すブロック図である。
[図 2]図 2はデータ領域とプログラム領域における不揮発性メモリセルの閾値電圧分 布を例示する得製図である。
[図 3]図 3は書き換え時間と書き換えサイクル数の関係を例示する説明図である。
[図 4]図 4はプログラム領域 PGMとデータ領域 DAに分割した場合におけるフラッシュ メモリに対する消去手順を示すフローチャートである。
[図 5]図 5はフラッシュメモリに対する書き込み手順を示すフローチャートである。
[図 6]図 6はプログラム領域 PGMとデータ領域 DATにメモリ領域を分割した場合のフ ラッシュメモリの仕様を示す説明図である。 園 7]図 7は階層バス構成におけるアクセスタイミングを例示するタイミングチャートで ある。
[図 8]図 8はフラッシュメモリの不揮発性メモリセルのデバイス構造を例示する断面図 である。
園 9]図 9は階層型ビット線構造における図 8の不揮発性メモリセルの接続形態とその 特徴を代表的に示す説明図される。
[図 10]図 10はデータプロセッサの第 2の例を示すブロック図である。
[図 11]図 11はフラッシュメモリの構成を例示する回路図である。
[図 12]図 12はデータプロセッサの第 3の例を示すブロック図である。
[図 13]図 13はデータプロセッサの第 4の例を示すブロック図である。
[図 14]図 14はプログラム領域（PGM)とデータ領域（DAT)のメモリアレイの構成を等 しくしたときプログラム領域（PGM)とデータ領域（DAT)に対し異なったバスサイクノレ でアクセスする例を示すタイミングチャートである。
園 15]図 15はデータ領域 (DAT)とプログラム領域 (PGM)に対して読み出し速度を 等しくするメモリアレイの構成を例示する回路図である。
[図 16]図 16は CPUバスと周辺バスに 2個のフラッシュメモリを別々に接続する形態を 示す回路図である。
符号の説明
I、 1A、 1B、 1C データプロセッサ
2 CPU (中央処理装置）
3 RAM
4 CPUバス
5ノ スコントローラ
6 周辺バス
9 入出力ポート
I I , 11A プログラム領域を有するフラッシュメモリ
11B プログラム領域及びデータ領域を有するフラッシュメモリ
13 ECC回路 PGM プログラム領域
12, 12A データ領域を有するフラッシュメモリ
DAT データ領域
VthP データ領域とプログラム領域に共通の書き込み判定レベル
VthEp プログラム領域の消去判定レベル
VthEd データ領域の消去判定レベル
21 スプリットゲート型の不揮発性メモリセル
23 メモリトランジスタ
24 選択トランジスタ
31 電荷蓄積領域
34 メモリゲート電極
38 コントロールゲート電極
50 第 1アクセスポート
51 第 2アクセスポート
52 スタックドゲート型の不揮発性メモリセル
60 メモリマット
61 メモリアレイ
61A プログラム領域用のメモリアレイ
61B データ領域用のメモリアレイ
LBL ローカノレビ'ッ卜 H
SA センスアンプ
GBLr 読み出しグローバルビット線
GBLw 書き込みグローバルビット線
発明を実施するための最良の形態
図 1にはデータプロセッサの第 1の例が示される。データプロセッサ（MCU) 1は例 えば CMOS集積回路製造技術によって単結晶シリコンなどの 1個の半導体基板に形 成される。データプロセッサ 1は、中央処理装置（CPU) 2、 CPU2のワーク領域など に用いられる揮発性メモリとしてのランダムアクセスメモリ（RAM) 3、前記 CPU2及び RAM3などが接続される第 1バスとしての CPUバス（BUSc) 4、前記 CPUバス 4に接 続されたバスコントローラ（BSC) 5、バスコントローラ 5に接続された第 2バスとしての 周辺バス（BUSp) 6などを有し、階層化されたバス構成を備える。前記周辺バス 6に はタイマ (TMR) 7、アナログ ·ディジタル変換回路 (AZD) 8、入出力ポート（I/Opr t) 9及びシリアルインタフェースコントローラ（SCI) 10などの周辺回路が接続される。 前記 CPUバス 4には閾値電圧の相違によって情報記憶を行なう電気的に書き換え 可能な第 1の不揮発性メモリとしてのフラッシュメモリ 11が接続される。前記周辺バス 6には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な第 2の不 揮発性メモリとしてのフラッシュメモリ 12が接続される。前記フラッシュメモリ 11は第 1 の不揮発性メモリ領域として、 CPU2が実行するプログラムの格納領域 (プログラム領 域 PGM)を有する。前記フラッシュメモリ 12は第 2の不揮発性メモリ領域として、 CPU 2がプログラムを実行するとき利用するデータの格納領域（データ領域 DAT)を有す る。
[0039] 上記階層バス構造において、 CPUバス 4は、 CPU2や RAM3などデータ処理能力 を決定する回路モジュールが接続される性質上、配線負荷などを制限した高速バス とされ、高速データ転送が企図されている。周辺バス 6に接続されたタイマ 7や A/D 8など多くの周辺回路モジュールは CPU2からパラメータなどの設定が行われて動作 され、また、データの一時保持を行う EEPROMなどの外部メモリは周辺バス 6に繋が つた I/Oポート 9を介して接続される。したがって周辺バス 6は比較的低速なバスで あってよレ、。図 7には上記階層バス構成におけるアクセスタイミングが例示される。 CP U2の動作基準クロック（CPUクロック）に対して周辺回路モジュールの同期クロック（ 周辺クロック）は 1/4に遁倍されて、 CPU2に繋がる RAM3などに比べて、周辺バス に繋がる周辺モジュールは低速でアクセスされる。リードデータはアドレスバス上のァ ドレス確定サイクルの次のサイクルでデータバス上に確定する。
[0040] このバス階層構造にぉレ、て、前記プログラム領域 PGMを有するフラッシュメモリ 11 は、 CPUバス 4に接続され、 CPU2の実行速度での読み出し可能であることが必要 になる。一方、データ領域 DATを有するフラッシュメモリ 12は周辺バス 6に接続され 、他の周辺モジュールと同じ比較的低速な読み出しが可能であればよレ、が、プロダラ ム領域 PGMに比べて頻繁に書き換えられることが予想される。一方で書き換え回数 の多レ、データ領域 DATは、プログラム実行とは直接関係しなレ、パラメータ情報など のデータの格納などに利用されるから高速で記憶情報を読み出す必要性は低い。
[0041] データプロセッサ 1には上記事情が考慮されており、オンチップの不揮発性メモリ領 域を高速で読み出し可能なプログラム領域 PGMと書き換え回数の多いデータ領域 DATに分割している。
[0042] 図 2にはデータ領域とプログラム領域における不揮発性メモリセルの閾値電圧分布 が例示される。プログラム領域 PGMは、高速読み出しに必要な十分なメモリ電流を 確保するため、消去状態のメモリ閾値電圧を十分低く設定する。この例ではそのとき の消去べリファイの判定レベル（消去判定レベル）は VthEpとされる。一方データ領 域 DATは、書き換え回数の保証を多くするため、低速で読み出せる程度の少ないメ モリ電流で消去を止め、消去状態におけるメモリ閾値電圧をプログラム領域の場合よ りも高く設定し、書き換えによって不揮発性メモリセルが受けるストレスを緩和し、特性 劣化を抑えるようにしている。この例ではデータ領域 DATにおける消去べリファイの 判定レベル（消去判定レベル）は VthEdとされる。図 2では書き込みべリファイの判定 レベル（書き込み判定レベル）はプログラム領域 PGMとデータ領域 DATで同じレべ ノレ VthPとされる。特に図示はしないが、書き込みにおいても、書き込みストレスを低 減するためにプログラム領域 PGMとデータ領域 DATで、書き込み判定レベルを変 えてもよレ、。この様に一つのデータプロセッサ 1にオンチップされたフラッシュメモリに 対してプログラム領域 PGMとデータ領域 DATに各々要求される性能を得るために、 不揮発性メモリセルの閾値電圧に差を持たせている。要するに、プログラム領域 PG Mはデータ領域 DATに比べて情報記憶のための閾値電圧の最大変化幅が大きくさ れる。図 2において Wpはプログラム領域の最大変化幅、 Wdはデータ領域の最大変 化幅である。最大変化幅は消去判定レベルと書き込み判定レベルの差として把握す ればよレ、。要するに、 VthP_VthEp >VthP_VthEdとされる。なお、図 2に例示さ れる夫々の閾値電圧分布は正規分布とされる。
[0043] ただし、図 2はプログラム領域の消去状態のしきい値電圧分布とデータ領域の消去 状態のしきい値分布とで、一部において分布が重なっていることを排除するものでは ない。
[0044] 図 3には書き換え時間と書き換えサイクル数の関係が例示される。フラッシュメモリ は、書き換えを繰り返すことで、特性劣化を起こし、例えば所定の閾値電圧を得るの に必要な消去時間や書き込み時間が増加する。この劣化の発生は、例えば消去の 閾値電圧の深さ（書き込み状態の閾値電圧に対する消去状態の閾値電圧の差）に 依存し、浅い消去で止めることで、特性劣化を抑えて、書き換え回数を延ばすことが できる。上述より、プログラム領域 PGMに比べてデータ領域 DATの書き換え保証回 数の方が多くなる。
[0045] フラッシュメモリ 11 , 12に対する記憶情報の書き換え制御は例えば CPU2が書き 換え制御プログラムを実行して行う。前記書き換え制御プログラムは例えば前記フラ ッシュメモリ 11が保有する。 CPU2はフラッシュメモリ 11力、ら RAM3に内部転送され た書き換え制御プログラムを実行する。記憶情報の書き換え動作の指示は CPU2が 実行するプログラムによって与えられる。或いは、外部の EPROMライタのような書き 込み装置から与えられる書き換えコマンドによって指示される。前記 CPU2は、外部 力 書き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記書き 換え制御プログラムを実行することによって、フラッシュメモリ 11 , 12が保有する記憶 情報を書き換え制御する。要するに、データプロセッサ 1がシステムに実装された状 態では CPU2がフラッシュメモリ 11、 12に対する消去及び書き込み制御を行なう。デ バイステスト又は製造段階では外部の書き込み装置（図示せず）が入出力ポート 9を 介してフラッシュメモリ 11 , 12の消去及び書き込みを指示する様になつている。電源 投入後、リセット信号のローレベル期間にデータプロセッサ 11の内部が初期化される 。リセット信号のハイレベルによりリセットが解除されると、 CPU2はアドレス 0番地のベ クタ等によって指定されるプログラム領域のプログラムの実行を開始する。
[0046] 図 4にはプログラム領域 PGMとデータ領域 DAに分割した場合のフラッシュメモリの 消去フローが示される。消去の開始が指示されると、 CPU2はその消去対象アドレス 判定する。プログラム領域 PGMとデータ領域 DATは、メモリ空間が異なるため、消 去対象アドレスによってどちらの領域の消去（または書き込み）を実行するかを判別 すること力 Sできる。フラッシュメモリ 11に対する消去であれば、プログラム領域の消去 対象ブロックを選択し (Sip)、選択した消去対象ブロックに消去電圧を所定時間だけ 印加させる（S2p)。これに続レ、て消去対象の不揮発性メモリセルに対する消去べリフ アイを行ってその閾値電圧が消去判定レベル VthEp以下になったか否かを判別す る（S3p)。消去判定レベル VthEp以下でなければ更に消去電圧の印加を行い（S3 P)、消去判定レベル VthEp以下になるまでステップ S2p， S3pを繰り返し、消去判定 レベル VthEp以下になったところで消去動作を終了する。フラッシュメモリ 12に対す る消去であれば、データ領域の消去対象ブロックを選択し（Sid)、選択した消去対 象ブロックに消去電圧を所定時間だけ印加させる（S2d)。これに続けて消去対象の 不揮発性メモリセルに対する消去べリファイを行ってその閾値電圧が消去判定レべ ノレ VthEd以下になったか否かを判別する（S3d)。消去判定レベル VthEd以下でな ければ更に消去電圧の印加を行い（S2d)、消去判定レベル VthEd以下になるまで ステップ S2d, S3dを繰り返し、消去判定レベル VthEd以下になったところで消去動 作を終了する。消去判定レベル VthEp, VthyEdを領域毎に変えることで、プロダラ ム領域 PGMとデータ領域 DATで異なった閾値電圧分布を生成することができる。こ の時、印加する消去電圧、消去電圧印加時間を規定するパルス幅などが特性劣化 に影響するパラメータであるため、両領域の最適値をユニークに設定して閾値電圧 の制御を行ってもよレ、。
図 5にはフラッシュメモリに対する書き込みフローが示される。ここではプログラム領 域 PGMとデータ領域 DAに対する書き込み判定レベルを等しくした場合を示す。書 き込み開始が指示されると、 CPU2は書き込みデータを書き込み対象のフラッシュメ モリに内部転送し (S11)、アドレスにしたがって書き込み対象ワードを選択させ（S12 )、書き込み対象メモリセルに書き込み電圧を印加させる（S 13)。これに続いて書き 込み対象の不揮発性メモリセルに対する書き込みべリファイを行ってその閾値電圧 が書き込み判定レベル VthP以上になったか否かを判別する（S 14)。書き込み判定 レベル VthP以上でなければ更に書き込み電圧の印加を行い（S13)、書き込み判定 レベル VthP以上になるまでステップ S 13， S 14を繰り返し、書き込み判定レベル Vt hP以上になったところで書き込み動作を終了する。特に図示はしないが、書き込み ベリファイの判定レベル、書き込み電圧、書き込み電圧印加時間を規定するパルス 幅についてもプログラム領域 PGMとデータ領域 DATの両領域で最適値をユニーク に設定する制御を行ってもょレ、。
[0048] 図 6にはプログラム領域 PGMとデータ領域 DATにメモリ領域を分割した場合のフ ラッシュメモリ 11 , 12の仕様が例示される。プログラム領域 PGMとデータ領域 DAT に領域を分割する場合に、その領域に仕様上の特徴を持たせることでユーザの使レ、 勝手を向上させることができる。書き換え保証回数及び読み出し速度は、既に説明し ている。そのほかに、一括消去の単位、書き込みの単位は、書き換え保証回数の多 いデータ領域 DATの方を小さくすることで使い勝手を向上させることができる。なお 、同図に示された書き換え保証回数や読出し速度等の具体的な数値は一例である。
[0049] 図 8にはフラッシュメモリ 11 , 12の不揮発性メモリセルのデバイス構造が例示される 。不揮発性メモリセル 21は、シリコン基板上に設けた p型ゥエル領域 22に、情報記憶 に用いる M〇S型の第 1トランジスタ 23と、前記第 1トランジスタ 23を選択する M〇S型 の第 2トランジスタ 24 (選択 MOSトランジスタ）とを有して成る。第 1トランジスタ 23は、 ソース線に接続するソース線電極となる n型拡散層（n型不純物領域） 30、電荷蓄積 領域 (例えばシリコン窒化膜） 31、電荷蓄積領域 31の表裏に配置された絶縁膜 (例 えば酸化シリコン膜） 32, 33、書込み'消去時に高電圧を印加するためのメモリゲー ト電極 (例えば n型ポリシリコン層） 34、及びメモリゲート電極保護用の酸化膜 (例えば 酸化シリコン膜） 35を有する。前記第 2トランジスタ 24は、ビット線に接続するビット線 電極となる n型拡散層（n型不純物領域） 36、ゲート絶縁膜 (例えば酸化シリコン膜） 3 7、コントロールゲート電極（例えば n型ポリシリコン層） 38、前記コントロールゲート電 極 38とメモリゲート電極 34を絶縁する絶縁膜 (例えば酸化シリコン膜） 29を有する。
[0050] 前記第 1トランジスタ 23の電荷蓄積領域 31とその表裏に配置された絶縁膜 32及び 絶縁膜 33 (併せてメモリゲート絶縁膜 31， 32, 33と称する）との膜厚の総和を tm、コ ントロールゲート電極 38のゲート絶縁膜 37の膜厚を tc、コントローノレゲート電極 38と 電荷蓄積領域 31との間の絶縁膜の膜厚を tiとすると、 tcく tm≤tiの関係が実現され ている。ゲート絶縁膜 37とメモリゲート絶縁膜 31 , 32, 33との寸法差より、第 2トラン ジスタ 24のゲート絶縁耐圧は第 1トランジスタ 23のゲート絶縁耐圧よりも低くされる。
[0051] 尚、拡散層 36の部分に記載されたドレイン（drain)の語はデータ読み出し動作に おいて当該拡散層 36がトランジスタのドレイン電極として機能し、拡散層 30の部分に 記載されたソース（source)の語はデータ読み出し動作において当該拡散層 30がト ランジスタのソース電極として機能することを意味する。消去 ·書き込み動作ではドレ イン電極，ソース電極の機能はドレイン（drain) ,ソース（source)の表記に対して入 れ替ることがある。
[0052] 電荷蓄積領域 31にホットエレクトロンを注入するとき、ドレイン側から高電圧が供給 インサイドは電気的に低抵抗で導通状態にされない。前記ソースサイドとドレインサイ ドは拡散領域などの低抵抗領域を共有しないからである。よって、このとき選択トラン ジスタにはメモリトランジスタ側の高電圧が印加されない。したがって、前記選択トラン ジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも薄く形成しても書 き換え動作時に選択トランジスタのゲート酸化膜が破壊されることはなレ、。このことが 、薄いゲート酸化膜によって選択トランジスタのコンダクタンスを大きくして読み出し速 度を高速化することを保証する。
[0053] 図 9には図 8の不揮発性メモリセルに対する特徴が代表的に示される。図 9には階 層型ビット線構造における不揮発性メモリセル 21の接続形態が例示される。前記拡 散層 36は副ビット線 BL (以下単にビット線 BLとも記す）に、拡散層 30はソース線 SL に、メモリゲート電極 34はメモリゲート制御線 MLに、コントロールゲート電極 38はコ ントロールゲート制御線 CLに接続される。副ビット線 BLは nチャンネル型のスィッチ MOSトランジスタ（ZMOS) 39を介して主ビット線（グローバルビット線とも記す） GL に接続される。特に図示はしなレ、が、畐 IJビット線 BLには複数個の不揮発性メモリセル 21が接続され、 1本の主ビット線 GLには夫々前記 ZMOS39を介して複数本のビット 線 BLが接続される。
[0054] 図 9では前記コントロールゲート制御線 CLを駆動する第 1ドライバ（ワードドライバ） 41、メモリゲート制御線 MLを駆動する第 2ドライバ 42、前記 ZMOS39をスィッチ駆 動する第 3ドライバ（Zドライバ） 43、前記ソース線 SLを駆動する第 4ドライバ 44が代 表的に図示されている。前記ドライバ 42, 44はゲート絶縁耐圧が高耐圧の M〇Sトラ ンジスタを用いた高耐圧 MOSドライバによって構成される。ドライバ 41 , 43はゲート 絶縁耐圧が比較的低い MOSトランジスタを用いたドライバによって構成される。
[0055] 不揮発性メモリセル 1の第 1トランジスタ 23に比較的高い閾値電圧を設定する書き 込み動作では、例えば、メモリゲート電圧 Vmg及びソース線電圧 Vsを高電圧とし、制 御ゲート電圧 Vcgに 1. 8Vを与え、書き込み選択ビット線を 0V (回路の接地電位）、 書き込み非選択ビット線を 1. 8Vとして、書き込み選択ビット線の第 2トランジスタ 24を オン動作させて、拡散層 30から拡散層 36に電流を流す。この電流により、コントロー ルゲート電極 38側の電荷蓄積領域 31近傍で発生したホットエレクトロンを電荷蓄積 領域 31に保持させればよい。書き込み電流を定電流で書き込む場合、書き込み選 択ビット線電位は接地電位に限らず、例えば 0. 5V程度印加し、チャネル電流を流 せばよレ、。書き込み動作においては、 nチャンネル型のメモリセルにとって、拡散層 3 0がドレインとして機能し、拡散層 36がソースとして機能する。この書き込み形式はホ ットエレクトロンのソースサイドインジェクションとなる。
[0056] 第 1トランジスタ 23に比較的低い閾値電圧を設定する消去動作では、例えば、メモ リゲート電圧 Vmgに高電圧を印加し、第 2トランジスタ 24をオン動作させて拡散層 36 , 30を回路の接地電位とし、電荷蓄積領域 31に保持されているエレクトロンをメモリ ゲート電極 34に放出させる。このとき、第 2トランジスタ 24をオフ状態とし、或いは第 2 トランジスタ 24をオフ状態且つソース線をフローティングにしても消去は可能である。
[0057] 第 1トランジスタ 23に対する上記書き込み ·消去動作より明らかなように、コントロー ルゲート制御線 CLやビット線 BLに高電圧を印加することなく実現することが可能で ある。このことは、第 2トランジスタ 24のゲート耐圧が比較的低くてよいことを保証する 。 ZMOS39も高耐圧であることを要しない。
[0058] 特に制限されないが、閾値電圧が低くされた消去状態の第 1トランジスタ 24はデブ レシヨン型とされ、閾値電圧が高くされた書き込み状態の第 1トランジスタ 24はェンノヽ ンスメント型とされる。
[0059] 図 9の不揮発性メモリセル 21に対する読み出し動作では、ソース線電圧 Vs，メモリ ゲート電圧 Vmgを 0Vにし、読み出し選択すべきメモリセルのコントロールゲート電圧 Vcgを 1. 8Vの選択レベルにすればよい。第 2トランジスタ 24がオン状態にされたとき 、第 1トランジスタ 23の閾値電圧状態に従って電流が流れるか否かに応じてビット線 BLに記憶情報が読み出される。第 2トランジスタ 24は第 1トランジスタ 23よりもゲート 酸化膜厚が薄ぐまた、ゲート耐圧も小さいから、記憶保持用の MOSトランジスタと選 択用の MOSトランジスタの双方を高耐圧で形成する場合に比べて不揮発性メモリセ ル 21全体のコンダクタンスを相対的に大きくする事ができ、データ読み出し速度を高 速ィ匕すること力 Sできる。
[0060] 図 10にはデータプロセッサの第 2の例が示される。図 10のデータプロセッサ 1Aは 、プログラム領域に利用されるフラッシュメモリ 11Aの書き換えを周辺バスから行うよう にしたことが図 1と相違される。このとき、フラッシュメモリ 11 Aは前記 CPUバス 4への 読出しアクセスに利用される第 1アクセスポート（PRTr) 50と、前記周辺バス 6から記 憶情報を書き換えるためのアクセスに利用される第 2のアクセスポート（PRTep) 51と を別々に有し、フラッシュメモリ 11 Aに対する記憶情報を書き換えるためのアクセス制 御は前記 CPU2がバスコントローラ 5を介して行なう。前記第 1アクセスポート 50から 見たフラッシュメモリ 11Aに対するアドレス空間と、第 2アクセスポート 51から見たフラ ッシュメモリ 11Aに対するアドレス空間とは相違される。フラッシュメモリ 11 Aに対する 記憶情報の書き換え制御は例えば CPU2が書き換え制御プログラムを実行して行う 。前記書き換え制御プログラムは例えば前記フラッシュメモリ 11 Aが保有する。 CPU 2はフラッシュメモリ 11 Aから RAM3に内部転送された書き換え制御プログラムを実 行する。記憶情報の書き換え動作の指示は CPU2が実行するプログラムによって与 えられる。或いは、外部の EPROMライタのような書き込み装置から I/Oポート 9など を介して与えられる書き換えコマンドによって指示される。前記 CPU2は、外部から書 き換えコマンドが入力されると、これを解読し、解読結果にしたがって前記フラッシュメ モリ 11 Aが保有する書き換え制御プログラムを実行することによって、フラッシュメモリ 11 Aが保有する記憶情報を書き換え制御する。書き換えコマンドには、書き換え制 御コード、書き換え対象アドレス、及び書き換えデータなどを含む。
[0061] 図 11にはフラッシュメモリ 11Aの構成が例示される。フラッシュメモリ 11 Aは、電気 的に消去及び書き込み可能な多数の不揮発性メモリセル 52がマトリクス配置されたメ モリマット 60を有する。ここでは代表的に一つのメモリマットが示されている。前記不 揮発性メモリセル 52は、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット 線接続）、チャネル、チャネル上に相互に絶縁形成されて積み上げられたフローティ ングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる
。或いは、図 8及び図 9で説明したソース（ソース線に接続）、ドレイン (ビット線に接続 )、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（ワード線 に接続)及びメモリゲート (メモリゲート制御線に接続）を持つスプリットゲート構造等と されてもよい。
[0062] メモリマット 60は複数のメモリアレイ 61を備える。メモリアレイ 61毎に、複数のロー力 ルビット線 LBLを設け、ローカルビット線 LBLを列選択回路（CSEL) 62で選択し、列 選択回路 62の出力をセンスアンプアレイ（SAA) 63で受ける。図のセンスアンプァレ ィ 63には代表して 2個のセンスアンプ SAが図示される。センスアンプアレイ 63の出 力を各メモリアレイに共通の読出しグローバルビット線 GBLrに接続する。要するに、 ビット線は階層ビット線構造とされ、センスアンプによる増幅は階層センス方式とされ る。センスアンプアレイ 63は図の上下一対のメモリアレイ 61に共有される。相互に一 方のメモリアレイのローカルビット線がセンス側とされるとき他方のメモリアレイのロー カルビット線力 Sリファレンス側とされる。書込み系として読出し系とは分離された書込 みグローバルビット線 GBLwを有し、書込みグローバルビット線 GBLwは各メモリァレ ィ 61に共通ィ匕される。書込みグローバルビット線 GBLwと対応するローカルビット線 L BLは、分離スィッチ DSWを介して接続又は分離が選択可能にされる。読出し動作 時は、分離スィッチ DSWは少なくとも、読出し対象メモリアレイにおいて書込みグロ 一バルビット線 GBLwをローカルビット線 LBLから分離する。特に制限されないが、 読出しグローバルビット線 GBLrは 32本、書込みグローバルビット線 GBLwは 1024 本とされる。書き込みグローバルビット線 GBLwはべリファイ読出しにも利用される。
[0063] 不揮発性メモリセル 52のワード線 WLは行デコーダ（RDEC) 65によるアドレス信号 のデコード結果に従って選択的に駆動される。駆動レベルはフラッシュメモリに対す る消去、書込み、又は読出し処理に応じて決まる。列選択回路 62によるローカルビッ ト線 LBLの選択は列デコーダ（CDEC) 66によるアドレス信号のデコード結果に従つ て行われる。分離スィッチ DSWやセンスアンプ SAはメモリアレイに対する読み出し、 消去又は書き込みの動作に応じて行デコーダ 65により制御される。アドレス信号はァ ドレスバス（ABUS) 54から供給される。アドレスバス 54は図にぉレ、て一種類のように 図示されているが、前記第 1アクセスポート 50から見たフラッシュメモリ 11Aに対する アドレス空間と、第 2アクセスポート 51から見たフラッシュメモリ 11Aに対するアドレス 空間とは相違されているから、実際には CPUバス 4側のアドレスバスと周辺バス 6側 のアドレスバスが別々に接続されている。
前記読出しグローバルビット線 GBLrは高速読出しセンスアンプ回路（RAMP) 67 を介して CPUバス 4のデータバスに接続される。書込みグローバルビット線 GBLwは 書込み回路（PE) 68及びべリファイ読出し回路 (VRF) 69に接続される。書込み回 路 68及びべリファイ読出し回路 69は列選択回路 70を介して周辺バス 6のデータバス に接続される。列選択回路 70は、 1024ビットのデータラッチを有し、書き込み動作に おいて 1024ビットのデータラッチを 32ビット単位で選択的に周辺バス 6のデータバス に接続する。その選択は列デコーダ（CDEC) 71からの選択信号によって行われる。 書き込み動作において前記列選択回路 70は、 CPU2から例えば順次 32ビット単位 で出力されて、バスコントローラを介して周辺バス 6に供給される書込み制御データを 順次 32ビット単位でデータラッチにロードする。書き込み回路 68は列選択回路 70を 介してデータラッチにラッチされた 1024ビットの書き込み制御データの各ビットの論 理値に応じて対応する書き込みビット線 GBLwに書き込み電圧を印加する。ベリファ ィリード動作において、各々の書き込みビット線 GBLwに読み出されたデータを 102 4ビット並列に前記データラッチにラッチし、ラッチデータは列選択回路 70により順次 32ビット単位で選択され、ベリファイ読出し回路 69で増幅されて周辺バス 6のデータ バスに出力される。ベリファイリードで周辺バス 6に読み出されたデータは CPU2によ りべリファイ判定が行なわれる。書き込み動作におけるベリファイ判定ではビット単位 で書き込み論理値になったが判定され、その判定結果が対応ビット毎に新たな書込 み制御データとして CPU2から書き込み回路 68に供給される。消去動作におけるべ リファイ判定では全ビットが消去状態の論理値になった力 ^判定する。制御回路（CN T) 69には CPU2から CPUバス 4を経由して、或いは周辺バス 6を経由して、メモリ制 御情報が設定され、それに従って読出し、消去及び書き込みの動作に応じた制御シ 一ケンス並びに動作電源の切換え制御を行う。 [0065] 前記スタックドゲート構造の不揮発性メモリセル 52は、ソース線に接続されるソース 領域とローカルビット線 LBLに接続するドレイン領域の間にチャネル領域が形成され 、このチャネル領域の上に、ゲート絶縁膜を介してフローティングゲート電極が形成さ れ、その上に酸化膜を介してコントロールゲート電極が形成される。フローティングゲ ート電極はポリシリコン層によって構成される。コントロールゲート電極はポリシリコン 配線などによって構成され、ワード線 WLの一部になる。
[0066] 書き込みをホットキャリア注入とする場合の動作電圧は以下の通りである。例えば書 き込みは、ワード線電圧を 10V、ビット線電圧を 5V、ソース線電圧を 0V、ゥエル電圧 を 0Vとし、ドレイン領域からフローティングゲートへのホットキャリア注入によって行な う。消去はワード線電圧を負の— 10V、ゥヱル電位を 10V、ビット線及びソース線を高 インピーダンスとし、フローティングゲートから電子をゥエル領域に引き抜くことによつ て行なう。読み出しは、ワード線電圧を電源電圧、ビット線電圧を電源電圧、ソース線 電圧を 0V、ゥヱル電位を 0Vとして行う。消去及び書き込み処理では、ワード線及び ゥエル領域に高電圧を印加することが必要になる。
[0067] 図 10で説明したように、アクセスポートを記憶情報の読み出し用と書き換え用途に 分け、周辺バス 6から記憶情報の書き換えを行うようにすることにより、読み出し用ポ ートである第 1アクセスポート（PRTr) 50を読み出し動作の高速化のために最適化す ることが容易になる。例えば、読み出し用ポートには書き換えデータを受ける入カバ ッファが不要である。入力バッファはデータ信号線にとって負荷となる入力容量を伴う ことになるので、高速バスにとってそのような入力容量は極力小さい方が望ましいから である。書き込みデータは I/Oポートから入力される場合もあり、また、ベリファイ読 み出し動作は低速バスである周辺バス 6を使用しても記憶情報の書き換え特性には 影響しないからである。
[0068] 図 12にはデータプロセッサの第 3の例が示される。図 12に示されるデータプロセッ サ 1Bはフラッシュメモリ 11A, 12Aから読み出されるデータに対して誤り検出及び訂 正を行う誤り検出訂正回路 (ECC回路） 13， 14を設けた点が図 1と相違する。 ECC 回路 13はフラッシュメモリ 11Aの第 1アクセスポート（PRTr) 50と CPUバス 4のデータ バスとの間に配置される。データ格納用途のフラッシュメモリ 12Aも、周辺バス 6への 読出しアクセスに利用される第 1アクセスポート（PRTr) 54と、前記周辺バス 6から記 憶情報を書き換えるためのアクセスに利用される第 2のアクセスポート（PRTep) 55と を別々に有し、 ECC回路 14はフラッシュメモリ 12Aの第 1アクセスポート（PRTr) 54と 周辺バス 6のデータバスとの間に配置される。
[0069] ベリファイ動作ではその性質上読み出しデータに対して誤り訂正を行うことは不都 合であり、記憶情報の読み出しと書き換えに同一アクセスポートを兼用する場合には 、書き換え動作において ECC回路 13を迂回する信号経路を追加することが必要に なり、そのような経路追加は記憶情報の読み出し動作にとって不所望な負荷を構成 することになる。このとき、アクセスポート 50， 51を記憶情報の読み出し用と書き換え 用途に分け、周辺バス 6から記憶情報の書き換えを行うようにすることにより、前記第 1アクセスポート 50と CPUバス 4との間に ECC回路 13を設ける場合にも、読み出し 動作の高速化を保証するのが容易である。
[0070] 特に図示はしないが、 ECC回路 13を内蔵しエラー訂正を実施する場合、データ領 域 DATの場合は、低速で読み出す特性を利用して、フラッシュメモリ 12A側にはハ 一ドウエアとしての ECC回路 13を配置せず、それに代えて、 ECCの訂正コードを格 納データと一緒に読み出し、 CPU2で ECC用のプログラムを実行してソフトウェアで エラー訂正を行うようにしてもよい。また、プログラム領域を構成するフラッシュメモリ 1 1Aを複数個オンチップする場合は、共通な ECC回路を介して CPUバス 4にリードデ ータを出力するように構成してもよレ、。
[0071] 図 13にはデータプロセッサの第 4の例が示される。同図に示されるデータプロセッ サ 1Cは一つのフラッシュメモリ 11Bのメモリアレイにデータ領域（DAT)とプログラム 領域 (PGM)を設けた点が図 12と相違される。データ領域専用のフラッシュメモリ 12 又は 12Aは設けられていなレ、。第 1のアクセスポート 50は CPUバス 4に接続され、 C PUバス 4のデータバスとの間には前記 ECC回路 13が介在される。特に図示はしな レ、が、一つのフラッシュメモリ 11Bのメモリアレイにデータ領域（DAT)とプログラム領 域 (PGM)を構成する場合に、 ECC回路 13を設けず、或いはプログラムによるソフト ウェア ECCを CPU2で実現し、又はフラッシュメモリ 11Bを CPUバス 4だけに接続す る構成を採用してもよい。 [0072] 同一フラッシュメモリ 1 IBに構成されたプログラム領域（PGM)とデータ領域（DAT )に対して第 2のアクセスポート 51から図 4の手順に従って書き換えを行うことによりプ ログラム領域（PGM)には比較的低い電圧レベルの消去の閾値電圧分布を得ること ができ、データ領域 (DAT)には比較的高い電圧レベルの消去の閾値電圧分布を得 ること力 Sできる。例えばフラッシュメモリ 11 Bが図 11で説明した構成を備える場合には 、プログラム領域（PGM)とデータ領域（DAT)のメモリアレイの構成は等しいから、デ ータ領域 (DAT)のメモリセルから記憶情報を読み出す速度は比較的遅ぐプロダラ ム領域 (PGM)のメモリセルから記憶情報を読み出す速度は比較的速レ、。この相違 に対し、例えば CPU2は、図 14に例示されるように、プログラム領域（PGM)とデータ 領域 (DAT)に対し異なったバスサイクルでアクセスすればよい。すなわち、データ領 域 (DAT)を読み出す時はレイテンシを大きくする。図 14に従えば、プログラム領域（ PGM)をアクセスするときレイテンシは 1、データ領域（DAT)をアクセスするときレイ テンシは n = 4とされる。
[0073] 図 15にはフラッシュメモリ 11Bにおレ、てデータ領域（DAT)とプログラム領域（PGM )に対して読み出し速度を等しくするメモリアレイの構成が例示される。読み出しメモリ 電流の小さなデータ領域 (DAT)を、プログラム領域 (PGM)と同じメモリアレイ内に 設けた場合に、階層センスアンプ構造におけるセンスアンプ SAに接続するメモリセ ルのビット数、換言すればローカルビット線 LBLの長さを、プログラム領域（PGM)よ り十分小さくする。要するに、プログラム領域（PGM)のメモリアレイ 61Aに比べてデ ータ領域（DAT)のメモリアレイ 61Bを小さくする。これにより、メモリ電流が小さいデ ータ領域 (DAT)も読み出し速度を低下させることなく読み出すことができる。なお、 図 15には書き込み系などの構成は図示を省略している力 S、それらは図 11と同様であ る。図 14において DECは列デコーダ及び行デコーダを総称し、 BIFはバスインタフ エースを意味し、 CNTは制御回路を意味する。
[0074] 若しくは、プログラム領域 (PGM)の読み出し速度をより高速化し、データ領域 (DA T)の読み出し速度を相対的により低速化するのであれば、プログラム領域 (PGM) のメモリアレイ 61 Aのローカルビット線 LBLの長さをデータ領域（DAT)のローカルビ ット線 LBLよりも短くすればよレ、。これによりプログラム領域（PGM)のローカルビット 線 LBLの負荷が小さくなり、読み出し速度をより高速化することが可能となる。
[0075] 図 16には 2個のフラッシュメモリを CPUバスと周辺バスに別々に接続する形態が示 される。 CPUバス 4に接続するフラッシュメモリ 11には階層センスアンプ構造を採用 して読み出し速度の高速化を図るようにしてよい。周辺バス 6に接続するフラッシュメ モリ 12には高速化を企図しないから階層センスアンプ構造を採用するメリットは少な レ、。 MAT (PGM)はプログラム領域とされるメモリマット、 MAT (DAT)はデータ領域 とされるメモリマットである。
[0076] 以上説明したデータプロセッサによれば以下の作用効果を得ることができる。
[0077] (1)プログラム領域 (PGM)とデータ領域 (DAT)の 2つの領域に分割し、フラッシュ メモリの性能や劣化を決める印加電圧や印加時間などの消去'書き込み条件を変え ることで、それぞれが必要とする性能を得ることができる。高速読み出しを実現したも のと、書き換え回数の向上に特化したものとの、使用用途の異なる不揮発性メモリを 同一チップ上でその製造条件を変えることなく実現することができる。
[0078] (2)フラッシュメモリのアクセスポートを記憶情報の読み出し用と書き換え用途に分 けることにより、読み出し用ポートを読み出し動作の高速化のために最適化すること が容易になる。例えば、読み出し用ポート 50には書き換えデータを受ける入力バッフ ァが不要である。入力バッファはデータ出力用信号線にとって負荷となる入力容量を 伴う。また、前記第 1アクセスポート 50と CPUバス 4との間に、前記第 1アクセスポート 50から読み出されたデータに対して誤り検出及び訂正が可能な ECC回路 13を設け る場合にも書き換え動作におけるベリファイ動作を考慮することを要しない。ベリファ ィ動作ではその性質上読み出しデータに対して誤り訂正を行うことは不都合であり、 記憶情報の読み出しと書き換えに同一アクセスポートを兼用する場合には、書き換え 動作において ECC回路 13を迂回する信号経路を追加することが必要になり、そのよ うな経路追加は記憶情報の読み出し動作にとって不所望な負荷を構成することにな る。
[0079] (3)前記第 1アクセスポート 50から見たフラッシュメモリ 11Aに対するアドレス空間と 、第 2アクセスポート 51から見たフラッシュメモリ 11Aに対するアドレス空間とを相違さ せることにより、 CPUバス 4に接続された CPU2が周辺バス 6を経由して第 2のァクセ スポート 51から記憶情報の書き換え制御を行うのに便利である。
[0080] (4)階層センス構造の一つのフラッシュメモリ 11Bにデータ領域 DATとプログラム 領域 PGMを構成するとき、前者のビット線負荷を後者のビット線負荷よりも小さくする ことにより、プログラム領域 PGMに対して書き換え保証回数を多くすることができると ともに、データ領域 DATとプログラム領域 PGMの双方に対するリードアクセスサイク ルを等しくすることが可能になる。
[0081] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもない。
[0082] 例えば、プログラム領域のメモリセルとデータ領域のメモリセルの各々における閾値 電圧の最大変化幅を大きくするのに、プログラム領域のメモリセルの消去閾値電圧分 布をデータ領域のメモリセルの消去閾値電圧分布よりも低くした力 プログラム領域 のメモリセルの書き込み閾値電圧分布をデータ領域のメモリセルの書き込み閾値電 圧分布よりも高くしてもよレ、。前者においてプログラム領域とデータ領域の各々にお ける読出しワード線選択レベルのような読出し判定レベルは同一であってよ力 S、後者 の場合には、読出し判定レベルはデータ領域に比べてプログラム領域の方が高くな つて良い。
[0083] データプロセッサのバス構成は 2バスに限定されない。 3バス構成や 1バス構成など であってもよい。データプロセッサには上記以外の違回路モジュールをオンチップす ることが当然可能である。電気的に書き換え可能な不揮発性メモリはフラッシュメモリ に限定されず、 EEPROMなどであってもよい。
[0084] また、図 2等ではメモリセルのしきい値電圧を設定するためにワード線の印加電圧 を変化させることを説明した力 ワード線電圧を変化させるのではなぐセンスアンプ を流れる電流量を測定し、メモリセルの消去状態を決定するものであって良レ、。その ような不揮発性メモリの場合、メモリセルのしきい値電圧の状態がメモリセルに格納さ れている値を決定するための主たる要因であったとしても、メモリセルに接続される配 線の負荷容量や抵抗により影響を受けることとなるため、メモリセルのしきい値電圧分 布は図 2とは異なることも考えられる。そのような不揮発性メモリの場合、図 2の横軸の メモリ Vthをメモリ電流量とすることで読み替えることができる。
産業上の利用可能性
本発明はフラッシュメモリなどの書き換え可能な不揮発性メモリをオンチップしたマ イク口コンピュータやシステム LSIなどの半導体集積回路、そのような半導体集積回 路と別の半導体集積回路をパッケージ基板に搭載したマルチチップモジュールなど に広く適用することができる。

Claims

請求の範囲
[1] 中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不 揮発性メモリ領域とを有し、
前記不揮発性メモリ領域は閾値電圧の相違によって情報記憶を行なう第 1の不揮 発性メモリ領域と第 2の不揮発性メモリ領域とを有し、
前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べて情報記憶のた めの閾値電圧の最大変化幅が大きくされる半導体集積回路。
[2] 前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べて閾値電圧の初 期化レベルの分布が低くされることによって前記閾値電圧の最大変化幅が大きくされ る請求項 1記載の半導体集積回路。
[3] 前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べて記憶情報の読 出し速度が速くされる請求項 1記載の半導体集積回路。
[4] 前記第 1の不揮発性メモリ領域を備えた第 1の不揮発性メモリと、前記第 2の不揮発 性メモリ領域を備えた第 2の不揮発性メモリとを別々に有する請求項 1記載の半導体 集積回路。
[5] 前記第 1の不揮発性メモリ領域と前記第 2の不揮発性メモリ領域の双方を備えた一つ の不揮発性メモリを有する請求項 1記載の半導体集積回路。
[6] 前記第 1の不揮発性メモリ領域はプログラムの格納に用いられ、前記第 2の不揮発性 メモリ領域はデータの格納に用レ、られる請求項 3記載の半導体集積回路。
[7] 中央処理装置と、揮発性メモリと、前記中央処理装置及び前記揮発性メモリが接続さ れた第 1バスと、前記第 1バスに接続されたバスコントローラと、前記バスコントローラ に接続された第 2バスとを有し、
前記第 1バスには閾値電圧の相違によって情報記憶を行なう電気的に書き換え可 能な第 1の不揮発性メモリが接続され、
前記第 2バスには閾値電圧の相違によって情報記憶を行なう電気的に書き換え可 能な第 2の不揮発性メモリが接続され、
前記第 1の不揮発性メモリは第 2の不揮発性メモリに比べて情報記憶のための閾値 電圧の最大変化幅が大きくされる半導体集積回路。
[8] 前記第 1の不揮発性メモリは第 2の不揮発性メモリに比べて閾値電圧の初期化レべ ルの分布が低くされることによって前記閾値電圧の最大変化幅が大きくされる請求項 7記載の半導体集積回路。
[9] 前記第 1の不揮発性メモリは前記中央処理装置が実行するプログラムの格納に利用 され、前記第 2の不揮発性メモリは前記中央処理装置がプログラムを実行するとき利 用するデータの格納に利用される請求項 7記載の半導体集積回路。
[10] 第 1の不揮発性メモリは、前記第 1バスへの読出しアクセスに利用される第 1アクセス ポートと、前記第 2バスから記憶情報を書き換えるためのアクセスに利用される第 2の アクセスポートとを有し、第 1メモリに対する記憶情報を書き換えるためのアクセス制 御は前記中央処理装置が行なう請求項 9記載の半導体集積回路。
[11] 第 1アクセスポートから見た第 1の不揮発性メモリに対するアドレス空間と、第 2ァクセ スポートから見た第 1の不揮発性メモリに対するアドレス空間とは相違される請求項 1 0記載の半導体集積回路。
[12] 前記第 2バスには外部インタフェース回路が接続され、前記中央処理装置は、外部 力 前記外部インタフェース回路に書き換えコマンドが入力されると、これを解読し、 解読結果にしたがって前記第 1の不揮発性メモリが保有する書き換え制御プログラム を実行することによって、第 1の不揮発性メモリが保有する記憶情報を書き換えを制 御する請求項 11記載の半導体集積回路。
[13] 前記第 1アクセスポートと第 1バスとの間に、前記第 1アクセスポートから読み出された データに対して誤り検出及び訂正が可能な ECC回路を有する請求項 12記載の半 導体集積回路。
[14] 前記第 1の不揮発性メモリは多数の不揮発性メモリセルを有し、前記不揮発性メモリ セルは、電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジ スタと前記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有 し、
前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも 薄く形成され、
前記選択トランジスタのゲート電極直下の半導体領域に形成されるチャネルと前記 メモリトランジスタの電荷蓄積領域直下の半導体領域に形成されるチャネルとの間の 電位差によって形成されるホットエレクトロンが電荷蓄積領域に注入されることによつ て閾値電圧が高くされ、前記電荷蓄積領域が保持するエレクトロンが減少されること によって閾値電圧が低い方向に初期化される請求項 9記載の半導体集積回路。
[15] 中央処理装置と、揮発性メモリと、前記中央処理装置及び前記揮発性メモリが接続さ れた第 1バスと、前記第 1バスに接続されたバスコントローラと、前記バスコントローラ に接続された第 2バスとを有し、
前記第 1バスには不揮発性メモリが接続され、
前記不揮発性メモリは、閾値電圧の相違によって情報記憶を行なう第 1の不揮発性 メモリ領域と第 2の不揮発性メモリ領域とを有し、
前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べて情報記憶のた めの閾値電圧の最大変化幅が大きくされる半導体集積回路。
[16] 前記第 1の不揮発性メモリ領域は第 2の不揮発性メモリ領域に比べて閾値電圧の初 期化レベルの分布が低くされることによって前記閾値電圧の最大変化幅が大きくされ る請求項 15記載の半導体集積回路。
[17] 前記第 1の不揮発性メモリ領域において不揮発性メモリセルから閾値電圧に応じた 記憶情報を読み出すとき前記不揮発性メモリセルに与えられる読出し判定レベルは 、前記第 2の不揮発性メモリ領域において不揮発性メモリセルから閾値電圧に応じた 記憶情報を読み出すとき前記不揮発性メモリセルに与えられる読出し判定レベルと 同じである請求項 15記載の半導体集積回路。
[18] 前記第 1の不揮発性メモリ領域は前記中央処理装置が実行するプログラムの格納に 利用され、前記第 2の不揮発性メモリ領域は前記中央処理装置がプログラムを実行 するとき利用するデータの格納に利用される請求項 17記載の半導体集積回路。
[19] 前記第 1の不揮発性メモリ領域及び前記第 2の不揮発性メモリ領域の夫々は、複数 の分割領域と、各々の分割領域に固有の複数の第 1のビット線と、複数の分割領域 に共通の第 2のビット線と、分割領域から前記第 1ビット線を選択する選択回路と、前 記選択回路の出力と第 2ビット線の間に配置したセンスアンプとによる階層化ビット線 構造を有し、 前記各々の第 1のビット線の負荷は前記第 2の不揮発性メモリ領域の方が前記第 1 の不揮発性メモリ領域よりも小さい請求項 18記載の半導体集積回路。
[20] 前記中央処理装置は前記不揮発性メモリに対する読出しアクセス制御において、第 1の不揮発性メモリ領域に対するアクセスサイクル数より第 2の不揮発性メモリ領域対 するアクセスサイクル数の方を大きく制御する請求項 18記載半導体集積回路。
[21] 前記不揮発性メモリは、前記第 1バスへの読出しアクセスに利用される第 1アクセスポ ートと、前記第 2第バスから記憶情報を書き換えるためのアクセスに利用される第 2の アクセスポートとを有し、前記不揮発性メモリに対する記憶情報を書き換えるためのァ クセス制御は前記中央処理装置が行なう請求項 18記載の半導体集積回路。
[22] 前記第 1アクセスポートから見た前記不揮発性メモリに対するアドレス空間と、前記第 2アクセスポートから見た前記不揮発性メモリに対するアドレス空間とは相違される請 求項 21記載の半導体集積回路。
[23] 前記第 2バスには外部インタフェース回路が接続され、前記中央処理装置は、外部 力 前記外部インタフェース回路に書き換えコマンドが入力されると、これを解読し、 解読結果にしたがって前記第 1の不揮発性メモリが保有する書き換え制御プログラム を実行することによって、前記不揮発性メモリが保有する記憶情報を書き換え制御す る請求項 22記載の半導体集積回路。
[24] 前記第 1アクセスポートと第 1バスとの間に、前記第 1アクセスポートから読み出された データに対して誤り検出及び訂正が可能な ECC回路を有する請求項 22記載の半 導体集積回路。
[25] 前記不揮発性メモリは多数の不揮発性メモリセルを有し、前記不揮発性メモリセルは 、電荷蓄積領域の電荷保持状態に応じて閾値電圧が相違されるメモリトランジスタと 前記メモリトランジスタを選択的にビット線に接続可能な選択トランジスタとを有し、 前記選択トランジスタのゲート絶縁膜は前記メモリトランジスタのゲート絶縁膜よりも 薄く形成され、
前記選択トランジスタのゲート電極直下の半導体領域に形成されるチャネルと前記 メモリトランジスタの電荷蓄積領域直下の半導体領域に形成されるチャネルとの間の 電位差によって形成されるホットエレクトロンが電荷蓄積領域に注入されることによつ て閾値電圧が高くされ、前記電荷蓄積領域が保持するエレクトロンが減少されること によって閾値電圧が低い方向に初期化される請求項 18記載の半導体集積回路。
[26] 中央処理装置と、前記中央処理装置のアドレス空間に配置された書き換え可能な不 揮発性メモリ領域とを有し、
前記不揮発性メモリ領域はメモリセルを流れる電流量の相違によって情報記憶を行 なう第 1の不揮発性メモリ領域と第 2の不揮発性メモリ領域とを有し、
前記第 1のメモリ領域のメモリセルと前記第 2のメモリ領域のメモリセルとは、夫々第 1状態と第 2状態とを有し、
前記第 1のメモリ領域のメモリセルの第 1状態と前記第 2のメモリ領域のメモリセルの 第 1状態とは、メモリセルを流れる電流量が共に第 1の範囲内に含まれるようにされ、 前記第 1のメモリ領域のメモリセルの第 2状態は、メモリセルを流れる電流量が第 2 の範囲内に含まれるようにされ、
前記第 2のメモリ領域のメモリセルの第 2状態は、メモリセルを流れる電流量が前記 第 2の範囲とは異なる第 3の範囲内に含まれるようにされる半導体集積回路。
[27] 前記第 2の範囲と前記第 3の範囲とは一部において重複する請求項 26の半導体集 積回路。
[28] 前記メモリセルを流れる電流力 前記第 1乃至第 3の範囲のいずれの範囲に含まれる かを検出する検出回路を有する請求項 27の半導体集積回路。
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