JP2002245023A - マイクロコンピュータ - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
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- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
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Abstract
(57)【要約】
【課題】 データ用ＥＥＰＲＯＭやプログラム用ＥＥＰ
ＲＯＭ等の書き換え可能な不揮発性メモリに書かれてい
る金額データやプログラムが改ざんされる恐れがあると
いった課題があった。 【解決手段】 データ用ＥＥＰＲＯＭとプログラム用Ｅ
ＥＰＲＯＭを有し、その指定された領域には所定のロッ
クコードが書かれており、データ用ＥＥＰＲＯＭと接続
し、当該ロックコードを読み出しこれをデコードするロ
ックコードデコード回路と、この出力により外部からシ
リアル入力したモードビットに所定の演算処理を行うロ
ジック回路と、この出力を受けて演算処理されたモード
ビットをデコードしその結果を機能ブロックに送出する
モードビットデコード回路とを備えたマイクロコンピュ
ータを提供する。
ＲＯＭ等の書き換え可能な不揮発性メモリに書かれてい
る金額データやプログラムが改ざんされる恐れがあると
いった課題があった。 【解決手段】 データ用ＥＥＰＲＯＭとプログラム用Ｅ
ＥＰＲＯＭを有し、その指定された領域には所定のロッ
クコードが書かれており、データ用ＥＥＰＲＯＭと接続
し、当該ロックコードを読み出しこれをデコードするロ
ックコードデコード回路と、この出力により外部からシ
リアル入力したモードビットに所定の演算処理を行うロ
ジック回路と、この出力を受けて演算処理されたモード
ビットをデコードしその結果を機能ブロックに送出する
モードビットデコード回路とを備えたマイクロコンピュ
ータを提供する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば高速道路
自動料金収受システム等のシステム制御などに用いられ
るマイクロコンピュータに関するものである。
自動料金収受システム等のシステム制御などに用いられ
るマイクロコンピュータに関するものである。
【０００２】
【従来の技術】図７は従来のマイクロコンピュータの構
成の一例を示すブロック図であり、図において、３，４
は電気的に書き込み／消去ができる不揮発性メモリであ
り、主として、３がユーザデータを格納するデータ用Ｅ
ＥＰＲＯＭであり、４がユーザのプログラムを格納する
プログラム用ＥＥＰＲＯＭである。
成の一例を示すブロック図であり、図において、３，４
は電気的に書き込み／消去ができる不揮発性メモリであ
り、主として、３がユーザデータを格納するデータ用Ｅ
ＥＰＲＯＭであり、４がユーザのプログラムを格納する
プログラム用ＥＥＰＲＯＭである。
【０００３】また、９はシリアルインシフトレジスタ、
１０はモードビットデコード回路、１１は中央演算装置
（ＣＰＵ）、１２はプログラム等を格納しているマスク
ＲＯＭ、１３はデータを一時的に格納するＲＡＭ、１４
はタイマ、１５はシリアルＩ／Ｏを介して外部とデータ
通信するＵＡＲＴ、１６はデータバス、１７は原クロッ
クを指定の分周率に分周するクロック発生回路、１８は
原クロックを発生させる発振回路、１９は外部とデータ
のやり取りに使用されるポート、２１はＣＮＶＳＳ端
子、２３は電源端子（Ｖｃｃ）、２４はグランド（ＧＮ
Ｄ）、２５はリセット端子、２６はポート端子（ＰＯＲ
Ｔ）である。
１０はモードビットデコード回路、１１は中央演算装置
（ＣＰＵ）、１２はプログラム等を格納しているマスク
ＲＯＭ、１３はデータを一時的に格納するＲＡＭ、１４
はタイマ、１５はシリアルＩ／Ｏを介して外部とデータ
通信するＵＡＲＴ、１６はデータバス、１７は原クロッ
クを指定の分周率に分周するクロック発生回路、１８は
原クロックを発生させる発振回路、１９は外部とデータ
のやり取りに使用されるポート、２１はＣＮＶＳＳ端
子、２３は電源端子（Ｖｃｃ）、２４はグランド（ＧＮ
Ｄ）、２５はリセット端子、２６はポート端子（ＰＯＲ
Ｔ）である。
【０００４】なお、上記に述べた内部メモリ、タイマ１
４、ＵＡＲＴ１５等の機能ブロックはデータバス１６に
よって中央演算回路１１に接続されており、各機能ブロ
ックは中央演算装置１１を介して制御されている。
４、ＵＡＲＴ１５等の機能ブロックはデータバス１６に
よって中央演算回路１１に接続されており、各機能ブロ
ックは中央演算装置１１を介して制御されている。
【０００５】また、マイクロコンピュータにはプログラ
ム用ＥＥＰＲＯＭ４およびマスクＲＯＭ１２等の内部Ｒ
ＯＭに含まれるプログラムをロードして動作するシング
ルチップモードや、ポート端子２６が外部のメモリにつ
ながるアドレスバス、データバスとなり、外部のメモリ
よりプログラムをロードして動作するマイクロプロセッ
サモードなど複数のモードをもっており、それぞれリセ
ットを解除する際にＣＮＶＳＳ端子２１の電位をラッチ
してそれぞれのモードに分岐する。
ム用ＥＥＰＲＯＭ４およびマスクＲＯＭ１２等の内部Ｒ
ＯＭに含まれるプログラムをロードして動作するシング
ルチップモードや、ポート端子２６が外部のメモリにつ
ながるアドレスバス、データバスとなり、外部のメモリ
よりプログラムをロードして動作するマイクロプロセッ
サモードなど複数のモードをもっており、それぞれリセ
ットを解除する際にＣＮＶＳＳ端子２１の電位をラッチ
してそれぞれのモードに分岐する。
【０００６】例えば、リセット解除時、ＣＮＶＳＳ端子
２１の電位が０Ｖの場合、シングルチップモード、５Ｖ
の場合はマイクロプロセッサモードにエントリされる。
また、リセット解除時にＣＮＶＳＳ端子２１よりスター
トビット＋モードビット５ビットをシリアル入力するこ
とで、その入力信号をシリアルインシフトレジスタ９で
ラッチしモードビットデコード回路１０によりデコード
し、その結果より、各モードにエントリすることもでき
る。
２１の電位が０Ｖの場合、シングルチップモード、５Ｖ
の場合はマイクロプロセッサモードにエントリされる。
また、リセット解除時にＣＮＶＳＳ端子２１よりスター
トビット＋モードビット５ビットをシリアル入力するこ
とで、その入力信号をシリアルインシフトレジスタ９で
ラッチしモードビットデコード回路１０によりデコード
し、その結果より、各モードにエントリすることもでき
る。
【０００７】次に、シリアル入力のモードエントリーの
動作について、図８を用いて説明する。図８は従来のマ
イクロコンピュータのモードエントリタイミング図であ
る。図８に示すように、リセット端子２５が０Ｖの時の
ＣＮＶＳＳ端子２１の入力レベルによって、仮モードが
決定される。そして、リセット端子２５の立ち上がり時
にラッチされ暫定的にその動作モードで動作する。リセ
ット解除後、Ｘｉｎ４サイクルをカウント後、スタート
ビット待ち状態に入る。この後、“１０ｂ”というスタ
ートビットを検出するとシリアル受信を開始する。スタ
ートビット検出後、５ビットのデータをシリアルで受信
する。そして、受信結果を次のクロックの立ち下がりで
シリアルインシフトレジスタ９に書き込む。
動作について、図８を用いて説明する。図８は従来のマ
イクロコンピュータのモードエントリタイミング図であ
る。図８に示すように、リセット端子２５が０Ｖの時の
ＣＮＶＳＳ端子２１の入力レベルによって、仮モードが
決定される。そして、リセット端子２５の立ち上がり時
にラッチされ暫定的にその動作モードで動作する。リセ
ット解除後、Ｘｉｎ４サイクルをカウント後、スタート
ビット待ち状態に入る。この後、“１０ｂ”というスタ
ートビットを検出するとシリアル受信を開始する。スタ
ートビット検出後、５ビットのデータをシリアルで受信
する。そして、受信結果を次のクロックの立ち下がりで
シリアルインシフトレジスタ９に書き込む。
【０００８】なお、スタートビットを検出せず、１６サ
イクル目までにシリアル受信が完了しなかった場合に
は、リセット解除時に設定された仮モードが正式に決定
される。
イクル目までにシリアル受信が完了しなかった場合に
は、リセット解除時に設定された仮モードが正式に決定
される。
【０００９】ここでは、シリアルインシフトレジスタ９
の５ビットのモードビットをモードビットデコード回路
１０でデコードし、各モードを決定している。例えば、
５ビットともオール“０”の場合は、シングルチップモ
ード、オール“Ｈ”の場合はマイクロプロセッサモード
である。
の５ビットのモードビットをモードビットデコード回路
１０でデコードし、各モードを決定している。例えば、
５ビットともオール“０”の場合は、シングルチップモ
ード、オール“Ｈ”の場合はマイクロプロセッサモード
である。
【００１０】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、シリアルイ
ンでのモードエントリはユーザ非公開ではあるが、モー
ドの中には、外部端子より内部メモリ（データ用ＥＥＰ
ＲＯＭ３、プログラム用ＥＥＰＲＯＭ４、マスクＲＯＭ
１２）をアクセスできるモードがあり、例えば、データ
用ＥＥＰＲＯＭ３やプログラム用ＥＥＰＲＯＭ４に書か
れている金額データやプログラムが改ざんされるおそれ
があるという課題があった。
ュータは以上のように構成されているので、シリアルイ
ンでのモードエントリはユーザ非公開ではあるが、モー
ドの中には、外部端子より内部メモリ（データ用ＥＥＰ
ＲＯＭ３、プログラム用ＥＥＰＲＯＭ４、マスクＲＯＭ
１２）をアクセスできるモードがあり、例えば、データ
用ＥＥＰＲＯＭ３やプログラム用ＥＥＰＲＯＭ４に書か
れている金額データやプログラムが改ざんされるおそれ
があるという課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、データ用ＥＥＰＲＯＭやプログラ
ム用ＥＥＰＲＯＭ、マスクＲＯＭ等の不揮発性メモリに
書き込まれているデータやプログラムの改ざんを防止で
きるマイクロコンピュータを得ることを目的とする。
めになされたもので、データ用ＥＥＰＲＯＭやプログラ
ム用ＥＥＰＲＯＭ、マスクＲＯＭ等の不揮発性メモリに
書き込まれているデータやプログラムの改ざんを防止で
きるマイクロコンピュータを得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、書き換え可能な不揮発性メモリを有し
その指定された領域にはロックコードが書かれており、
不揮発性メモリと接続しロックコードを読み出しこれを
デコードする第１のデコード回路と、その出力により外
部入力したモードビットに所定の演算処理を行うロジッ
ク回路と、その出力を受けて演算処理されたモードビッ
トをデコードしその結果を機能ブロックに送出する第２
のデコード回路とを備えたものである。
コンピュータは、書き換え可能な不揮発性メモリを有し
その指定された領域にはロックコードが書かれており、
不揮発性メモリと接続しロックコードを読み出しこれを
デコードする第１のデコード回路と、その出力により外
部入力したモードビットに所定の演算処理を行うロジッ
ク回路と、その出力を受けて演算処理されたモードビッ
トをデコードしその結果を機能ブロックに送出する第２
のデコード回路とを備えたものである。
【００１３】この発明に係るマイクロコンピュータは、
ロジック回路がＡＮＤ回路により構成されるものであ
る。
ロジック回路がＡＮＤ回路により構成されるものであ
る。
【００１４】この発明に係るマイクロコンピュータは、
書き換え可能な不揮発性メモリを含む内部メモリを有
し、不揮発性メモリにおける指定された領域にはメモリ
マップを選択するためのマップ選択コードが書かれてお
り、不揮発性メモリと接続されマップ選択コードを読み
出しこれをデコードする第１のデコード回路と、アドレ
スバスの所定ビットを用いてデコードしチップセレクト
信号を出力するアドレスデコーダと、第１のデコード回
路の出力とアドレスデコーダの出力を受けてメモリマッ
プを選択し不揮発性メモリを含む内部メモリに対してそ
の結果を送出するセレクタ回路とを備えたものである。
書き換え可能な不揮発性メモリを含む内部メモリを有
し、不揮発性メモリにおける指定された領域にはメモリ
マップを選択するためのマップ選択コードが書かれてお
り、不揮発性メモリと接続されマップ選択コードを読み
出しこれをデコードする第１のデコード回路と、アドレ
スバスの所定ビットを用いてデコードしチップセレクト
信号を出力するアドレスデコーダと、第１のデコード回
路の出力とアドレスデコーダの出力を受けてメモリマッ
プを選択し不揮発性メモリを含む内部メモリに対してそ
の結果を送出するセレクタ回路とを備えたものである。
【００１５】この発明に係るマイクロコンピュータは、
内部メモリにはマスクＲＯＭが含まれるものである。
内部メモリにはマスクＲＯＭが含まれるものである。
【００１６】この発明に係るマイクロコンピュータは、
書き換え可能な不揮発性メモリが含まれ、その指定され
た領域には外部端子の機能を選択するための機能選択コ
ードが書かれており、不揮発性メモリと接続され機能選
択コードを読み出しこれをデコードする第１のデコード
回路と、この出力を受けて外部端子の機能を選択するセ
レクタ回路とを備えたものである。
書き換え可能な不揮発性メモリが含まれ、その指定され
た領域には外部端子の機能を選択するための機能選択コ
ードが書かれており、不揮発性メモリと接続され機能選
択コードを読み出しこれをデコードする第１のデコード
回路と、この出力を受けて外部端子の機能を選択するセ
レクタ回路とを備えたものである。
【００１７】この発明に係るマイクロコンピュータは、
書き換え可能な不揮発性メモリが含まれ、その指定され
た領域にはコマンドを制限する制限コードが書かれてお
り、不揮発性メモリと接続し制限コードを読み出しこれ
をデコードする第１のデコード回路と、これからの出力
により使用するコマンドを制限する第２のデコード回路
とを備えたものである。
書き換え可能な不揮発性メモリが含まれ、その指定され
た領域にはコマンドを制限する制限コードが書かれてお
り、不揮発性メモリと接続し制限コードを読み出しこれ
をデコードする第１のデコード回路と、これからの出力
により使用するコマンドを制限する第２のデコード回路
とを備えたものである。
【００１８】この発明に係るマイクロコンピュータは、
書き換え可能な不揮発性メモリが含まれ、電源電圧を監
視する定電圧回路と、これからの出力により外部入力し
たモードビットに所定の演算処理を行うロジック回路
と、これの出力を受けて演算処理されたモードビットを
デコードし機能ブロックにその結果を送出するデコード
回路とを備えたものである。
書き換え可能な不揮発性メモリが含まれ、電源電圧を監
視する定電圧回路と、これからの出力により外部入力し
たモードビットに所定の演算処理を行うロジック回路
と、これの出力を受けて演算処理されたモードビットを
デコードし機能ブロックにその結果を送出するデコード
回路とを備えたものである。
【００１９】この発明に係るマイクロコンピュータは、
書き換え可能な不揮発性メモリがデータ用メモリとプロ
グラム用メモリとから成るものである。
書き換え可能な不揮発性メモリがデータ用メモリとプロ
グラム用メモリとから成るものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示すブロック図であり、図
において、１はロックコードデコード回路（第１のデコ
ード回路）、２はロジック回路（ＡＮＤ回路）、３，４
は電気的に書き込み／消去ができる不揮発性メモリであ
り、主として、３がユーザデータを格納するデータ用Ｅ
ＥＰＲＯＭ（書き換え可能な不揮発性メモリ、内部メモ
リ、メモリ）で、４がユーザのプログラムを格納するプ
ログラム用ＥＥＰＲＯＭ（書き換え可能な不揮発性メモ
リ、内部メモリ、メモリ）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示すブロック図であり、図
において、１はロックコードデコード回路（第１のデコ
ード回路）、２はロジック回路（ＡＮＤ回路）、３，４
は電気的に書き込み／消去ができる不揮発性メモリであ
り、主として、３がユーザデータを格納するデータ用Ｅ
ＥＰＲＯＭ（書き換え可能な不揮発性メモリ、内部メモ
リ、メモリ）で、４がユーザのプログラムを格納するプ
ログラム用ＥＥＰＲＯＭ（書き換え可能な不揮発性メモ
リ、内部メモリ、メモリ）である。
【００２１】また、９はシリアルインシフトレジスタ、
１０はモードビットデコード回路（第２のデコード回
路）、１１は中央演算装置（ＣＰＵ）、１２はプログラ
ム等を格納しているマスクＲＯＭ（内部メモリ、メモ
リ）、１３はデータを一時的に格納するＲＡＭ（メモ
リ）、１４はタイマ、１５はシリアルＩ／Ｏを介して外
部とデータ通信するＵＡＲＴ、１６はデータバス、１７
は原クロックを指定の分周率に分周するクロック発生回
路、１８は原クロックを発生させる発振回路、１９は外
部とデータのやり取りに使用されるポート、２１はＣＮ
ＶＳＳ端子、２３は電源端子（Ｖｃｃ）、２４はグラン
ド（ＧＮＤ）、２５はリセット端子、２６はポート端子
（ＰＯＲＴ）である。
１０はモードビットデコード回路（第２のデコード回
路）、１１は中央演算装置（ＣＰＵ）、１２はプログラ
ム等を格納しているマスクＲＯＭ（内部メモリ、メモ
リ）、１３はデータを一時的に格納するＲＡＭ（メモ
リ）、１４はタイマ、１５はシリアルＩ／Ｏを介して外
部とデータ通信するＵＡＲＴ、１６はデータバス、１７
は原クロックを指定の分周率に分周するクロック発生回
路、１８は原クロックを発生させる発振回路、１９は外
部とデータのやり取りに使用されるポート、２１はＣＮ
ＶＳＳ端子、２３は電源端子（Ｖｃｃ）、２４はグラン
ド（ＧＮＤ）、２５はリセット端子、２６はポート端子
（ＰＯＲＴ）である。
【００２２】なお、内部メモリ、タイマ１４、ＵＡＲＴ
１５等の機能ブロックはデータバス１６によって中央演
算回路１１に接続されており、各機能ブロックは中央演
算回路１１を介して制御されている。
１５等の機能ブロックはデータバス１６によって中央演
算回路１１に接続されており、各機能ブロックは中央演
算回路１１を介して制御されている。
【００２３】このようなマイクロコンピュータは、内部
ＲＯＭのプログラムをロードして動作するシングルチッ
プモードや、ポート端子２６が外部のメモリにつながる
アドレスバス、データバスとなり、外部のメモリよりプ
ログラムをロードして動作するマイクロプロセッサモー
ドなど複数のモードをもっており、それぞれリセットを
解除する際にＣＮＶＳＳ端子２１の電位をラッチしてそ
れぞれのモードに分岐する。モードの具体例は従来技術
の説明を参照されたい。
ＲＯＭのプログラムをロードして動作するシングルチッ
プモードや、ポート端子２６が外部のメモリにつながる
アドレスバス、データバスとなり、外部のメモリよりプ
ログラムをロードして動作するマイクロプロセッサモー
ドなど複数のモードをもっており、それぞれリセットを
解除する際にＣＮＶＳＳ端子２１の電位をラッチしてそ
れぞれのモードに分岐する。モードの具体例は従来技術
の説明を参照されたい。
【００２４】この発明の実施の形態１によるマイクロコ
ンピュータは、ロックコードデコード回路１とロックコ
ードデコード回路１の出力によりシリアルインシフトレ
ジスタ９のモードビットをマスクするロジック回路（Ａ
ＮＤ回路）２を設けた点に特徴がある。
ンピュータは、ロックコードデコード回路１とロックコ
ードデコード回路１の出力によりシリアルインシフトレ
ジスタ９のモードビットをマスクするロジック回路（Ａ
ＮＤ回路）２を設けた点に特徴がある。
【００２５】次に動作について説明する。データ用ＥＥ
ＰＲＯＭ３のある指定された領域１バイト（例えば最上
位の１バイト）にロックコード、例えば、１６進数によ
り８Ｄｈを書くことにより、どのモードでエントリーさ
れても必ずロックコードで指定されたモードでしか動作
できないようにした。これを図２を用いて詳細に説明す
る。
ＰＲＯＭ３のある指定された領域１バイト（例えば最上
位の１バイト）にロックコード、例えば、１６進数によ
り８Ｄｈを書くことにより、どのモードでエントリーさ
れても必ずロックコードで指定されたモードでしか動作
できないようにした。これを図２を用いて詳細に説明す
る。
【００２６】図２はこの発明の実施の形態１によるマイ
コンのモードビットデコーダ部を示した図であり、モー
ドビットの５ビットをデコードする際、モードビットデ
コード回路１０の直前にロジック回路（ＡＮＤ回路）２
を設ける。このロジック回路２はロックコードデコード
回路１からの出力でモードビット５ビットをマスクでき
るような回路になっている。
コンのモードビットデコーダ部を示した図であり、モー
ドビットの５ビットをデコードする際、モードビットデ
コード回路１０の直前にロジック回路（ＡＮＤ回路）２
を設ける。このロジック回路２はロックコードデコード
回路１からの出力でモードビット５ビットをマスクでき
るような回路になっている。
【００２７】例えば、データ用ＥＥＰＲＯＭ３の最上位
１バイトにロックコード８Ｄｈを書く。この８Ｄｈと
は、シングルチップ以外禁止というロックコードとす
る。リセット解除後、そのデータ用ＥＥＰＲＯＭ３の１
バイトを読み出し、ロックコードデコード回路１にてデ
コードする。その結果、８Ｄｈが書かれていればシング
ルチップモード以外禁止なので、ロックコードデコード
回路１からは“Ｌ”レベルを出力する。
１バイトにロックコード８Ｄｈを書く。この８Ｄｈと
は、シングルチップ以外禁止というロックコードとす
る。リセット解除後、そのデータ用ＥＥＰＲＯＭ３の１
バイトを読み出し、ロックコードデコード回路１にてデ
コードする。その結果、８Ｄｈが書かれていればシング
ルチップモード以外禁止なので、ロックコードデコード
回路１からは“Ｌ”レベルを出力する。
【００２８】一方、ロックコードデコード回路１から
“Ｌ”レベルが入力されると、ロジック回路２の出力は
“Ｌ”レベルに強制的に固定されてしまうため、モード
ビットデコード回路１０の入力が固定されることにな
る。よって指定されたシングルチップモードに固定され
ることになる。
“Ｌ”レベルが入力されると、ロジック回路２の出力は
“Ｌ”レベルに強制的に固定されてしまうため、モード
ビットデコード回路１０の入力が固定されることにな
る。よって指定されたシングルチップモードに固定され
ることになる。
【００２９】すなわち、シリアルインによりモードビッ
ト５ビットがそれぞれの値に決まろうとも、データ用Ｅ
ＥＰＲＯＭ３の最上位１バイトにロックコードを書き込
めば、動作モードを固定することができる。
ト５ビットがそれぞれの値に決まろうとも、データ用Ｅ
ＥＰＲＯＭ３の最上位１バイトにロックコードを書き込
めば、動作モードを固定することができる。
【００３０】以上のように、この実施の形態１によれ
ば、出荷前にロックコードをデータＥＥＰＲＯＭ３に書
き込んでおけば、出荷後にユーザにより自由にエントリ
はできなくなり、外部端子より内部メモリに書かれてい
るデータ、例えば、データ用ＥＥＰＲＯＭ３やプログラ
ム用ＥＥＰＲＯＭ４に書かれている金額データやプログ
ラムにアクセスされる危険性はなくなるという効果が得
られる。
ば、出荷前にロックコードをデータＥＥＰＲＯＭ３に書
き込んでおけば、出荷後にユーザにより自由にエントリ
はできなくなり、外部端子より内部メモリに書かれてい
るデータ、例えば、データ用ＥＥＰＲＯＭ３やプログラ
ム用ＥＥＰＲＯＭ４に書かれている金額データやプログ
ラムにアクセスされる危険性はなくなるという効果が得
られる。
【００３１】実施の形態２．図３および図４はそれぞ
れ、この発明の実施の形態２によるマイクロコンピュー
タのメモリマップを示した図と、そのアドレスデコーダ
部を示した図であり、図において、５はセレクタ回路、
５ａ，５ｂ，５ｃはＡＮＤ回路、２０はアドレスデコー
ダである。
れ、この発明の実施の形態２によるマイクロコンピュー
タのメモリマップを示した図と、そのアドレスデコーダ
部を示した図であり、図において、５はセレクタ回路、
５ａ，５ｂ，５ｃはＡＮＤ回路、２０はアドレスデコー
ダである。
【００３２】この実施の形態２よるマイクロコンピュー
タは、ロックコードデコード回路１の出力により、２つ
のメモリ空間から１つのメモリ空間を選択できるように
セレクタ回路５を設けた点に特徴がある。なお、ロック
デコード回路１は上記実施の形態１のそれと同等のもの
である。
タは、ロックコードデコード回路１の出力により、２つ
のメモリ空間から１つのメモリ空間を選択できるように
セレクタ回路５を設けた点に特徴がある。なお、ロック
デコード回路１は上記実施の形態１のそれと同等のもの
である。
【００３３】次に動作について説明する。データ用ＥＥ
ＰＲＯＭ３のある指定された領域１バイト（例えば、最
上位−１の１バイト）にメモリマップ選択コードを書く
ことにより、図３に示すメモリマップ（Ａ）（Ｂ）を選
択できるようにした。これを図４を用いて詳細に説明す
る。
ＰＲＯＭ３のある指定された領域１バイト（例えば、最
上位−１の１バイト）にメモリマップ選択コードを書く
ことにより、図３に示すメモリマップ（Ａ）（Ｂ）を選
択できるようにした。これを図４を用いて詳細に説明す
る。
【００３４】アドレスデコーダ２０はアドレスバス２０
ビットを用いてデコードし、Ｅ００００ｈ〜ＥＦＦＦＦ
ｈの時“Ｌ”レベルとなるチップセレクト信号と、Ｆ０
０００ｈ〜ＦＦＦＦＦｈの時“Ｌ”レベルとなるチップ
セレクト信号を出力する。もちろん、他の領域、例えば
４００ｈ〜１ＦＦＦｈのＲＡＭ領域で“Ｌ”レベルとな
るチップセレクト信号などもある。
ビットを用いてデコードし、Ｅ００００ｈ〜ＥＦＦＦＦ
ｈの時“Ｌ”レベルとなるチップセレクト信号と、Ｆ０
０００ｈ〜ＦＦＦＦＦｈの時“Ｌ”レベルとなるチップ
セレクト信号を出力する。もちろん、他の領域、例えば
４００ｈ〜１ＦＦＦｈのＲＡＭ領域で“Ｌ”レベルとな
るチップセレクト信号などもある。
【００３５】データ用ＥＥＰＲＯＭ３の（最上位−１）
の１バイトにメモリマップ選択コード、例えば図３の
（Ａ）のメモリマップを選択する場合はＥ０ｈ、（Ｂ）
のメモリマップを選択する場合はＥ０ｈ以外を書く。仮
にここではＥ０ｈを書くとする。
の１バイトにメモリマップ選択コード、例えば図３の
（Ａ）のメモリマップを選択する場合はＥ０ｈ、（Ｂ）
のメモリマップを選択する場合はＥ０ｈ以外を書く。仮
にここではＥ０ｈを書くとする。
【００３６】リセット解除後、そのデータ用ＥＥＰＲＯ
Ｍ３の１バイトを読み出し、ロックコードデコード回路
１にてデコードする。その結果、Ｅ０ｈが書かれている
ので、ロックコードデコード回路１は“Ｈ”レベルを出
力する。ロックコードデコード回路１が“Ｈ”レベルを
出力することによりセレクタ５のＡＮＤ回路５ａの出力
は“Ｌ”レベルに固定され、プログラムＥＥＰＲＯＭ４
の選択信号にはＥ００００ｈ〜ＥＦＦＦＦｈのチップセ
レクト信号が接続される。そして、マスクＲＯＭ１２の
選択信号にはＦ００００ｈ〜ＦＦＦＦＦｈのチップセレ
クト信号が接続される。その結果、図３のメモリマップ
（Ａ）のように各メモリがマッピングされる。
Ｍ３の１バイトを読み出し、ロックコードデコード回路
１にてデコードする。その結果、Ｅ０ｈが書かれている
ので、ロックコードデコード回路１は“Ｈ”レベルを出
力する。ロックコードデコード回路１が“Ｈ”レベルを
出力することによりセレクタ５のＡＮＤ回路５ａの出力
は“Ｌ”レベルに固定され、プログラムＥＥＰＲＯＭ４
の選択信号にはＥ００００ｈ〜ＥＦＦＦＦｈのチップセ
レクト信号が接続される。そして、マスクＲＯＭ１２の
選択信号にはＦ００００ｈ〜ＦＦＦＦＦｈのチップセレ
クト信号が接続される。その結果、図３のメモリマップ
（Ａ）のように各メモリがマッピングされる。
【００３７】同様に、データ用ＥＥＰＲＯＭ３の（最上
位−１）の１バイトにＥ０ｈ以外を書くと、ロックコー
ドデコード回路１からは“Ｌ”レベルが出力され、今度
はＡＮＤ回路５ｂの出力が“Ｌ”レベルに固定され、ま
たＡＮＤ回路５ｃの出力も固定されてしまう。その結
果、図３のメモリマップ（Ｂ）のように各メモリがマッ
ピングされる。
位−１）の１バイトにＥ０ｈ以外を書くと、ロックコー
ドデコード回路１からは“Ｌ”レベルが出力され、今度
はＡＮＤ回路５ｂの出力が“Ｌ”レベルに固定され、ま
たＡＮＤ回路５ｃの出力も固定されてしまう。その結
果、図３のメモリマップ（Ｂ）のように各メモリがマッ
ピングされる。
【００３８】以上のように、この実施の形態２によれ
ば、例えばマスクＲＯＭ１２にテスト用プログラムを書
いておき、テストではマスクＲＯＭ１２よりブートしテ
ストする。そして出荷する際はメモリマップ選択コード
を書き、マスクＲＯＭ１２をユーザから見えなくするこ
とができ、テスト内容のセキュリティを保つことができ
る効果が得られる。また、マスクＲＯＭ１２のプログラ
ムにバグがあった場合、プログラム用ＥＥＰＲＯＭ４に
書かれたプログラムに置き換えることができる利点があ
る。また、上記実施の形態１の回路構成と組み合わせる
ことにより、マイクロプロセッサモードでは図３のメモ
リマップ（Ｃ）に固定すれば、プログラム領域を改ざん
されることはない。
ば、例えばマスクＲＯＭ１２にテスト用プログラムを書
いておき、テストではマスクＲＯＭ１２よりブートしテ
ストする。そして出荷する際はメモリマップ選択コード
を書き、マスクＲＯＭ１２をユーザから見えなくするこ
とができ、テスト内容のセキュリティを保つことができ
る効果が得られる。また、マスクＲＯＭ１２のプログラ
ムにバグがあった場合、プログラム用ＥＥＰＲＯＭ４に
書かれたプログラムに置き換えることができる利点があ
る。また、上記実施の形態１の回路構成と組み合わせる
ことにより、マイクロプロセッサモードでは図３のメモ
リマップ（Ｃ）に固定すれば、プログラム領域を改ざん
されることはない。
【００３９】実施の形態３．図５はこの発明の実施の形
態３によるマイクロコンピュータの外部端子を示した図
である。図において、１はロックコードデコード回路、
６はセレクタ回路、６ａ，６ｂはＡＮＤ回路であり、そ
の他の構成は上記実施の形態１と同様だからその説明は
省略する。
態３によるマイクロコンピュータの外部端子を示した図
である。図において、１はロックコードデコード回路、
６はセレクタ回路、６ａ，６ｂはＡＮＤ回路であり、そ
の他の構成は上記実施の形態１と同様だからその説明は
省略する。
【００４０】この実施の形態３よるマイクロコンピュー
タは、上記実施の形態１で述べた回路構成に加えて、ロ
ックコードデコード回路１の出力により、外部端子の機
能を選択できるようにセレクタ回路６を設けた点に特徴
がある。
タは、上記実施の形態１で述べた回路構成に加えて、ロ
ックコードデコード回路１の出力により、外部端子の機
能を選択できるようにセレクタ回路６を設けた点に特徴
がある。
【００４１】データ用ＥＥＰＲＯＭ３のある指定された
領域１バイト（例えば、最上位−２の１バイト）にある
コードを、例えばＣ０ｈと書くことにより、外部端子の
機能を選択できるようにした。例えば、ある外部入力端
子をテスト時はタイマの入力信号、製品ではＵＡＲＴ１
５の入力信号と１つの入力端子を兼用している場合、こ
のコードＣ０ｈを書くことにより、テスト時の入力信号
としての機能を不能にできる。
領域１バイト（例えば、最上位−２の１バイト）にある
コードを、例えばＣ０ｈと書くことにより、外部端子の
機能を選択できるようにした。例えば、ある外部入力端
子をテスト時はタイマの入力信号、製品ではＵＡＲＴ１
５の入力信号と１つの入力端子を兼用している場合、こ
のコードＣ０ｈを書くことにより、テスト時の入力信号
としての機能を不能にできる。
【００４２】次に動作について説明する。図５を用いて
説明すると、まずデータ用ＥＥＰＲＯＭ３の（最上位−
２）の１バイトにＣ０ｈを書く。リセット解除後に、そ
のデータ用ＥＥＰＲＯＭ３の１バイトを読み出し、ロッ
クコードデコード回路１にてデコードする。その結果、
Ｃ０ｈが書かれていれば、ロックコードデコード回路１
は“Ｈ”レベルを出力する。ロックコードデコード回路
１が“Ｈ”レベルを出力することによりセレクタ回路６
のＡＮＤ回路６ａの出力は“Ｌ”レベルに固定され、Ｕ
ＡＲＴ１５への入力は“Ｌ”レベル固定となり、外部端
子はタイマの入力端子となる。
説明すると、まずデータ用ＥＥＰＲＯＭ３の（最上位−
２）の１バイトにＣ０ｈを書く。リセット解除後に、そ
のデータ用ＥＥＰＲＯＭ３の１バイトを読み出し、ロッ
クコードデコード回路１にてデコードする。その結果、
Ｃ０ｈが書かれていれば、ロックコードデコード回路１
は“Ｈ”レベルを出力する。ロックコードデコード回路
１が“Ｈ”レベルを出力することによりセレクタ回路６
のＡＮＤ回路６ａの出力は“Ｌ”レベルに固定され、Ｕ
ＡＲＴ１５への入力は“Ｌ”レベル固定となり、外部端
子はタイマの入力端子となる。
【００４３】同様に、データ用ＥＥＰＲＯＭ３の（最上
位−２）の１バイトにＣ０ｈ以外を書くと、ロックコー
ドデコード回路１からは“Ｌ”レベルが出力され、ＡＮ
Ｄ回路６ｂの出力が“Ｌ”レベル固定となる。よって、
外部端子はＵＡＲＴ１５の入力信号となる。
位−２）の１バイトにＣ０ｈ以外を書くと、ロックコー
ドデコード回路１からは“Ｌ”レベルが出力され、ＡＮ
Ｄ回路６ｂの出力が“Ｌ”レベル固定となる。よって、
外部端子はＵＡＲＴ１５の入力信号となる。
【００４４】以上のように、この実施の形態によれば、
データ用ＥＥＰＲＯＭ３の領域１バイトにあるコードを
書くことにより、外部端子の機能を限定する効果が得ら
れる。
データ用ＥＥＰＲＯＭ３の領域１バイトにあるコードを
書くことにより、外部端子の機能を限定する効果が得ら
れる。
【００４５】実施の形態４．この発明の実施の形態４に
よれば、例えば上記実施の形態１の回路構成において、
データ用ＥＥＰＲＯＭ３のある指定された領域１バイト
（例えば、最上位−３の１バイト）にあるコード、例え
ばＢ０ｈを書くことにより、使用できるコマンドを制限
する点に特徴がある。
よれば、例えば上記実施の形態１の回路構成において、
データ用ＥＥＰＲＯＭ３のある指定された領域１バイト
（例えば、最上位−３の１バイト）にあるコード、例え
ばＢ０ｈを書くことにより、使用できるコマンドを制限
する点に特徴がある。
【００４６】例えば、プログラムを格納しているプログ
ラム用ＥＥＰＲＯＭ４に関してのコマンド、書き込みコ
マンド、消去コマンドを、出荷時にこのコードＢ０ｈを
書くことにより使用できなくする。これにより、ユーザ
による誤書き込みや意図的な書き換えを防止することが
できる。
ラム用ＥＥＰＲＯＭ４に関してのコマンド、書き込みコ
マンド、消去コマンドを、出荷時にこのコードＢ０ｈを
書くことにより使用できなくする。これにより、ユーザ
による誤書き込みや意図的な書き換えを防止することが
できる。
【００４７】実施の形態５．図６はこの発明の実施の形
態５によるマイクロコンピュータの構成を示すブロック
図であり、図において、７は定電圧回路、８はロジック
回路（ＡＮＤ回路）であり、その他の構成は図７の従来
技術と同様だからその説明は省略する。
態５によるマイクロコンピュータの構成を示すブロック
図であり、図において、７は定電圧回路、８はロジック
回路（ＡＮＤ回路）であり、その他の構成は図７の従来
技術と同様だからその説明は省略する。
【００４８】この実施の形態５によれば、電源電圧（Ｖ
ｃｃ）を監視する定電圧回路７と、この出力によりシリ
アルシフトインレジスタ９のモードビットをマスクする
ロジック回路８を設けた点に特徴がある。
ｃｃ）を監視する定電圧回路７と、この出力によりシリ
アルシフトインレジスタ９のモードビットをマスクする
ロジック回路８を設けた点に特徴がある。
【００４９】この定電圧回路７は電源電圧を監視してお
り、電源電圧が不十分なとき（例えば、３Ｖ以下）は、
定電圧回路７からは“Ｌ”レベルが出力されるようにな
っている。そして、モードビットの５ビットをデコード
する際、モードビットデコード回路１０の直前にロジッ
ク回路８を設けており、ロジック回路８は定電圧回路７
からの出力でモードビット５ビットをマスクできるよう
な回路となっている。
り、電源電圧が不十分なとき（例えば、３Ｖ以下）は、
定電圧回路７からは“Ｌ”レベルが出力されるようにな
っている。そして、モードビットの５ビットをデコード
する際、モードビットデコード回路１０の直前にロジッ
ク回路８を設けており、ロジック回路８は定電圧回路７
からの出力でモードビット５ビットをマスクできるよう
な回路となっている。
【００５０】次に動作について説明する。低い電圧、例
えば３Ｖ以下で回路動作をさせようとすると、定電圧回
路７からは“Ｌ”レベルが出力される。ロジック回路８
に定電圧回路７から“Ｌ”レベルが入力されると、ロジ
ック回路８からの出力は“Ｌ”レベルに強制的に固定さ
れてしまうため、モードビットデコード回路１０の入力
が固定されることになる。よって、低い電圧３Ｖ以下で
動作させようとすると、あるモードに固定されることに
なる。
えば３Ｖ以下で回路動作をさせようとすると、定電圧回
路７からは“Ｌ”レベルが出力される。ロジック回路８
に定電圧回路７から“Ｌ”レベルが入力されると、ロジ
ック回路８からの出力は“Ｌ”レベルに強制的に固定さ
れてしまうため、モードビットデコード回路１０の入力
が固定されることになる。よって、低い電圧３Ｖ以下で
動作させようとすると、あるモードに固定されることに
なる。
【００５１】以上のように、上記実施の形態１〜４で
は、データ用ＥＥＰＲＯＭ３内にあるロックコードを書
いていても、電源電圧（Ｖｃｃ）が不十分で当該ＥＥＰ
ＲＯＭ３の読み出し動作が不安定になった場合、読み出
しデータが化ける可能性がある。そうすると、正常にロ
ックコードをデコードできず、モードがロックされない
場合があるが、この実施の形態５によれば、動作不安定
域の電源電圧であればロックすることができるため、上
記のような不具合を防止できる効果が得られる。なお、
上記実施の形態では、書き換え可能な不揮発性メモリと
してＥＥＰＲＯＭを用いて説明したが、代わりにフラッ
シュメモリ、他のＥＰＲＯＭを用いることもできる。
は、データ用ＥＥＰＲＯＭ３内にあるロックコードを書
いていても、電源電圧（Ｖｃｃ）が不十分で当該ＥＥＰ
ＲＯＭ３の読み出し動作が不安定になった場合、読み出
しデータが化ける可能性がある。そうすると、正常にロ
ックコードをデコードできず、モードがロックされない
場合があるが、この実施の形態５によれば、動作不安定
域の電源電圧であればロックすることができるため、上
記のような不具合を防止できる効果が得られる。なお、
上記実施の形態では、書き換え可能な不揮発性メモリと
してＥＥＰＲＯＭを用いて説明したが、代わりにフラッ
シュメモリ、他のＥＰＲＯＭを用いることもできる。
【００５２】
【発明の効果】以上のように、この発明によれば、書き
換え可能な不揮発性メモリを有しその指定された領域に
はロックコードが書かれており、不揮発性メモリと接続
しロックコードを読み出しこれをデコードする第１のデ
コード回路と、その出力により外部入力したモードビッ
トに所定の演算処理を行うロジック回路と、その出力を
受けて演算処理されたモードビットをデコードしその結
果を機能ブロックに送出する第２のデコード回路とを備
えてマイクロコンピュータを構成したので、予め書き換
え可能な不揮発性メモリの指定領域に書かれてあるロッ
クコードにより、例えばロジック回路にＡＮＤ回路を用
いれば、当該ロジック回路からの演算処理後の出力を固
定することができるので、マイクロコンピュータの動作
モードを限定することができ、これにより書き換え可能
な不揮発性メモリに含まれるデータやプログラムの改ざ
んを防止し、セキュリティを向上できる効果がある。
換え可能な不揮発性メモリを有しその指定された領域に
はロックコードが書かれており、不揮発性メモリと接続
しロックコードを読み出しこれをデコードする第１のデ
コード回路と、その出力により外部入力したモードビッ
トに所定の演算処理を行うロジック回路と、その出力を
受けて演算処理されたモードビットをデコードしその結
果を機能ブロックに送出する第２のデコード回路とを備
えてマイクロコンピュータを構成したので、予め書き換
え可能な不揮発性メモリの指定領域に書かれてあるロッ
クコードにより、例えばロジック回路にＡＮＤ回路を用
いれば、当該ロジック回路からの演算処理後の出力を固
定することができるので、マイクロコンピュータの動作
モードを限定することができ、これにより書き換え可能
な不揮発性メモリに含まれるデータやプログラムの改ざ
んを防止し、セキュリティを向上できる効果がある。
【００５３】この発明によれば、ロジック回路がＡＮＤ
回路により構成されるので、当該ロジック回路からの出
力を固定することができ、上記のように、マイクロコン
ピュータの動作モードを限定し、書き換え可能な不揮発
性メモリに含まれるデータやプログラムの改ざんを防止
し、セキュリティを向上できる効果がある。
回路により構成されるので、当該ロジック回路からの出
力を固定することができ、上記のように、マイクロコン
ピュータの動作モードを限定し、書き換え可能な不揮発
性メモリに含まれるデータやプログラムの改ざんを防止
し、セキュリティを向上できる効果がある。
【００５４】この発明によれば、書き換え可能な不揮発
性メモリを含む内部メモリを有し、不揮発性メモリにお
ける指定された領域にはメモリマップを選択するための
マップ選択コードが書かれており、不揮発性メモリと接
続されマップ選択コードを読み出しこれをデコードする
第１のデコード回路と、アドレスバスの所定ビットを用
いてデコードしチップセレクト信号を出力するアドレス
デコーダと、第１のデコード回路の出力とアドレスデコ
ーダの出力を受けてメモリマップを選択し不揮発性メモ
リを含む内部メモリに対してその結果を送出するセレク
タ回路とを備えてマイクロコンピュータを構成したの
で、予め書き換え可能な不揮発性メモリの指定領域に書
かれてあるマップ選択コードによりセレクタ回路がメモ
リマップを選択し切り分けることができ、内部メモリの
テスト用プログラムをユーザから隠すことができ、テス
ト内容のセキュリティを保持できる効果がある。
性メモリを含む内部メモリを有し、不揮発性メモリにお
ける指定された領域にはメモリマップを選択するための
マップ選択コードが書かれており、不揮発性メモリと接
続されマップ選択コードを読み出しこれをデコードする
第１のデコード回路と、アドレスバスの所定ビットを用
いてデコードしチップセレクト信号を出力するアドレス
デコーダと、第１のデコード回路の出力とアドレスデコ
ーダの出力を受けてメモリマップを選択し不揮発性メモ
リを含む内部メモリに対してその結果を送出するセレク
タ回路とを備えてマイクロコンピュータを構成したの
で、予め書き換え可能な不揮発性メモリの指定領域に書
かれてあるマップ選択コードによりセレクタ回路がメモ
リマップを選択し切り分けることができ、内部メモリの
テスト用プログラムをユーザから隠すことができ、テス
ト内容のセキュリティを保持できる効果がある。
【００５５】この発明によれば、内部メモリにはマスク
ＲＯＭが含まれるように構成するので、マスクＲＯＭに
テスト用プログラムを書いておき、テストではこれを利
用するが、出荷の際にはマップ選択コードによりマスク
ＲＯＭを見えなくすることができ、これにより、テスト
内容のセキュリティを保持できる効果がある。
ＲＯＭが含まれるように構成するので、マスクＲＯＭに
テスト用プログラムを書いておき、テストではこれを利
用するが、出荷の際にはマップ選択コードによりマスク
ＲＯＭを見えなくすることができ、これにより、テスト
内容のセキュリティを保持できる効果がある。
【００５６】この発明によれば、書き換え可能な不揮発
性メモリが含まれ、その指定された領域には外部端子の
機能を選択するための機能選択コードが書かれており、
不揮発性メモリと接続され機能選択コードを読み出しこ
れをデコードする第１のデコード回路と、この出力を受
けて外部端子の機能を選択するセレクタ回路とを備えて
マイクロコンピュータを構成したので、予め書き換え可
能な不揮発性メモリの指定領域に書かれてある機能選択
コードによりセレクタ回路が外部端子の機能を限定する
ことができ、例えば、テスト時の入力端子としての機能
を不能にでき、テスト内容のセキュリティを保持できる
効果がある。
性メモリが含まれ、その指定された領域には外部端子の
機能を選択するための機能選択コードが書かれており、
不揮発性メモリと接続され機能選択コードを読み出しこ
れをデコードする第１のデコード回路と、この出力を受
けて外部端子の機能を選択するセレクタ回路とを備えて
マイクロコンピュータを構成したので、予め書き換え可
能な不揮発性メモリの指定領域に書かれてある機能選択
コードによりセレクタ回路が外部端子の機能を限定する
ことができ、例えば、テスト時の入力端子としての機能
を不能にでき、テスト内容のセキュリティを保持できる
効果がある。
【００５７】この発明によれば、書き換え可能な不揮発
性メモリが含まれ、その指定された領域にはコマンドを
制限する制限コードが書かれており、不揮発性メモリと
接続し制限コードを読み出しこれをデコードする第１の
デコード回路と、これからの出力により使用するコマン
ドを制限する第２のデコード回路とを備えてマイクロコ
ンピュータを構成したので、予め書き換え可能な不揮発
性メモリの指定領域に書かれてある制限コードにより使
用するコマンドを制限することができ、ユーザによる誤
書き込みや意図的な書き換えを防止し、セキュリティを
保持できる効果がある。
性メモリが含まれ、その指定された領域にはコマンドを
制限する制限コードが書かれており、不揮発性メモリと
接続し制限コードを読み出しこれをデコードする第１の
デコード回路と、これからの出力により使用するコマン
ドを制限する第２のデコード回路とを備えてマイクロコ
ンピュータを構成したので、予め書き換え可能な不揮発
性メモリの指定領域に書かれてある制限コードにより使
用するコマンドを制限することができ、ユーザによる誤
書き込みや意図的な書き換えを防止し、セキュリティを
保持できる効果がある。
【００５８】この発明によれば、書き換え可能な不揮発
性メモリが含まれ、電源電圧を監視する定電圧回路と、
これからの出力により外部入力したモードビットに所定
の演算処理を行うロジック回路と、これの出力を受けて
演算処理されたモードビットをデコードし機能ブロック
にその結果を送出するデコード回路とを備えてマイクロ
コンピュータを構成したので、動作不安定域の電源電圧
であれば、定電圧回路がモードをロックするので、書き
換え可能な不揮発性メモリの読み出し動作が不安定な場
合でも、マイクロコンピュータの動作モードを確実に固
定することができ、これにより書き換え可能な不揮発性
メモリに含まれるデータやプログラムの改ざんを防止
し、セキュリティを向上できる効果がある
性メモリが含まれ、電源電圧を監視する定電圧回路と、
これからの出力により外部入力したモードビットに所定
の演算処理を行うロジック回路と、これの出力を受けて
演算処理されたモードビットをデコードし機能ブロック
にその結果を送出するデコード回路とを備えてマイクロ
コンピュータを構成したので、動作不安定域の電源電圧
であれば、定電圧回路がモードをロックするので、書き
換え可能な不揮発性メモリの読み出し動作が不安定な場
合でも、マイクロコンピュータの動作モードを確実に固
定することができ、これにより書き換え可能な不揮発性
メモリに含まれるデータやプログラムの改ざんを防止
し、セキュリティを向上できる効果がある
【００５９】この発明によれば、書き換え可能な不揮発
性メモリがデータ用メモリとプログラム用メモリとから
成るように構成したので、データ用メモリにロックコー
ド、マップ選択コード、機能選択コード、制限コードを
予め書いておくことにより、上記のようなデータ改ざ
ん、タンパーを防止し、セキュリティを保持できる効果
がある。
性メモリがデータ用メモリとプログラム用メモリとから
成るように構成したので、データ用メモリにロックコー
ド、マップ選択コード、機能選択コード、制限コードを
予め書いておくことにより、上記のようなデータ改ざ
ん、タンパーを防止し、セキュリティを保持できる効果
がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図２】 この発明の実施の形態１によるマイクロコン
ピュータのモードビットデコード部を示す図である。
ピュータのモードビットデコード部を示す図である。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータのメモリマップを示す図である。
ピュータのメモリマップを示す図である。
【図４】 この発明の実施の形態２によるアドレスデコ
ード部を示す図である。
ード部を示す図である。
【図５】 この発明の実施の形態３によるマイクロコン
ピュータの外部端子を示す図である。
ピュータの外部端子を示す図である。
【図６】 この発明の実施の形態５によるマイクロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図７】 従来のマイクロコンピュータの構成の一例を
示すブロック図である。
示すブロック図である。
【図８】 従来のマイクロコンピュータのモードエント
リタイミング図である。
リタイミング図である。
１ ロックコードデコード回路（第１のデコード回
路）、２，８ ロジック回路（ＡＮＤ回路）、３ デー
タ用ＥＥＰＲＯＭ、４ プログラム用ＥＥＰＲＯＭ、
５，６ セレクタ回路、５ａ，５ｂ，５ｃ，６ａ ＡＮ
Ｄ回路、７ 定電圧回路、９ シリアルインシフトレジ
スタ、１０ モードビットデコード回路（第２のデコー
ド回路）、１１ 中央演算装置、１２ マスクＲＯＭ
（内部メモリ、メモリ）、１３ ＲＡＭ（メモリ）、１
４ タイマ、１５ ＵＡＲＴ、１６ データバス、１７
クロック生成回路、１８ 発振回路、１９ ポート、
２１ ＣＮＶＳＳ端子、２３ 電源端子（Ｖｃｃ）、２
４ グランド（ＧＮＤ）、２５ リセット端子、２６
ポート端子（ＰＯＲＴ）。
路）、２，８ ロジック回路（ＡＮＤ回路）、３ デー
タ用ＥＥＰＲＯＭ、４ プログラム用ＥＥＰＲＯＭ、
５，６ セレクタ回路、５ａ，５ｂ，５ｃ，６ａ ＡＮ
Ｄ回路、７ 定電圧回路、９ シリアルインシフトレジ
スタ、１０ モードビットデコード回路（第２のデコー
ド回路）、１１ 中央演算装置、１２ マスクＲＯＭ
（内部メモリ、メモリ）、１３ ＲＡＭ（メモリ）、１
４ タイマ、１５ ＵＡＲＴ、１６ データバス、１７
クロック生成回路、１８ 発振回路、１９ ポート、
２１ ＣＮＶＳＳ端子、２３ 電源端子（Ｖｃｃ）、２
４ グランド（ＧＮＤ）、２５ リセット端子、２６
ポート端子（ＰＯＲＴ）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B017 AA08 BB03 CA12 CA13 5B025 AD14 AE10 5B062 CC02 DD02 JJ10
Claims (8)
- 【請求項１】 メモリ、中央演算装置および周辺ブロッ
クを含む機能ブロックを内蔵したマイクロコンピュータ
において、上記メモリは書き換え可能な不揮発性メモリ
を有し、その指定された領域にはロックコードが書かれ
ており、上記不揮発性メモリと接続し、当該ロックコー
ドを読み出しこれをデコードする第１のデコード回路
と、この第１のデコード回路からの出力により外部入力
したモードビットに所定の演算処理を行うロジック回路
と、このロジック回路の出力を受けて演算処理されたモ
ードビットをデコードしその結果を上記機能ブロックに
送出する第２のデコード回路とを備えたことを特徴とす
るマイクロコンピュータ。 - 【請求項２】 ロジック回路がＡＮＤ回路により構成さ
れることを特徴とする請求項１記載のマイクロコンピュ
ータ。 - 【請求項３】 メモリ、中央演算装置および周辺ブロッ
クを含む機能ブロックを内蔵したマイクロコンピュータ
において、上記メモリは書き換え可能な不揮発性メモリ
を含む内部メモリを有し、上記不揮発性メモリにおける
指定された領域にはメモリマップを選択するためのマッ
プ選択コードが書かれており、上記不揮発性メモリと接
続され、当該マップ選択コードを読み出しこれをデコー
ドする第１のデコード回路と、アドレスバスの所定ビッ
トを用いてデコードし、チップセレクト信号を出力する
アドレスデコーダと、上記第１のデコード回路の出力と
上記アドレスデコーダの出力を受けて上記メモリマップ
を選択し上記不揮発性メモリを含む内部メモリに対して
その結果を送出するセレクタ回路とを備えたことを特徴
とするマイクロコンピュータ。 - 【請求項４】 内部メモリにはマスクＲＯＭが含まれる
ことを特徴とする請求項３記載のマイクロコンピュー
タ。 - 【請求項５】 メモリ、中央演算装置および周辺ブロッ
クを含む機能ブロックを内蔵したマイクロコンピュータ
において、上記メモリには書き換え可能な不揮発性メモ
リが含まれ、その指定された領域には外部端子の機能を
選択するための機能選択コードが書かれており、上記不
揮発性メモリと接続され、当該機能選択コードを読み出
しこれをデコードする第１のデコード回路と、上記第１
のデコード回路の出力を受けて上記外部端子の機能を選
択するセレクタ回路とを備えたことを特徴とするマイク
ロコンピュータ。 - 【請求項６】 メモリ、中央演算装置および周辺ブロッ
クを含む機能ブロックを内蔵したマイクロコンピュータ
において、上記メモリには書き換え可能な不揮発性メモ
リが含まれ、その指定された領域にはコマンドを制限す
る制限コードが書かれており、上記不揮発性メモリと接
続し、当該制限コードを読み出しこれをデコードする第
１のデコード回路と、この第１のデコード回路からの出
力により使用するコマンドを制限する第２のデコード回
路とを備えたことを特徴とするマイクロコンピュータ。 - 【請求項７】 メモリ、中央演算装置および周辺ブロッ
クを含む機能ブロックを内蔵したマイクロコンピュータ
において、上記メモリには書き換え可能な不揮発性メモ
リが含まれ、電源電圧を監視する定電圧回路と、この定
電圧回路からの出力により外部入力したモードビットに
所定の演算処理を行うロジック回路と、このロジック回
路の出力を受けて演算処理されたモードビットをデコー
ドし上記機能ブロックにその結果を送出するデコード回
路とを備えたことを特徴とするマイクロコンピュータ。 - 【請求項８】 書き換え可能な不揮発性メモリがデータ
用メモリとプログラム用メモリとから成ることを特徴と
する請求項１，３，５，６または７記載のマイクロコン
ピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040747A JP2002245023A (ja) | 2001-02-16 | 2001-02-16 | マイクロコンピュータ |
| US09/998,830 US20020116570A1 (en) | 2001-02-16 | 2001-12-03 | Microcomputer |
| DE2002103861 DE10203861B4 (de) | 2001-02-16 | 2002-01-31 | Mikrocomputer |
| KR10-2002-0006703A KR100453781B1 (ko) | 2001-02-16 | 2002-02-06 | 마이크로컴퓨터 |
| CNB021045127A CN1194291C (zh) | 2001-02-16 | 2002-02-07 | 微型电脑 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040747A JP2002245023A (ja) | 2001-02-16 | 2001-02-16 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002245023A true JP2002245023A (ja) | 2002-08-30 |
Family
ID=18903295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001040747A Withdrawn JP2002245023A (ja) | 2001-02-16 | 2001-02-16 | マイクロコンピュータ |
Country Status (5)
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|---|---|
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| JP (1) | JP2002245023A (ja) |
| KR (1) | KR100453781B1 (ja) |
| CN (1) | CN1194291C (ja) |
| DE (1) | DE10203861B4 (ja) |
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| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
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|---|---|---|---|---|
| KR100595632B1 (ko) * | 2003-12-17 | 2006-06-30 | 엘지전자 주식회사 | 휴대용 단말기의 디스플레이 제어 방법 |
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|---|---|---|---|---|
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| US4521853A (en) * | 1982-06-30 | 1985-06-04 | Texas Instruments Incorporated | Secure microprocessor/microcomputer with secured memory |
| EP0276450A1 (de) * | 1987-01-23 | 1988-08-03 | Xmit Ag | Datenschutzschaltung zur Sperrung der Uebertragung von Signalen über einen Bus |
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| US6505279B1 (en) * | 1998-08-14 | 2003-01-07 | Silicon Storage Technology, Inc. | Microcontroller system having security circuitry to selectively lock portions of a program memory address space |
| JP2000347944A (ja) * | 1999-06-07 | 2000-12-15 | Sharp Corp | 不揮発性メモリ内蔵マイクロコンピュータ |
-
2001
- 2001-02-16 JP JP2001040747A patent/JP2002245023A/ja not_active Withdrawn
- 2001-12-03 US US09/998,830 patent/US20020116570A1/en not_active Abandoned
-
2002
- 2002-01-31 DE DE2002103861 patent/DE10203861B4/de not_active Expired - Fee Related
- 2002-02-06 KR KR10-2002-0006703A patent/KR100453781B1/ko not_active IP Right Cessation
- 2002-02-07 CN CNB021045127A patent/CN1194291C/zh not_active Expired - Fee Related
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| US7821824B2 (en) | 2004-08-30 | 2010-10-26 | Renesas Electronics Corporation | Semiconductor integrated circuit having buses with different data transfer rates |
| US7978545B2 (en) | 2004-08-30 | 2011-07-12 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| US8130571B2 (en) | 2004-08-30 | 2012-03-06 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| US8576643B2 (en) | 2004-08-30 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
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|---|---|
| CN1371046A (zh) | 2002-09-25 |
| KR20020067619A (ko) | 2002-08-23 |
| KR100453781B1 (ko) | 2004-10-20 |
| DE10203861B4 (de) | 2005-04-28 |
| US20020116570A1 (en) | 2002-08-22 |
| CN1194291C (zh) | 2005-03-23 |
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