KR100453781B1 - 마이크로컴퓨터 - Google Patents

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KR100453781B1
KR100453781B1 KR10-2002-0006703A KR20020006703A KR100453781B1 KR 100453781 B1 KR100453781 B1 KR 100453781B1 KR 20020006703 A KR20020006703 A KR 20020006703A KR 100453781 B1 KR100453781 B1 KR 100453781B1
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미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤
미쓰비시덴키 가부시키가이샤
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Abstract

종래에는, 데이터용 EEPROM이나 프로그램용 EEPROM 등의 재기록할 수 있는 비휘발성 메모리에 기록되어 있는 금액 데이터나 프로그램이 변조될 우려가 있는 등과 같은 과제가 있었다. 상기 과제를 해결하기 위해, 본 발명은 데이터용 EEPROM과 프로그램용 EEPROM을 갖고, 그 지정된 영역에는 소정의 록 코드가 기록되어 있고, 데이터용 EEPROM과 접속되어 해당 록 코드를 판독해서 이것을 디코딩하는 록 코드 디코딩 회로(lock code decoding circuit)와, 이 출력에 의해 외부로부터 직렬 입력된 모드 비트에 소정의 연산 처리를 행하는 논리 회로와, 이 출력을 수신하여 연산 처리된 모드 비트를 디코딩해서 그 결과를 기능 블록으로 송출하는 모드 비트 디코딩 회로를 구비한 마이크로컴퓨터를 제공한다.

Description

마이크로컴퓨터{MICROCOMPUTER}
본 발명은, 예컨대, 고속도로 자동 요금 수수(收受) 시스템 등의 시스템 제어에 이용되는 마이크로컴퓨터에 관한 것이다.
도 7은 종래의 마이크로컴퓨터 구성의 일례를 나타내는 블록도이며, 도면에서, 참조 부호 3, 4는 전기적으로 기록/소거를 할 수 있는 비휘발성 메모리이며, 주로, 참조 부호 3이 사용자 데이터를 저장하는 데이터용 EEPROM이며, 참조 부호 4가 사용자의 프로그램을 저장하는 프로그램용 EEPROM이다.
또한, 참조 부호 9는 시리얼 인 시프트 레지스터, 참조 부호 10은 모드 비트 디코딩 회로, 참조 부호 11은 중앙 연산 장치(CPU), 참조 부호 12는 프로그램 등을 저장하고 있는 마스크 ROM, 참조 부호 13은 데이터를 일시적으로 저장하는 RAM, 참조 부호 14는 타이머, 참조 부호 15는 시리얼 I/O를 거쳐서 외부와 데이터 통신하는 UART, 참조 부호 16은 데이터 버스, 참조 부호 17은 원(原) 클럭을 지정된 분주율로 분주하는 클럭 발생 회로, 참조 부호 18은 원 클럭을 발생시키는 발진 회로, 참조 부호 19는 외부와 데이터의 교환에 사용되는 포트, 참조 부호 21은 CNVSS 단자, 참조 부호 23은 전원 단자(Vcc), 참조 부호 24는 그라운드(GND), 참조 부호 25는 리셋 단자, 참조 부호 26은 포트 단자(PORT)이다.
또, 상기에 설명한 내부 메모리, 타이머(14), UART(15) 등의 기능 블록은 데이터 버스(16)에 의해 중앙 연산 장치(11)에 접속되어 있고, 각 기능 블록은 중앙 연산 장치(11)를 거쳐 제어되고 있다.
또한, 마이크로컴퓨터에는 프로그램용 EEPROM(4) 및 마스크 ROM(12) 등의 내부 ROM에 포함되는 프로그램을 로딩하여 동작하는 단일 칩 모드나, 포트 단자(26)가 외부의 메모리에 연결되는 어드레스 버스, 데이터 버스로 되어, 외부의 메모리로부터 프로그램을 로딩하여 동작하는 마이크로프로세서 모드 등 복수의 모드를 갖고 있고, 각각 리셋을 해제할 때에 CNVSS 단자(21)의 전위를 래치하여 각각의 모드로 분기한다.
예컨대, 리셋 해제 시, CNVSS 단자(21)의 전위가 0V인 경우에는, 단일 칩 모드로 등록되고, 5V인 경우에는 마이크로프로세서 모드로 등록된다. 또한, 리셋 해제 시에 CNVSS 단자(21)로부터 개시 비트 + 모드 비트 5비트를 직렬 입력함으로써, 그 입력 신호를 시리얼 인 시프트 레지스터(9)에서 래치하여 모드 비트 디코딩 회로(10)에 의해 디코딩하고, 그 결과로부터, 각 모드로 등록할 수 있다.
다음으로, 직렬 입력의 모드 엔트리 동작에 대하여, 도 8을 이용하여 설명한다.
도 8은 종래의 마이크로컴퓨터의 모드 엔트리 타이밍도이다. 도 8에 도시하는 바와 같이, 리셋 단자(25)가 0V일 때의 CNVSS 단자(21)의 입력 레벨에 의해, 임시 모드가 결정된다. 그리고, 리셋 단자(25)의 상승 시에 래치되어 잠정적으로 그 동작 모드로 동작된다. 리셋 해제 후, Xin의 4 사이클을 계수한 후, 개시 비트 대기 상태에 들어간다. 그 후, "10b"라는 개시 비트를 검출하면 직렬 수신을 개시한다. 개시 비트 검출 후, 5 비트의 데이터를 직렬로 수신한다. 그리고, 수신 결과를 다음 클럭의 하강에서 시리얼 인 시프트 레지스터(9)에 기록한다.
또, 개시 비트를 검출하지 않고, 16 사이클째까지 직렬 수신이 완료되지 않은 경우에는, 리셋 해제 시에 설정된 임시 모드가 정식으로 결정된다.
여기서는, 시리얼 인 시프트 레지스터(9)의 5 비트의 모드 비트를 모드 비트디코딩 회로(10)에서 디코딩하여, 각 모드를 결정하고 있다. 예컨대, 5 비트 모두 "0"인 경우에는 단일 칩 모드, 모두 "H"인 경우에는 마이크로프로세서 모드이다.
종래의 마이크로컴퓨터는 이상과 같이 구성되어 있으므로, 시리얼 인에서의 모드 엔트리는 사용자 비공개이기는 하지만, 모드 중에는, 외부 단자로부터 내부 메모리(데이터용 EEPROM(3), 프로그램용 EEPROM(4), 마스크 ROM(12))를 액세스할 수 있는 모드가 있어서, 예컨대, 데이터용 EEPROM(3)이나 프로그램용 EEPROM(4)에 기록되어 있는 금액 데이터나 프로그램이 변조될 우려가 있다는 과제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 데이터용 EEPROM이나 프로그램용 EEPROM, 마스크 ROM 등의 비휘발성 메모리에 기록되어 있는 데이터나 프로그램의 변조를 방지할 수 있는 마이크로컴퓨터를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 마이크로컴퓨터의 구성을 나타내는 블록도,
도 2는 본 발명의 실시예 1에 따른 마이크로컴퓨터의 모드 비트 디코딩부를 나타내는 도면,
도 3은 본 발명의 실시예 2에 따른 마이크로컴퓨터의 메모리 맵을 나타내는 도면,
도 4는 본 발명의 실시예 2에 따른 어드레스 디코딩부를 나타내는 도면,
도 5는 본 발명의 실시예 3에 따른 마이크로컴퓨터의 외부 단자를 나타내는 도면,
도 6은 본 발명의 실시예 5에 따른 마이크로컴퓨터의 구성을 나타내는 블록도,
도 7은 종래의 마이크로컴퓨터 구성의 일례를 나타내는 블록도,
도 8은 종래의 마이크로컴퓨터의 모드 엔트리 타이밍도.
도면의 주요 부분에 대한 부호의 설명
1 : 록 코드 디코딩 회로(lock code decoding circuit)(제 1 디코딩 회로)
2, 8 : 논리 회로(AND 회로) 3 : 데이터용 EEPROM
4 : 프로그램용 EEPROM 5, 6 : 선택기 회로
5a, 5b, 5c, 6a : AND 회로 7 : 정전압 회로
9 : 시리얼 인 시프트 레지스터(serial in shift register)
10 : 모드 비트 디코딩 회로(제 2 디코딩 회로)
11 : 중앙 연산 장치
12 : 마스크 ROM(내부 메모리, 메모리)
13 : RAM(메모리) 14 : 타이머
15 : UART 16 : 데이터 버스
17 : 클럭 생성 회로 18 : 발진 회로
19 : 포트 21 : CNVSS 단자
23 : 전원 단자(Vcc) 24 : 그라운드(GND)
25 : 리셋 단자 26 : 포트 단자(PORT)
본 발명에 따른 마이크로컴퓨터는 재기록할 수 있는 비휘발성 메모리를 갖고 그 지정된 영역에는 록 코드가 기록되어 있으며, 비휘발성 메모리와 접속되어 록 코드를 판독하고 이것을 디코딩하는 제 1 디코딩 회로와, 그 출력에 의해 외부 입력된 모드 비트에 소정의 연산 처리를 행하는 논리 회로와, 그 출력을 수신하여 연산 처리된 모드 비트를 디코딩해서 그 결과를 기능 블록으로 송출하는 제 2 디코딩회로를 구비한 것이다.
본 발명에 따른 마이크로컴퓨터는 논리 회로가 AND 회로로 구성되는 것이다.
본 발명에 따른 마이크로컴퓨터는 재기록할 수 있는 비휘발성 메모리를 포함하는 내부 메모리를 갖고, 비휘발성 메모리의 지정된 영역에는 메모리 맵을 선택하기 위한 맵 선택 코드가 기록되어 있으며, 비휘발성 메모리와 접속되어 맵 선택 코드를 판독해서 이것을 디코딩하는 제 1 디코딩 회로와, 어드레스 버스의 소정 비트를 이용하여 디코딩해서 칩 선택 신호를 출력하는 어드레스 디코더와, 제 1 디코딩 회로의 출력과 어드레스 디코더의 출력을 수신하여 메모리 맵을 선택해서 비휘발성 메모리를 포함하는 내부 메모리에 대해 그 결과를 송출하는 선택기 회로를 구비한 것이다.
본 발명에 따른 마이크로컴퓨터는, 내부 메모리에는 마스크 ROM이 포함되는 것이다.
본 발명에 따른 마이크로컴퓨터는 재기록할 수 있는 비휘발성 메모리가 포함되고, 그 지정된 영역에는 외부 단자의 기능을 선택하기 위한 기능 선택 코드가 기록되어 있으며, 비휘발성 메모리와 접속되어 기능 선택 코드를 판독하고 이것을 디코딩하는 제 1 디코딩 회로와, 그 출력을 수신하여 외부 단자의 기능을 선택하는 선택기 회로를 구비한 것이다.
본 발명에 따른 마이크로컴퓨터는 재기록할 수 있는 비휘발성 메모리가 포함되고, 그 지정된 영역에는 커맨드를 제한하는 제한 코드가 기록되어 있으며, 비휘발성 메모리와 접속되어 제한 코드를 판독하여 이것을 디코딩하는 제 1 디코딩 회로와, 이것으로부터의 출력에 의해 사용하는 커맨드를 제한하는 제 2 디코딩 회로를 구비한 것이다.
본 발명에 따른 마이크로컴퓨터는 재기록할 수 있는 비휘발성 메모리가 포함되어, 전원 전압을 감시하는 정전압 회로와, 이것으로부터의 출력에 의해 외부 입력된 모드 비트에 소정의 연산 처리를 행하는 논리 회로와, 이것의 출력을 수신하여 연산 처리된 모드 비트를 디코딩해서 기능 블록에 그 결과를 송출하는 디코딩 회로를 구비한 것이다.
본 발명에 따른 마이크로컴퓨터는 재기록할 수 있는 비휘발성 메모리가 데이터용 메모리와 프로그램용 메모리로 이루어지는 것이다.
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 마이크로컴퓨터의 구성을 나타내는 블록도이며, 도면에서, 참조 부호 1은 록 코드 디코딩 회로(제 1 디코딩 회로), 참조 부호 2는 논리 회로(AND 회로), 참조 부호 3, 4는 전기적으로 기록/소거를 할 수 있는 비휘발성 메모리이며, 주로, 참조 부호 3이 사용자 데이터를 저장하는 데이터용 EEPROM(재기록할 수 있는 비휘발성 메모리, 내부 메모리, 메모리)이고, 참조 부호 4가 사용자의 프로그램을 저장하는 프로그램용 EEPROM(재기록할 수 있는 비휘발성 메모리, 내부 메모리, 메모리)이다.
또한, 참조 부호 9는 시리얼 인 시프트 레지스터, 참조 부호 10은 모드 비트디코딩 회로(제 2 디코딩 회로), 참조 부호 11은 중앙 연산 장치(CPU), 참조 부호 12는 프로그램 등을 저장하고 있는 마스크 ROM(내부 메모리, 메모리), 참조 부호 13은 데이터를 일시적으로 저장하는 RAM(메모리), 참조 부호 14는 타이머, 참조 부호 15는 시리얼 I/O를 거쳐 외부와 데이터 통신하는 UART, 참조 부호 16은 데이터 버스, 참조 부호 17은 원 클럭을 지정된 분주율로 분주하는 클럭 발생 회로, 참조 부호 18은 원 클럭을 발생시키는 발진 회로, 참조 부호 19는 외부와 데이터의 교환에 사용되는 포트, 참조 부호 21은 CNVSS 단자, 참조 부호 23은 전원 단자(Vcc), 참조 부호 24는 그라운드(GND), 참조 부호 25는 리셋 단자, 참조 부호 26은 포트 단자(PORT)이다.
또, 내부 메모리, 타이머(14), UART(15) 등의 기능 블록은 데이터 버스(16)에 의해 중앙 연산 장치(11)에 접속되어 있고, 각 기능 블록은 중앙 연산 장치(11)를 거쳐 제어되고 있다.
이와 같은 마이크로컴퓨터는 내부 ROM의 프로그램을 로딩하여 동작하는 단일 칩 모드나, 포트 단자(26)가 외부의 메모리에 연결되는 어드레스 버스, 데이터 버스로 이루어져, 외부의 메모리로부터 프로그램을 로딩하여 동작하는 마이크로프로세서 모드 등 복수의 모드를 갖고 있어, 각각 리셋을 해제할 때에 CNVSS 단자(21)의 전위를 래치하여 각각의 모드로 분기된다. 모드의 구체예는 종래 기술의 설명을 참조하고, 그 설명을 생략한다.
본 발명의 실시예 1에 따른 마이크로컴퓨터는 록 코드 디코딩 회로(1)와 록 코드 디코딩 회로(1)의 출력에 의해 시리얼 인 시프트 레지스터(9)의 모드 비트를마스킹하는 논리 회로(AND 회로)(2)를 마련한 점에 특징이 있다.
다음으로 동작에 대하여 설명한다.
데이터용 EEPROM(3)이 임의의 지정된 영역 1 바이트(예컨대, 최상위의 1 바이트)에 록 코드, 예컨대, 16진수에 의해 8Dh를 기록함으로써, 어떤 모드로 엔트리되어도 반드시 록 코드에 의해 지정된 모드밖에 동작할 수 없도록 했다. 이것을 도 2를 이용하여 상세히 설명한다.
도 2는 본 발명의 실시예 1에 따른 마이크로컴퓨터의 모드 비트 디코더부를 나타낸 도면이며, 모드 비트 5비트를 디코딩할 때, 모드 비트 디코딩 회로(10)의 바로 앞에 논리 회로(AND 회로)(2)를 마련한다. 이 논리 회로(2)는 록 코드 디코딩 회로(1)로부터의 출력에 의해 모드 비트 5비트를 마스킹할 수 있는 회로로 되어 있다.
예컨대, 데이터용 EEPROM(3)의 최상위 1 바이트에 록 코드 8Dh를 기록한다. 이 8Dh는 단일 칩 이외 금지라는 록 코드라고 한다. 리셋 해제 후, 그 데이터용 EEPROM(3)의 1 바이트를 판독하여, 록 코드 디코딩 회로(1)에서 디코딩한다. 그 결과, 8Dh가 기록되어 있으면 단일 칩 모드 이외 금지이므로, 록 코드 디코딩 회로(1)로부터 "L" 레벨을 출력한다.
한편, 록 코드 디코딩 회로(1)로부터 "L" 레벨이 입력되면, 논리 회로(2)의 출력은 "L" 레벨로 강제 고정되기 때문에, 모드 비트 디코딩 회로(10)의 입력이 고정되게 된다. 따라서 지정된 원 칩 모드로 고정되게 된다.
즉, 시리얼 인에 의해 모드 비트 5비트가 각각의 값으로 결정되어도, 데이터용 EEPROM(3)의 최상위 1 바이트에 록 코드를 기록하면, 동작 모드를 고정할 수 있다.
이상과 같이, 본 실시예 1에 따르면, 출하 전에 록 코드를 데이터 EEPROM(3)에 기록해 놓으면, 출하 후에 사용자에 의해 자유롭게 엔트리할 수 없게 되어, 외부 단자로부터 내부 메모리에 기록되어 있는 데이터, 예컨대, 데이터용 EEPROM(3)이나 프로그램용 EEPROM(4)에 기록되어 있는 금액 데이터나 프로그램으로 액세스될 위험성은 없어진다는 효과가 얻어진다.
(실시예 2)
도 3 및 도 4는 각각, 본 발명의 실시예 2에 따른 마이크로컴퓨터의 메모리 맵을 나타낸 도면과, 그 어드레스 디코더부를 나타낸 도면이며, 도면에서, 참조 부호 5는 선택기 회로, 참조 부호 5a, 5b, 5c는 AND 회로, 참조 부호 20은 어드레스 디코더이다.
본 실시예 2에 따른 마이크로컴퓨터는 록 코드 디코딩 회로(1)의 출력에 의해, 2개의 메모리 공간 중에서 하나의 메모리 공간을 선택할 수 있도록 선택기 회로(5)를 마련한 점에 특징이 있다. 또, 록 디코딩 회로(1)는 상기 실시예 1의 록 디코딩 회로와 동등한 것이다.
다음으로 동작에 대하여 설명한다.
데이터용 EEPROM(3)이 임의의 지정된 영역 1 바이트(예컨대, 최상위-1의 1 바이트)에 메모리 맵 선택 코드를 기록함으로써, 도 3에 나타내는 메모리 맵(a),(b)를 선택할 수 있도록 했다. 이것을 도 4를 이용하여 상세히 설명한다.
어드레스 디코더(20)는 어드레스 버스(20) 비트를 이용하여 디코딩해서, E000Oh∼EFFFFh일 때 "L" 레벨로 되는 칩 선택 신호와, F0O00h∼FFFFFh일 때 "L" 레벨로 되는 칩 선택 신호를 출력한다. 물론, 다른 영역, 예컨대, 400h∼1FFFh의 RAM 영역에서 "L" 레벨로 되는 칩 선택 신호 등도 있다.
데이터용 EEPROM(3)의 (최상위 -1)의 1 바이트에 메모리 맵 선택 코드, 예컨대, 도 3(a)의 메모리 맵을 선택하는 경우에는 E0h, 도 3(b)의 메모리 맵을 선택하는 경우에는 EOh 이외를 기록한다. 가령 여기서는 EOh를 기록한다.
리셋 해제 후, 그 데이터용 EEPROM(3)의 1바이트를 판독하여, 록 코드 디코딩 회로(1)에서 디코딩한다. 그 결과, E0h가 기록되어 있으므로, 록 코드 디코딩 회로(1)는 "H" 레벨을 출력한다. 록 코드 디코딩 회로(1)가 "H" 레벨을 출력함으로써 선택기(5)의 AND 회로(5a)의 출력은 "L" 레벨로 고정되어, 프로그램 EEPROM(4)의 선택 신호에는 E0000h∼EFFFFh의 칩 선택 신호가 접속된다. 그리고, 마스크 ROM(12)의 선택 신호에는 FO000h∼FFFFFh의 칩 선택 신호가 접속된다. 그 결과, 도 3의 메모리 맵 (a)와 같이 각 메모리가 맵핑된다.
마찬가지로, 데이터용 EEPROM(3)의 (최상위 -1)의 1 바이트에 E0h 이외를 기록하면, 록 코드 디코딩 회로(1)로부터는 "L" 레벨이 출력되어, 이번에는 AND 회로(5b)의 출력이 "L" 레벨로 고정되고, 또한 AND 회로(5c)의 출력도 고정된다. 그 결과, 도 3의 메모리 맵 (b)와 같이 각 메모리가 맵핑된다.
이상과 같이, 본 실시예 2에 따르면, 예컨대, 마스크 ROM(12)에 테스트용 프로그램을 기록해 두어, 테스트에서는 마스크 ROM(12)로부터 부팅하여 테스트한다. 그리고 출하할 때는 메모리 맵 선택 코드를 기록하고, 마스크 ROM(12)을 사용자로부터 보이지 않게 할 수 있어, 테스트 내용의 안전을 유지할 수 있는 효과가 얻어진다. 또한, 마스크 ROM(12)의 프로그램에 버그가 있을 경우, 프로그램용 EEPROM(4)에 기록된 프로그램에 재기록할 수 있는 이점이 있다.
또한, 상기 실시예 1의 회로 구성과 조합함으로써, 마이크로프로세서 모드에서는 도 3의 메모리 맵 (c)로 고정하면, 프로그램 영역이 변조되는 경우는 없다.
(실시예 3)
도 5는 본 발명의 실시예 3에 따른 마이크로컴퓨터의 외부 단자를 나타낸 도면이다. 도면에서, 참조 부호 1은 록 코드 디코딩 회로, 참조 부호 6은 선택기 회로, 참조 부호 6a, 6b는 AND 회로이며, 그 밖의 구성은 상기 실시예 1과 마찬가지이므로 그 설명은 생략한다.
본 실시예 3에 따른 마이크로컴퓨터는 상기 실시예 1에서 설명한 회로 구성에 부가하여, 록 코드 디코딩 회로(1)의 출력에 의해, 외부 단자의 기능을 선택할 수 있도록 선택기 회로(6)를 마련한 점에 특징이 있다.
데이터용 EEPROM(3)이 임의의 지정된 영역 1 바이트(예컨대, 최상위 -2의 1 바이트)에 있는 코드를, 예컨대, COh라고 기록함으로써, 외부 단자의 기능을 선택할 수 있도록 했다. 예컨대, 임의의 외부 입력 단자를 테스트할 때는 타이머의 입력 신호와, 제품에서는 UART(15)의 입력 신호에 대해 하나의 입력 단자를 겸용하고있는 경우, 이 코드 COh를 기록함으로써 테스트 시의 입력 신호로서 기능하지 못하도록 할 수 있다.
다음으로 동작에 대하여 설명한다.
도 5를 이용하여 설명하면, 우선 데이터용 EEPROM(3)의 (최상위 -2)의 1 바이트에 C0h를 기록한다. 리셋 해제 후에, 그 데이터용 EEPROM(3)의 1 바이트를 판독하여, 록 코드 디코딩 회로(1)에서 디코딩한다. 그 결과, C0h가 기록되어 있으면, 록 코드 디코딩 회로(1)는 "H" 레벨을 출력한다. 록 코드 디코딩 회로(1)가 "H" 레벨을 출력함으로써 선택기 회로(6)의 AND 회로(6a)의 출력은 "L" 레벨로 고정되고, UART(15)로의 입력도 "L" 레벨로 고정으로 되어, 외부 단자는 타이머의 입력 단자로 된다.
마찬가지로, 데이터용 EEPROM(3)의 (최상위 -2)의 1 바이트에 C0h 이외를 기록하면, 록 코드 디코딩 회로(1)로부터는 "L" 레벨이 출력되어, AND 회로(6b)의 출력도 "L" 레벨로 고정된다. 따라서, 외부 단자는 UART(15)의 입력 신호로 된다.
이상과 같이, 본 실시예에 따르면, 데이터용 EEPROM(3)의 영역 1 바이트에 임의의 코드를 기록함으로써, 외부 단자의 기능을 한정하는 효과가 얻어진다.
(실시예 4)
본 발명의 실시예 4에 따르면, 예컨대, 상기 실시예 1의 회로 구성에서, 데이터용 EEPROM(3)이 임의의 지정된 영역 1 바이트(예컨대, 최상위 -3의 1 바이트)에 임의의 코드, 예컨대, B0h를 기록함으로써, 사용할 수 있는 커맨드를 제한하는점에 특징이 있다.
예컨대, 프로그램을 저장하고 있는 프로그램용 EEPROM(4)에 대한 커맨드, 기록 커맨드, 소거 커맨드를, 출하 시에 이 코드 B0h를 기록함으로써 사용할 수 없게 한다. 이에 따라, 사용자에 의한 오(誤)기록이나 의도적인 재기록을 방지할 수 있다.
(실시예 5)
도 6은 본 발명의 실시예 5에 따른 마이크로컴퓨터의 구성을 나타내는 블록도이며, 도면에서, 참조 부호 7은 정전압 회로, 참조 부호 8은 논리 회로(AND 회로)이며, 그 밖의 구성은 도 7의 종래 기술과 마찬가지이므로 그 설명은 생략한다.
본 실시예 5에 따르면, 전원 전압(Vcc)을 감시하는 정전압 회로(7)와, 이 출력에 의해 시리얼 인 시프트 레지스터(9)의 모드 비트를 마스킹하는 논리 회로(8)를 마련한 점에 특징이 있다.
이 정전압 회로(7)는 전원 전압을 감시하고 있어, 전원 전압이 불충분할 때(예컨대, 3V 이하)는 정전압 회로(7)로부터 "L" 레벨이 출력되도록 되어 있다. 그리고, 모드 비트 5비트를 디코딩할 때, 모드 비트 디코딩 회로(10)의 바로 앞에 논리 회로(8)를 마련하고 있고, 논리 회로(8)는 정전압 회로(7)로부터의 출력에 의해 모드 비트 5비트를 마스킹할 수 있는 회로로 되어 있다.
다음으로 동작에 대하여 설명한다.
낮은 전압, 예컨대, 3V 이하에서 회로를 동작시키려고 하면, 정전압 회로(7)로부터 "L" 레벨이 출력된다. 논리 회로(8)에 정전압 회로(7)로부터 "L" 레벨이 입력되면, 논리 회로(8)로부터의 출력은 "L" 레벨로 강제 고정되기 때문에, 모드 비트 디코딩 회로(10)의 입력이 고정되게 된다. 따라서, 낮은 전압 3V 이하에서 동작시키려고 하면, 임의 모드로 고정되게 된다.
이상과 같이, 상기 실시예 1 내지 4에서는, 데이터용 EEPROM(3) 내에 임의의 록 코드를 기록하고 있어도, 전원 전압(Vcc)이 불충분하고 해당 EEPROM(3)의 판독 동작이 불안정하게 될 경우, 판독 데이터가 변조될 가능성이 있다. 그러면, 정상적으로 록 코드를 디코딩할 수 없어, 모드가 록되지 않는 경우가 있지만, 본 실시예 5에 따르면, 동작 불안정 영역의 전원 전압이면 록할 수 있기 때문에, 상기한 바와 같은 불량을 방지할 수 있는 효과가 얻어진다.
또, 상기 실시예에서는, 재기록할 수 있는 비휘발성 메모리로서 EEPROM을 이용하여 설명했지만, 대신에 플래시 메모리, 다른 EPROM을 이용할 수 있다.
이상과 같이, 본 발명에 의하면, 재기록할 수 있는 비휘발성 메모리를 갖고 그 지정된 영역에는 록 코드가 기록되어 있고, 비휘발성 메모리와 접속되어 록 코드를 판독하고 이것을 디코딩하는 제 1 디코딩 회로와, 그 출력에 의해 외부 입력된 모드 비트에 소정의 연산 처리를 행하는 논리 회로와, 그 출력을 수신하여 연산 처리된 모드 비트를 디코딩해서 그 결과를 기능 블록으로 송출하는 제 2 디코딩 회로를 구비하여 마이크로컴퓨터를 구성했으므로, 미리 재기록할 수 있는 비휘발성메모리의 지정 영역에 기록되어 있는 록 코드에 의해, 예컨대, 논리 회로에 AND 회로를 이용하면, 해당 논리 회로로부터의 연산 처리 후의 출력을 고정할 수 있기 때문에, 마이크로컴퓨터의 동작 모드를 한정할 수 있고, 이것에 의해 재기록할 수 있는 비휘발성 메모리에 포함되는 데이터나 프로그램의 변조를 방지하여, 안전을 향상할 수 있는 효과가 있다.
본 발명에 의하면, 논리 회로가 AND 회로에 의해 구성되므로, 해당 논리 회로로부터의 출력을 고정할 수 있고, 상기한 바와 같이, 마이크로컴퓨터의 동작 모드를 한정하여, 재기록할 수 있는 비휘발성 메모리에 포함되는 데이터나 프로그램의 변조를 방지하여, 안전을 향상시킬 수 있는 효과가 있다.
본 발명에 의하면, 재기록할 수 있는 비휘발성 메모리를 포함하는 내부 메모리를 갖고, 비휘발성 메모리에서의 지정된 영역에는 메모리 맵을 선택하기 위한 맵 선택 코드가 기록되어 있고, 비휘발성 메모리와 접속되고 맵 선택 코드를 판독하여 이것을 디코딩하는 제 1 디코딩 회로와, 어드레스 버스의 소정 비트를 이용하여 디코딩해서 칩 선택 신호를 출력하는 어드레스 디코더와, 제 1 디코딩 회로의 출력과 어드레스 디코더의 출력을 수신하여 메모리 맵을 선택해서 비휘발성 메모리를 포함하는 내부 메모리에 대해 그 결과를 송출하는 선택기 회로를 구비하여 마이크로컴퓨터를 구성했으므로, 미리 재기록할 수 있는 비휘발성 메모리의 지정 영역에 기록되어 있는 맵 선택 코드에 의해 선택기 회로가 메모리 맵을 선택하여 분리할 수 있고, 내부 메모리의 테스트용 프로그램을 사용자로부터 숨길 수 있으므로, 테스트 내용의 안전을 유지할 수 있는 효과가 있다.
본 발명에 의하면, 내부 메모리에는 마스크 ROM이 포함되도록 구성하기 때문에, 마스크 ROM에 테스트용 프로그램을 기록해 두고, 테스트에서는 이것을 이용하지만, 출하 시에는 맵 선택 코드에 의해 마스크 ROM을 보이지 않게 할 수 있고, 이에 따라 테스트 내용의 안전을 유지할 수 있는 효과가 있다.
본 발명에 의하면, 재기록할 수 있는 비휘발성 메모리가 포함되고, 그 지정된 영역에는 외부 단자의 기능을 선택하기 위한 기능 선택 코드가 기록되어 있고, 비휘발성 메모리와 접속되고 기능 선택 코드를 판독해서 이것을 디코딩하는 제 1 디코딩 회로와, 이 출력을 수신하여 외부 단자의 기능을 선택하는 선택기 회로를 구비하여 마이크로컴퓨터를 구성했으므로, 미리 재기록할 수 있는 비휘발성 메모리의 지정 영역에 기록되어 있는 기능 선택 코드에 의해 선택기 회로가 외부 단자의 기능을 한정할 수 있고, 예컨대, 테스트 시의 입력 단자로서의 기능을 불능으로 할 수 있어, 테스트 내용의 안전을 유지할 수 있는 효과가 있다.
본 발명에 의하면, 재기록할 수 있는 비휘발성 메모리가 포함되어, 그 지정된 영역에는 커맨드를 제한하는 제한 코드가 기록되어 있고, 비휘발성 메모리와 접속되어 제한 코드를 판독하고 이것을 디코딩하는 제 1 디코딩 회로와, 이것으로부터의 출력에 의해 사용하는 커맨드를 제한하는 제 2 디코딩 회로를 구비하여 마이크로컴퓨터를 구성했으므로, 미리 재기록할 수 있는 비휘발성 메모리의 지정 영역에 기록되어 있는 제한 코드에 의해 사용하는 커맨드를 제한할 수 있어, 사용자에 의한 오기록이나 의도적인 재기록을 방지하여, 안전을 유지할 수 있는 효과가 있다.
본 발명에 의하면, 재기록할 수 있는 비휘발성 메모리가 포함되고, 전원 전압을 감시하는 정전압 회로와, 이것으로부터의 출력에 의해 외부 입력된 모드 비트에 소정의 연산 처리를 행하는 논리 회로와, 이것의 출력을 수신하여 연산 처리된 모드 비트를 디코딩해서 기능 블록으로 그 결과를 송출하는 디코딩 회로를 구비하여 마이크로컴퓨터를 구성했으므로, 동작 불안정 영역의 전원 전압이라면, 정전압 회로가 임시 모드를 록하기 때문에, 재기록할 수 있는 비휘발성 메모리의 판독 동작이 불안정한 경우에도, 마이크로컴퓨터의 동작 모드를 확실히 고정할 수 있고, 이것에 의해 재기록할 수 있는 비휘발성 메모리에 포함되는 데이터나 프로그램의 변조를 방지하여, 안전을 향상시킬 수 있는 효과가 있다.
본 발명에 의하면, 재기록할 수 있는 비휘발성 메모리가 데이터용 메모리와 프로그램용 메모리로 이루어지도록 구성했으므로, 데이터용 메모리에 록 코드, 맵 선택 코드, 기능 선택 코드, 제한 코드를 미리 기록해둠으로써, 상기한 바와 같은 데이터 변조, 탬퍼링(tampering)을 방지하여, 안전을 유지할 수 있는 효과가 있다.

Claims (3)

  1. 메모리, 중앙 연산 장치 및 주변 블록을 포함하는 기능 블록을 내장한 마이크로컴퓨터에 있어서,
    상기 메모리는 재기록할 수 있는 비휘발성 메모리를 갖고, 그 지정된 영역에는 록 코드가 기록되어 있으며, 상기 비휘발성 메모리와 접속되고, 해당 록 코드를 판독해서 이것을 디코딩하는 제 1 디코딩 회로와,
    이 제 1 디코딩 회로로부터의 출력에 의해 외부 입력된 모드 비트에 소정의 연산 처리를 행하는 논리 회로와,
    이 논리 회로의 출력을 수신하여 연산 처리된 모드 비트를 디코딩해서 그 결과를 상기 기능 블록으로 송출하는 제 2 디코딩 회로
    를 구비한 것을 특징으로 하는 마이크로컴퓨터.
  2. 메모리, 중앙 연산 장치 및 주변 블록을 포함하는 기능 블록을 내장한 마이크로컴퓨터에 있어서,
    상기 메모리는 재기록할 수 있는 비휘발성 메모리를 포함하는 내부 메모리를 갖고, 상기 비휘발성 메모리에서의 지정된 영역에는 메모리 맵을 선택하기 위한 맵 선택 코드가 기록되어 있고, 상기 비휘발성 메모리와 접속되고, 해당 맵 선택 코드를 판독해서 이것을 디코딩하는 제 1 디코딩 회로와,
    어드레스 버스의 소정 비트를 이용하여 디코딩해서, 칩 선택 신호를 출력하는 어드레스 디코더와,
    상기 제 1 디코딩 회로의 출력과 상기 어드레스 디코더의 출력을 수신하여 상기 메모리 맵을 선택하고 상기 비휘발성 메모리를 포함하는 내부 메모리에 대해 그 결과를 송출하는 선택기 회로
    를 구비한 것을 특징으로 하는 마이크로컴퓨터.
  3. 메모리, 중앙 연산 장치 및 주변 블록을 포함하는 기능 블록을 내장한 마이크로컴퓨터에 있어서,
    상기 메모리에는 재기록할 수 있는 비휘발성 메모리가 포함되고, 그 지정된 영역에는 외부 단자의 기능을 선택하기 위한 기능 선택 코드가 기록되어 있으며, 상기 비휘발성 메모리와 접속되고, 해당 기능 선택 코드를 판독해서 이것을 디코딩하는 제 1 디코딩 회로와,
    상기 제 1 디코딩 회로의 출력을 수신하여 상기 외부 단자의 기능을 선택하는 선택기 회로
    를 구비한 것을 특징으로 하는 마이크로컴퓨터.
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