JP2009157981A - 半導体装置およびその制御方法、並びに電子機器 - Google Patents

Abstract

【課題】半導体装置等における耐タンパ性を向上すべく、第三者による不当な書き込みを防止することができる半導体装置およびその制御方法、並びに電子機器を提供すること。
【解決手段】本発明の半導体装置は、第１記憶部と、第２記憶部と、判定部とを有し、判定部には第１信号と第２信号とが入力される。第１信号は、第１記憶部もしくは第２記憶部に書き込みを許可する。第２信号は、第１記憶部に所定の情報が書き込み済であるか否かを示す。所定の情報が書き込み済であることを第２信号が示す場合に、第２記憶部への書き込みを禁止する信号を判定部は出力する。これにより、第三者による不当な書き込みを防止することができる。
【選択図】図３

Description

本発明は、第三者による不当な改変の防止が求められる半導体装置およびその制御方法、並びに電子機器に関するものである。

ハードウェアやソフトウェアのセキュリティに関し、内部解析や改変に対する防護能力である耐タンパ性の向上が求められている。半導体装置においては、第三者による不当な書き込みを防止する必要がある。例えば、情報を半導体装置に書き込むモードと、目的の動作を行うため書き込まれた情報を半導体装置から読み出すモードとの切り替えを制御することで第三者による不当な書き込みを防止している。

このような背景技術として、特許文献１には、公開されている書き換え可能な不揮発性メモリへの書き込み可否信号入力用コネクタ端子以外に、非公開のコネクタ端子を１本以上追加し、これらすべての信号が正しく入力されないと書き込みモードにならず書き換え可能な不揮発性メモリへの書き込みができない、とする技術が記載されている。

特開２００４−２４５０６０号公報

上記の特許文献１に開示された背景技術では、半導体装置への書き込み制御のために、非公開のコネクタ端子への制御信号の入力が必要とされる。

したがって、第三者に非公開のコネクタ端子が知られてしまった場合、制御信号を入力され、半導体装置への書き込みが可能となってしまうおそれがある。そうなった場合、第三者による不当な書き込みを防止できず問題である。

本発明は上記の課題に鑑み提案されたものである。本発明の半導体装置およびその制御方法、並びに電子機器では、所定の情報もしくは第１情報が書き込み済である場合には書き込みを禁止する信号が出力される。これにより、第三者による不当な書き込みを防止することができる半導体装置およびその制御方法、並びに電子機器を提供することが本発明の目的である。

本願の発明に係る半導体装置は、第１記憶部と、第２記憶部と、判定部とを有する。判定部には、第１信号と第２信号とが入力される。第１信号は、第１記憶部もしくは第２記憶部に書き込みを許可する。第２信号は、第１記憶部に所定の情報が書き込み済であるか否かを示す。第１記憶部に所定の情報が書き込み済であることを第２信号が示す場合に、第２記憶部への書き込みを禁止する信号を判定部は出力する。

また、本願の発明に係る半導体装置の制御方法は、本願の発明に係る上記半導体装置についての制御方法である。第１記憶部もしくは第２記憶部に書き込みを許可する第１信号と、第１記憶部に所定の情報が書き込み済であるか否かを示す第２信号とが入力される。所定の情報が書き込み済であることを第２信号が示す場合に、第２記憶部への書き込みを禁止する信号が出力される。

また、本願の発明に係る電子機器は、第１記憶部と、第２記憶部と、第２記憶部に格納された第２情報に応じた動作をする回路と、判定部とを有する。判定部には、第１信号と第２信号とが入力される。第１信号は、第１記憶部もしくは第２記憶部に書き込みを許可する。第２信号は、第１記憶部に第１情報が書き込み済であるか否かを示す。第１情報が書き込み済であることを第２信号が示す場合に、第２記憶部への書き込みを禁止する信号を判定部は出力する。

これにより、第１記憶部に所定の情報もしくは第１情報が書き込み済であるか否かが、第２信号により示される。第１記憶部に所定の情報もしくは第１情報が書き込み済であることを第２信号が示す場合、第２記憶部への書き込みが禁止される。したがって、第三者による不当な書き込みを防止することができる。

本発明の半導体装置およびその制御方法、並びに電子機器によれば、第三者による不当な書き込みを防止することができる。耐タンパ性の向上が図られる。

以下では、本発明の実施形態のうち、１ビットの情報を記憶する記憶ブロックである１ビットイーフューズ（以下、１ｂｉｔ Ｅ‐Ｆｕｓｅと表記する。）を有して構成される実施形態について、図面を参照して説明する。

図１は１ｂｉｔ Ｅ‐Ｆｕｓｅの構成例を簡易的に示す回路ブロック図である。図１に示される１ｂｉｔ Ｅ‐Ｆｕｓｅ１は、書き込み回路１ａと、イーフューズ素子（以下、Ｅ‐Ｆｕｓｅ素子と表記する。）１ｂと、読み出し回路１ｃとを有する。

ここで、Ｅ‐Ｆｕｓｅ素子１ｂは、情報の書き込みが１方向に１度だけ可能な記憶素子である。１方向への書き込みとは、一方の論理レベルから他方の論理レベルへの書き換えは可能だが、その逆は不可能な不可逆な書き込みをいう。Ｅ‐Ｆｕｓｅ素子１ｂは、例えば、電流を流し導線を焼き切る等によるフューズ切断前後の状態をそれぞれＬレベル、Ｈレベル、あるいはその逆とすることで情報を記憶する。

書き込み信号ＷＥに応じて、書き込み回路１ａはＥ‐Ｆｕｓｅ素子１ｂを切断する。すなわち、Ｅ‐Ｆｕｓｅ素子１ｂに情報が書き込まれる。読み出し制御信号ＳＥＮＳＥに応じて、読み出し回路１ｃはＥ‐Ｆｕｓｅ素子１ｂのデータを読み出し、フューズデータ出力信号ＦＯを出力する。

図２は図１に示される１ｂｉｔ Ｅ‐Ｆｕｓｅ１の機能を表す。１ｂｉｔ Ｅ‐Ｆｕｓｅ１は、読み出し動作をするリード（Ｒｅａｄ）、休止状態であるスリープ（Ｓｌｅｅｐ）、書き込み動作をするライト（Ｗｒｉｔｅ）の３つのモード（Ｍｏｄｅ）を有する。また、図１での説明にあるように、１ｂｉｔ Ｅ‐Ｆｕｓｅ１は２つの入力信号（Ｉｎｐｕｔ）と１つの出力信号（Ｏｕｔｐｕｔ）とを有する。２つの入力信号とは、書き込み信号ＷＥおよび読み出し制御信号ＳＥＮＳＥである。１つの出力信号とは、フューズデータ出力信号ＦＯである。

書き込み信号ＷＥのＬレベルと、読み出し制御信号ＳＥＮＳＥのＨレベルとで、１ｂｉｔ Ｅ‐Ｆｕｓｅ１はリードモードとなる。リードモードでは、フューズデータ出力信号ＦＯは有効（ｖａｌｉｄ）である。すなわち、読み出し回路１ｃにより読み出されたＥ‐Ｆｕｓｅ素子１ｂのデータが出力される。ここでは、Ｅ‐Ｆｕｓｅ素子１ｂのデータは、切断前はＬレベル、切断後はＨレベルとする。

書き込み信号ＷＥのＬレベルと、読み出し制御信号ＳＥＮＳＥのＬレベルとで、１ｂｉｔ Ｅ‐Ｆｕｓｅ１はスリープモードとなる。スリープモードでは、フューズデータ出力信号ＦＯはＨレベルに固定である。

書き込み信号ＷＥのＨレベルと、読み出し制御信号ＳＥＮＳＥのＬレベルとで、１ｂｉｔ Ｅ‐Ｆｕｓｅ１はライトモードとなる。ライトモードでは、フューズデータ出力信号ＦＯはＨレベルに固定である。

書き込み信号ＷＥと、読み出し制御信号ＳＥＮＳＥとがともにＨレベルである入力は禁止される。この入力では、フューズデータ出力信号ＦＯはＨレベルとされる。

なお、図２に表された１ｂｉｔ Ｅ‐Ｆｕｓｅ１の機能や、Ｅ‐Ｆｕｓｅ素子１ｂのデータを切断前はＬレベル、切断後はＨレベルとすることは一例である。以下の各実施形態の説明は、図２に基づいてなされるが、これに限られるものではない。

図３は第１実施形態の回路ブロック図を示す。第１実施形態の構成を簡単に説明する。第１記憶部２０は、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０を有する。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の書き込み信号ＷＥ端子には、ＡＮＤゲート４０の出力が入力される。ＡＮＤゲート４０には、フリップフロップ（以下、ＦＦと表記する。）３０の出力（Ｑ）と、判定部６の出力信号ＥＮとが入力される。ＦＦ３０は、クリア端子（ＣＬＲ）にリセット信号ＲＢが、クロック端子（ＣＬＫ）にクロック信号ＣＬＫが、それぞれ入力される。ＦＦ３０のデータ端子（Ｄ）は、前段のＦＦ３の出力（Ｑ）と接続される。ＦＦ３は、セット端子（ＳＥＴ）にリセット信号ＲＢが、クロック端子（ＣＬＫ）にクロック信号ＣＬＫが、それぞれ入力される。ＦＦ３のデータ端子（Ｄ）は、グランドに接続される。

判定部６は、ＡＮＤゲート６０を有して構成される。第１実施形態では、判定部６の出力信号ＥＮは、ＡＮＤゲート６０により出力されるＡＮＤ信号である。ＡＮＤゲート６０には、第１信号Ｃｏｎｔ１と、保持部７から出力される第２信号Ｃｏｎｔ２とが入力される。保持部７は、ラッチ（ＬＡＴＣＨ）７０を有して構成される。第１実施形態では、第２信号Ｃｏｎｔ２は、ラッチ７０の出力（Ｑ）である。ラッチ７０により、ロジック回路で論理判定可能な電圧レベルに第２信号Ｃｏｎｔ２が保持される。ラッチ７０のデータ端子（Ｄ）は、インバータ５２の出力と接続される。ラッチ７０のジーティー端子（ＧＴ）には、パワーオンリセット信号ＰＯＲが入力される。インバータ５２には、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のフューズデータ出力信号ＦＯが入力される。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子には、ＯＲゲート５１の出力が入力される。ＯＲゲート５１には、パワーオンリセット信号ＰＯＲと、読み出し制御信号ＳＥＮＳＥとが入力される。

ここで、パワーオンリセット信号ＰＯＲとは、電源投入時の初期化動作を行う信号である。

第２記憶部２１は、ビット情報記憶ユニット２１０、…、２１（ｎ−１）を、１ビットごとに有して構成されている。ビット情報記憶ユニット２１０、…、２１（ｎ−１）は、１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）を有する。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の書き込み信号ＷＥ端子には、ＡＮＤゲート４１０、…、４１（ｎ−１）の出力が入力される。ＡＮＤゲート４１０、…、４１（ｎ−１）には、ＦＦ３１０、…、３１（ｎ−１）の出力（Ｑ）と、判定部６の出力信号ＥＮとが入力される。ＦＦ３１０、…、３１（ｎ−１）は、クリア端子（ＣＬＲ）にリセット信号ＲＢが、クロック端子（ＣＬＫ）にクロック信号ＣＬＫが、それぞれ入力される。ＦＦ３１０、…、３１（ｎ−１）のデータ端子（Ｄ）は、前段のＦＦの出力（Ｑ）と接続される。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の読み出し制御信号ＳＥＮＳＥ端子には、ＯＲゲート５１の出力が入力される。ビット情報記憶ユニット２１０、…、２１（ｎ−１）の出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］は、１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のフューズデータ出力信号ＦＯである。

このように構成された第１実施形態の作用を説明する。電源が投入されると、パワーオンリセット信号ＰＯＲが立ち上がる。ＯＲゲート５１を介して、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥはＨレベルとなる。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０はリードモードとなる。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子のデータが読み出され、フューズデータ出力信号ＦＯが出力される。フューズデータ出力信号ＦＯは、インバータ５２により論理が反転される。パワーオンリセット信号ＰＯＲの立ち上がりにより、ラッチ７０はフューズデータ出力信号ＦＯの反転論理を保持する。保持された論理の第２信号Ｃｏｎｔ２が、ラッチ７０により出力される。

一方、リセット信号ＲＢがＨレベルになることでＦＦは初期化され、ＦＦ３の出力（Ｑ）はＨレベル、ＦＦ３０、３１０、…、３１（ｎ−１）の出力（Ｑ）はＬレベルとなる。ＦＦ３、３０、３１０、…、３１（ｎ−１）は、クロック信号ＣＬＫを共通にし、データ端子（Ｄ）と出力（Ｑ）とを直列に接続している。したがって、リセット信号ＲＢがＨレベルからＬレベルになりリセットが解除されると、シフトレジスタのように、クロックごとにＦＦ３の出力（Ｑ）のＨレベルが後段のＦＦへ移動する。

情報が書き込まれる、すなわち、Ｅ‐Ｆｕｓｅ素子が切断される１ｂｉｔ Ｅ‐Ｆｕｓｅと接続されているＦＦにＨレベルが移動したときに、判定部６の出力信号ＥＮ、すなわち、ＡＮＤゲート６０のＡＮＤ信号がＨレベルとなれば、ＡＮＤゲート４０、４１０、…、４１（ｎ−１）を介して、その１ｂｉｔ Ｅ‐Ｆｕｓｅの書き込み信号ＷＥはＨレベルとなる。１ｂｉｔ Ｅ‐Ｆｕｓｅはライトモードとなり、そのＥ‐Ｆｕｓｅ素子が切断される。

第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断前の場合、そのフューズデータ出力信号ＦＯはＬレベルである。したがって、ラッチ７０により第２信号Ｃｏｎｔ２はＨレベルに保持され、出力される。よって、ＡＮＤゲート６０のＡＮＤ信号は、第１信号Ｃｏｎｔ１と同相の信号となる。

第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断後の場合、そのフューズデータ出力信号ＦＯはＨレベルである。したがって、ラッチ７０により第２信号Ｃｏｎｔ２はＬレベルに保持され、出力される。よって、第１信号Ｃｏｎｔ１はマスクされる。ＡＮＤゲート６０のＡＮＤ信号は、Ｌレベルに固定される。

これにより、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断される前は、第１信号Ｃｏｎｔ１により第１記憶部２０もしくは第２記憶部２１に書き込みが許可される。一方、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断された後は、第１信号Ｃｏｎｔ１はマスクされ、ＡＮＤゲート６０のＡＮＤ信号がＬレベルに固定される。そのため、判定部６の出力信号ＥＮは、第２記憶部２１への書き込みを禁止する。第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断されたか否かが、第２信号Ｃｏｎｔ２により示される。すなわち、第１実施形態では、書き込み済であるか否かが第２信号Ｃｏｎｔ２により示される所定の情報とは、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０への書き込み情報である。第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０へ情報を書き込むことで、以後の第２記憶部２１への書き込みを判定部６の出力信号ＥＮにより禁止できる。

第１実施形態では、電源が投入されると、パワーオンリセット信号ＰＯＲにより必ず１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子のデータが読み出される。そのため、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０へ情報が書き込み済であれば、確実に第三者による不当な書き込みを防止することができる。なお、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０、１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が切断されるには、各１ｂｉｔ Ｅ‐Ｆｕｓｅがライトモードとされる必要がある。各１ｂｉｔ Ｅ‐Ｆｕｓｅの読み出し制御信号ＳＥＮＳＥがＬレベルとされる必要がある。その際、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０が書き込み前であっても、そのフューズデータ出力信号ＦＯはＨレベルとなる（図２参照）。したがって、書き込みが禁止されるようにも思われる。しかし、電源投入時の第２信号Ｃｏｎｔ２がラッチ７０により保持されるため、判定部６の出力信号ＥＮが第２記憶部２１への書き込みを禁止することはない。第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０が書き込み前であれば、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０、１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子の切断は可能である。

図４は第２実施形態の回路ブロック図を示す。第２実施形態の構成を簡単に説明する。第１記憶部２０は、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０を有する。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の書き込み信号ＷＥ端子には、ＡＮＤゲート４０の出力が入力される。ＡＮＤゲート４０には、ＦＦ３０の出力（Ｑ）と、第１信号Ｃｏｎｔ１とが入力される。ＦＦ３０の接続、およびＦＦ３の接続については、図３で説明された第１実施形態と同様なため、説明を省略する。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子には、ＡＮＤゲート５４の出力が入力される。ＡＮＤゲート５４には、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰと、インバータ５３により論理が反転された読み出し制御信号ＳＥＮＳＥとが入力される。

判定部６は、ＡＮＤゲート６０を有して構成される。第２実施形態では、判定部６の出力信号ＥＮは、ＡＮＤゲート６０により出力されるＡＮＤ信号である。ＡＮＤゲート６０には、第１信号Ｃｏｎｔ１と、インバータ５５から出力される第２信号Ｃｏｎｔ２とが入力される。インバータ５５には、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のフューズデータ出力信号ＦＯが入力される。第２実施形態では、第２信号Ｃｏｎｔ２は、インバータ５５により論理が反転された、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のフューズデータ出力信号ＦＯである。

第２記憶部２１の構成については、図３で説明された第１実施形態と同様なため、説明を省略する。

このように構成された第２実施形態の作用を説明する。ＦＦ３、３０、３１０、…、３１（ｎ−１）の作用については、図３で説明された第１実施形態と同様なため、説明を省略する。

第１実施形態では、第１記憶部２０の読み出し動作と第２記憶部２１の読み出し動作とは、ともに読み出し制御信号ＳＥＮＳＥにより制御されていた。第２実施形態は、読み出し制御信号ＳＥＮＳＥの他に、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰを有する。第１記憶部２０の読み出し動作と第２記憶部２１の読み出し動作とは、別々に制御されることになる。

第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０がリードモード以外の場合、そのフューズデータ出力信号ＦＯはＨレベルとされる（図２参照）。よって、インバータ５５により第２信号Ｃｏｎｔ２はＬレベルとなる。第１信号Ｃｏｎｔ１はマスクされ、ＡＮＤゲート６０のＡＮＤ信号は、Ｌレベルに固定される。したがって、判定部６の出力信号ＥＮは第２記憶部２１への書き込みを禁止する。そのため、第２記憶部２１の書き込み動作をするには、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０がリードモードであり、そのＥ‐Ｆｕｓｅ素子のデータが読み出される必要がある。すなわち、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子は、リードモードのＨレベルとされなければならない。一方、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の読み出し制御信号ＳＥＮＳＥ端子は、ライトモードのＬレベルとされなければならない。

読み出し制御信号ＳＥＮＳＥがＬレベル、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰがＨレベルのとき、インバータ５３、ＡＮＤゲート５４により、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子はＨレベルとなる。一方、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の読み出し制御信号ＳＥＮＳＥ端子はＬレベルとなる。これにより、第２記憶部２１の書き込み動作ができる。

第２実施形態では、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰと読み出し制御信号ＳＥＮＳＥとが組み合わせられる。これにより、第２実施形態では第１実施形態と異なりパワーオンリセット信号ＰＯＲを用いなくとも、同様の効果が得られる。すなわち、第２実施形態においても、書き込み済であるか否かが第２信号Ｃｏｎｔ２により示される所定の情報とは、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０への書き込み情報である。第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０へ情報を書き込むことで、以後の第２記憶部２１への書き込みを判定部６の出力信号ＥＮにより禁止できる。第２実施形態では、第２記憶部２１の書き込み動作をするには、第１記憶部２０が有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子のデータを必ず読み出さなければならない。そのため、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０へ情報が書き込み済であれば、確実に第三者による不当な書き込みを防止することができる。

また、読み出し制御信号ＳＥＮＳＥがＨレベルのときは、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰの論理レベルにかかわらず、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子はＬレベル、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の読み出し制御信号ＳＥＮＳＥ端子はＨレベルとなる。これにより、第２記憶部２１の読み出し動作ができる。

読み出し制御信号ＳＥＮＳＥ、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰがともにＬレベルのときは、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の読み出し制御信号ＳＥＮＳＥ端子はともにＬレベルとなる。これは、第１記憶部２０、第２記憶部２１含めた半導体装置全体のスリープモードになる。

第１記憶部２０の書き込み動作がされる場合、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０がライトモードとされる。その場合も、第２記憶部２１の書き込み動作には、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０がリードモードであることが必要なので、第２記憶部２１の書き込み保護には問題がない。

第２実施形態では、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０については、判定部６の出力信号ＥＮによる書き込み禁止はなされない。しかし、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子は、情報の書き込みが１方向に１度だけ可能な記憶素子である。そのため、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０に１度情報が書き込まれれば、第２記憶部２１の書き込み保護には問題がない。

リードモードでは直流電流が流れ、電力を消費する。第２実施形態では、第１記憶部２０の読み出し動作と第２記憶部２１の読み出し動作とは別々に制御される。そのため、第２記憶部の書き込み動作時以外は、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０をリードモードとしないことで、省電力を図ることができる。

図５は第３実施形態の回路ブロック図を示す。第３実施形態の構成を簡単に説明する。第１記憶部２０は、判定部６、保持部７、演算部８を有する。

判定部６は、ＡＮＤゲート６０を有して構成される。第３実施形態では、判定部６の出力信号ＥＮは、ＡＮＤゲート６０により出力されるＡＮＤ信号である。ＡＮＤゲート６０には、第１信号Ｃｏｎｔ１と、保持部７から出力される第２信号Ｃｏｎｔ２とが入力される。保持部７はラッチ７０を有して構成される。第３実施形態では、第２信号Ｃｏｎｔ２は、ラッチ７０の出力（Ｑ）である。ラッチ７０により、ロジック回路で論理判定可能な電圧レベルに第２信号Ｃｏｎｔ２が保持される。ラッチ７０のデータ端子（Ｄ）は、演算部８の出力と接続される。ラッチ７０のジーティー端子（ＧＴ）には、パワーオンリセット信号ＰＯＲが入力される。演算部８はＮＯＲゲート８０を有して構成される。第３実施形態では、演算部８の出力は、ＮＯＲゲート８０により出力されるＮＯＲ信号である。ＮＯＲゲート８０には、第２記憶部２１の有するビット情報記憶ユニット２１０、…、２１（ｎ−１）の出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］、すなわち、１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のフューズデータ出力信号ＦＯが入力される。

ＦＦ３および第２記憶部２１については、図３で説明された第１実施形態と同様なため、説明を省略する。また、ＯＲゲート５６についても、図３で説明された第１実施形態のＯＲゲート５１と同様なため、説明を省略する。

このように構成された第３実施形態の作用を説明する。ＦＦ３、３１０、…、３１（ｎ−１）の作用については、図３で説明された第１実施形態と同様なため、説明を省略する。

第１、第２実施形態では、第１記憶部２０は１ｂｉｔ Ｅ‐Ｆｕｓｅ１０を有していた。書き込み済であるか否かが第２信号Ｃｏｎｔ２により示される所定の情報とは、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０への書き込み情報であった。第３実施形態では、書き込み済であるか否かが第２信号Ｃｏｎｔ２により示される所定の情報とは、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）への書き込み情報になる。

電源が投入されると、パワーオンリセット信号ＰＯＲが立ち上がる。ＯＲゲート５６を介して、１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の読み出し制御信号ＳＥＮＳＥはＨレベルとなる。１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）はリードモードとなる。１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子のデータが読み出され、それらのフューズデータ出力信号ＦＯ、すなわち、出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］が出力される。出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］は、ＮＯＲゲート８０に入力される。パワーオンリセット信号ＰＯＲの立ち上がりにより、ラッチ７０はＮＯＲゲート８０のＮＯＲ信号の論理を保持する。保持された論理の第２信号Ｃｏｎｔ２が、ラッチ７０により出力される。

第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が全て切断前の場合、それらのフューズデータ出力信号ＦＯは全てＬレベルである。ＮＯＲゲート８０に入力される出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］は、全てＬレベルである。したがって、ＮＯＲゲート８０のＮＯＲ信号はＨレベルである。ラッチ７０により第２信号Ｃｏｎｔ２はＨレベルに保持され、出力される。よって、ＡＮＤゲート６０のＡＮＤ信号は、第１信号Ｃｏｎｔ１と同相の信号となる。

第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が１つでも切断後の場合、切断後のＥ‐Ｆｕｓｅ素子を有する１ｂｉｔ Ｅ‐Ｆｕｓｅのフューズデータ出力信号ＦＯはＨレベルとなる。ＮＯＲゲート８０に入力される出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］のうち、Ｈレベルとなるものがある。したがって、ＮＯＲゲート８０のＮＯＲ信号はＬレベルである。ラッチ７０により第２信号Ｃｏｎｔ２はＬレベルに保持され、出力される。よって、第１信号Ｃｏｎｔ１はマスクされ、ＡＮＤゲート６０のＡＮＤ信号は、Ｌレベルに固定される。

これにより、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が１つも切断されていないときは、第１信号Ｃｏｎｔ１により第２記憶部２１に書き込みが許可される。一方、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が１つでも切断された後は、第１信号Ｃｏｎｔ１はマスクされ、ＡＮＤゲート６０のＡＮＤ信号がＬレベルに固定される。そのため、判定部６の出力信号ＥＮは、第２記憶部２１への書き込みを禁止する。第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が切断されたか否かが、第２信号Ｃｏｎｔ２により示される。すなわち、第３実施形態では、書き込み済であるか否かが第２信号Ｃｏｎｔ２により示される所定の情報とは、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）への書き込み情報となるのである。第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）へ情報を書き込むことで、以後の第２記憶部２１への書き込みを判定部６の出力信号ＥＮにより禁止できる。

第３実施形態では、電源が投入されると、パワーオンリセット信号ＰＯＲにより必ず１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子のデータが読み出される。そのため、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）へ情報が書き込み済であれば、確実に第三者による不当な書き込みを防止することができる。なお、１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が切断されるには、各１ｂｉｔ Ｅ‐Ｆｕｓｅがライトモードとされる必要がある。各１ｂｉｔ Ｅ‐Ｆｕｓｅの読み出し制御信号ＳＥＮＳＥがＬレベルとされる必要がある。その際、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）が全て書き込み前であっても、各フューズデータ出力信号ＦＯはＨレベルとなる（図２参照）。したがって、書き込みが禁止されるようにも思われる。しかし、電源投入時の第２信号Ｃｏｎｔ２がラッチ７０により保持されるため、書き込みの最中は判定部６の出力信号ＥＮが第２記憶部２１への書き込みを禁止することはない。１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子の切断は、電源が落とされるまで可能である。

図６は、図４の回路ブロック図に示される第２実施形態について、低電圧対策を取り入れた第１具体例を示す。図６に示される第２実施形態の第１具体例の構成を簡単に説明する。第１記憶部２０は、図４に示される第２実施形態と比較して、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２、ＦＦ３０‐２、ＡＮＤゲート４０‐２、インバータ５７、およびＯＲゲート５８をさらに有している。

ＯＲゲート５８には、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のフューズデータ出力信号ＦＯと、インバータ５７により論理反転された１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２のフューズデータ出力信号ＦＯとが入力される。第２実施形態の第１具体例では、第２信号Ｃｏｎｔ２は、インバータ５５により論理が反転された、ＯＲゲート５８のＯＲ信号である。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２の読み出し制御信号ＳＥＮＳＥ端子や書き込み信号ＷＥ端子、ＦＦ３０‐２、ＡＮＤゲート４０‐２については、それぞれ１ｂｉｔ Ｅ‐Ｆｕｓｅ１０の読み出し制御信号ＳＥＮＳＥ端子や書き込み信号ＷＥ端子、ＦＦ３０、ＡＮＤゲート４０と同様に接続される。また、第２記憶部２１、その他の構成については、図４に示される第２実施形態と同様なため、説明を省略する。

このように構成された第２実施形態の第１具体例の作用を説明する。ＦＦ３、３０、３０‐２、３１０、…、３１（ｎ−１）の作用については、図４に示される第２実施形態と同様なため、説明を省略する。読み出し制御信号ＳＥＮＳＥと書き込み保護読み出し制御信号ＳＥＮＳＥＷＰとの組み合わせによる作用についても、図４に示される第２実施形態と同様なため、説明を省略する。

第２実施形態の第１具体例では、まず、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２のＥ‐Ｆｕｓｅ素子が切断される。図４に示される第２実施形態で説明されたように、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０については、判定部６の出力信号ＥＮによる書き込み禁止はなされない。同様に１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２についても、書き込み禁止はなされない。したがって、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２のＥ‐Ｆｕｓｅ素子の切断が可能である。

１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２のＥ‐Ｆｕｓｅ素子が切断されると、そのフューズデータ出力信号ＦＯはＨレベルとなる。インバータ５７の出力はＬレベルとなる。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子は未切断のままであれば、ＯＲゲート５８のＯＲ信号はＬレベルである。インバータ５５により第２信号Ｃｏｎｔ２はＨレベルとされる。したがって、ＡＮＤゲート６０のＡＮＤ信号は、第１信号Ｃｏｎｔ１と同相の信号となる。よって、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断される前は、第１信号Ｃｏｎｔ１により第１記憶部２０もしくは第２記憶部２１に書き込みが許可される。

第２記憶部２１への書き込みが済んだら、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断される。ＯＲゲート５８のＯＲ信号はＨレベルとなる。インバータ５５により第２信号Ｃｏｎｔ２はＬレベルとされる。したがって、第１信号Ｃｏｎｔ１はマスクされ、ＡＮＤゲート６０のＡＮＤ信号は、Ｌレベルに固定される。そのため、判定部６の出力信号ＥＮは、第２記憶部２１への書き込みを禁止する。

このように、図６に示される第２実施形態の第１具体例においても、図４に示される第２実施形態で説明されたのと同様の効果が得られる。続いて、図６に示される第２実施形態の第１具体例において取り入れられた低電圧対策の作用について説明する。

電源電圧が所定の動作条件を満たさない低電圧においては、各１ｂｉｔ Ｅ‐Ｆｕｓｅの周辺ロジック回路は動作するが、フューズデータ出力信号ＦＯは誤った論理となることが起こり得る。例えば、Ｅ‐Ｆｕｓｅ素子が切断され、フューズデータ出力信号ＦＯは本来Ｈレベルとなるところ、Ｌレベルが出力されてしまうことがある。この場合、各１ｂｉｔ Ｅ‐Ｆｕｓｅの周辺ロジック回路は動作しても、半導体装置全体としてはクロックが間に合わなくなったり、ＳＲＡＭが機能しなかったりして動作しない。したがって、フューズデータ出力信号ＦＯが誤った論理で出力される状態で半導体装置全体が動作することはない。しかし、図４に示される第２実施形態において、第１記憶部２０が有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のフューズデータ出力信号ＦＯの論理が反転すると、書き込みを禁止する効果が失われることは有り得る。すなわち、第三者による不当な書き込みを防止することに問題が生じる。

図６に示される第２実施形態の第１具体例では、第１記憶部２０は１ｂｉｔ Ｅ‐Ｆｕｓｅ１０と１０‐２とを有する。第２記憶部２１への書き込みを禁止するため、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０および１０‐２それぞれのＥ‐Ｆｕｓｅ素子が切断される。したがって、フューズデータ出力信号ＦＯが本来ＨレベルとなるところＬレベルが出力されても、ＯＲゲート５８のＯＲ信号はＨレベルとなる。インバータ５５により第２信号Ｃｏｎｔ２はＬレベルとなる。ＡＮＤゲート６０のＡＮＤ信号はＬレベルに固定される。よって、判定部６の出力信号ＥＮは第２記憶部２１への書き込みを禁止することができる。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０と１０‐２とは同じ回路構成のため、それぞれの読み出し回路の正常な読み出し、または誤った読み出しは同じように起きる。そのため、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０は誤った読み出しがなされてフューズデータ出力信号ＦＯがＬレベルになり、かつ、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２は正常な読み出しがなされてフューズデータ出力信号ＦＯがＨレベルになる、ということはない。

このように、図６に示される第２実施形態の第１具体例では、１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のフューズデータ出力信号ＦＯがＨレベルのとき第２記憶部２１への書き込みが禁止される。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２のフューズデータ出力信号ＦＯがＬレベルのとき第２記憶部２１への書き込みが禁止される。これにより、電源電圧が所定の動作条件を満たさない低電圧においてフューズデータ出力信号ＦＯが誤った論理となっても、第２記憶部２１への書き込みを禁止する効果が得られる。低電圧でも、第三者による不当な書き込みを防止することができる。

ここで、特許請求の範囲との対応は以下の通りである。
第１信号Ｃｏｎｔ１は、第１記憶部もしくは第２記憶部に書き込みを許可する第１信号の一例である。
第２信号Ｃｏｎｔ２は、第１記憶部に所定の情報もしくは第１情報が書き込み済であるか否かを示す第２信号の一例である。
ＡＮＤゲート６０は、判定部の一例である。
判定部６の出力信号ＥＮは、第２記憶部への書き込みを禁止する信号の一例である。
第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０、１０‐２のＥ‐Ｆｕｓｅ素子は、第１フューズの一例である。
第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子は、第２フューズの一例である。
ラッチ７０は、保持部の一例である。
ＮＯＲゲート８０は、演算部の一例である。
１ｂｉｔ Ｅ‐Ｆｕｓｅ１０への書き込み情報、１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）への書き込み情報は、所定の情報もしくは第１情報の一例である。
出力信号ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］は、第２記憶部における情報の書き込みを読み出した信号もしくは第２情報の一例である。

以上、詳細に説明したように、本発明の第１実施形態によれば、電源が投入されるとパワーオンリセット信号ＰＯＲにより必ず１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子のデータが読み出される。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断されたか否かが第２信号Ｃｏｎｔ２により示される。これにより、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０へ情報が書き込み済であれば、確実に第２記憶部２１への書き込みを判定部６の出力信号ＥＮにより禁止できる。

本発明の第２実施形態によれば、書き込み保護読み出し制御信号ＳＥＮＳＥＷＰと読み出し制御信号ＳＥＮＳＥとが組み合わせられる。第２記憶部２１の書き込み動作をするには、第１記憶部２０が有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子のデータを必ず読み出さなければならない。１ｂｉｔ Ｅ‐Ｆｕｓｅ１０のＥ‐Ｆｕｓｅ素子が切断されたか否かが第２信号Ｃｏｎｔ２により示される。これにより、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０へ情報が書き込み済であれば、確実に第２記憶部２１への書き込みを判定部６の出力信号ＥＮにより禁止できる。また、第２記憶部の書き込み動作時以外は、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０をリードモードとしないことで、省電力を図ることができる。第１記憶部２０が１ｂｉｔ Ｅ‐Ｆｕｓｅ１０に加えて１ｂｉｔ Ｅ‐Ｆｕｓｅ１０‐２を有することで、電源電圧が所定の動作条件を満たさない低電圧においてフューズデータ出力信号ＦＯが誤った論理となっても、第２記憶部２１への書き込みを禁止する効果が得られる。

本発明の第３実施形態によれば、電源が投入されるとパワーオンリセット信号ＰＯＲにより必ず１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子のデータが読み出される。１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）のＥ‐Ｆｕｓｅ素子が切断されたか否かが、第２信号Ｃｏｎｔ２により示される。これにより、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）へ情報が書き込み済であれば、確実に第２記憶部２１への書き込みを判定部６の出力信号ＥＮにより禁止できる。

このように本発明の半導体装置およびその制御方法によれば、所定の情報が書き込み済であれば、第２記憶部２１への書き込みが禁止される。その結果、第１信号Ｃｏｎｔ１などの外部からの操作によらず、第２記憶部２１への書き込みが禁止され、第三者による不当な書き込みを防止することができる。耐タンパ性の向上が図られる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、第１記憶部２０および第２記憶部２１における情報の書き込みは、各１ｂｉｔ Ｅ‐ＦｕｓｅのＥ‐Ｆｕｓｅ素子の切断もしくは非切断に基づく書き込みであるとして説明されたが、これに限定されるものではない。Ｅ‐Ｆｕｓｅ素子のデータについて、切断前はＬレベル、切断後はＨレベルとして説明したが、この逆であっても本発明の目的を達成することは可能である。図２に表された１ｂｉｔ Ｅ‐Ｆｕｓｅの機能についても、これに限られるものではない。

判定部６はＡＮＤゲート６０を、保持部７はラッチ７０を、演算部８はＮＯＲゲート８０をそれぞれ有して構成されるが、これに限定されるものではない。図３の第１実施形態および図４の第２実施形態では、第１記憶部２０が１ｂｉｔ Ｅ‐Ｆｕｓｅ１０を１つ有する。このことについて、第１記憶部２０が複数の１ｂｉｔ Ｅ‐Ｆｕｓｅを有してもよいことは言うまでもない。例えば、第１記憶部２０がＮ個の１ｂｉｔ Ｅ‐Ｆｕｓｅを有する場合、第２記憶部２１への１回の書き込み動作につき１個の１ｂｉｔ Ｅ‐Ｆｕｓｅを対応させ、Ｎ個の１ｂｉｔ Ｅ‐Ｆｕｓｅ全てが書き込まれることで、第２記憶部２１への書き込みを禁止するようなことも考えられる。書き込み回数に応じて、第２記憶部２１への書き込みの禁止を制御することができる。

前記第１〜第３の各実施形態において、第２記憶部２１をいくつかの領域に分け、領域ごとに書き込みの禁止を制御することもできる。
第１、第２実施形態では、第１記憶部２０の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１０への情報の書き込みをきっかけにして、第２記憶部２１への書き込みを禁止する。第３実施形態では、第２記憶部２１の有する１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）への情報の書き込みをきっかけにして、第２記憶部２１への書き込みを禁止する。これらを組み合わせることも当然に考えられる。そうすることで、例えば、第２記憶部２１の有する各ビット情報記憶ユニット２１０、…、２１（ｎ−１）の書き込み状況と、第２記憶部２１全体の書き込み回数との２条件から第２記憶部２１への書き込みの禁止を制御することができる。

前記実施形態は、第２記憶部２１の１ｂｉｔ Ｅ‐Ｆｕｓｅ１１０、…、１１（ｎ−１）の書き込み信号ＷＥがＨレベルとされないため、第２記憶部２１のＥ‐Ｆｕｓｅ素子が切断されない、という構成を有する。これにより第２記憶部２１の書き込みが禁止される。しかし、これに限られない。例えば、リセット信号ＲＢがＬレベルとされないことによっても、第２記憶部２１の書き込みを禁止することができる。リセット信号ＲＢがＬレベルにされない、すなわち、リセット信号ＲＢのＨレベルが維持されると、ＦＦは初期化され続ける。したがって、クロックごとにＦＦ３の出力（Ｑ）のＨレベルが後段のＦＦへ移動する作用が得られないからである。

なお、本発明の記憶部を、パーソナルコンピュータ、携帯電話、デジタルカメラ、ゲーム機器含め、一般的な電子機器に搭載してもよい。
本発明の記憶部に製造番号や電子機器の動作情報等といった種々の情報を格納し、格納された種々の情報を読み出し、読み出した種々の情報に基づいて電子機器を動作させる。
本発明の記憶部は耐タンパ性を有するので、種々の情報が書き換えられることはなく、電子機器を正常な状態で動作させることができる。

１ｂｉｔ Ｅ‐Ｆｕｓｅの構成例を簡易的に示す回路ブロック図である。 １ｂｉｔ Ｅ‐Ｆｕｓｅの機能を表すものである。 本発明の第１実施形態の回路ブロック図である。 本発明の第２実施形態の回路ブロック図である。 本発明の第３実施形態の回路ブロック図である。 第２実施形態の第１具体例を示す回路ブロック図である。

符号の説明

１、１０、１０‐２、１１０、…、１１（ｎ−１） １ｂｉｔ Ｅ‐Ｆｕｓｅ
１ａ 書き込み回路
１ｂ イーフューズ素子（Ｅ‐Ｆｕｓｅ素子）
１ｃ 読み出し回路
２０ 第１記憶部
２１ 第２記憶部
２１０、…、２１（ｎ−１） ビット情報記憶ユニット
３、３０、３０‐２、３１０、…、３１（ｎ−１） フリップフロップ（ＦＦ）
４０、４０‐２、４１０、…、４１（ｎ−１） ＡＮＤゲート
５１、５６、５８ ＯＲゲート
５２、５３、５５、５７ インバータ
５４ ＡＮＤゲート
６ 判定部
６０ ＡＮＤゲート
７ 保持部
７０ ラッチ（ＬＡＴＣＨ）
８ 演算部
８０ ＮＯＲゲート
ＣＬＫ クロック信号
Ｃｏｎｔ１ 第１信号
Ｃｏｎｔ２ 第２信号
ＥＮ 判定部６の出力信号
ＦＯ フューズデータ出力信号
ＯＵＴ［０］、…、ＯＵＴ［ｎ−１］ ビット情報記憶ユニット２１０、…、２１（ｎ−１）の出力信号
ＰＯＲ パワーオンリセット信号
ＳＥＮＳＥ 読み出し制御信号
ＳＥＮＳＥＷＰ 書き込み保護読み出し制御信号
ＷＥ 書き込み信号

Claims (10)

1. 第１記憶部と、
   第２記憶部と、
   前記第１記憶部もしくは前記第２記憶部に書き込みを許可する第１信号と、前記第１記憶部に所定の情報が書き込み済であるか否かを示す第２信号とが入力される判定部とを有し、
   前記判定部は、前記第２信号が前記所定の情報が書き込み済であることを示す場合に、前記第２記憶部への書き込みを禁止する信号を出力することを特徴とする半導体装置。
2. 前記第１記憶部および前記第２記憶部は、情報の書き込みを一度のみ許容する記憶部であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１記憶部は第１フューズを有し、
   前記第２記憶部は第２フューズを有し、
   前記第１記憶部および前記第２記憶部における前記情報の書き込みは、前記第１フューズもしくは前記第２フューズの切断もしくは非切断に基づく書き込みであることを特徴とする請求項２に記載の半導体装置。
4. 前記第２信号は、電源電圧が所定の動作条件を満たさない場合でも、前記判定部が前記第２記憶部への書き込みを禁止する信号を出力することを可能とする信号であることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の半導体装置。
5. 前記第１記憶部が複数の前記第１フューズを有することで、前記第２信号が前記第２記憶部への書き込みを禁止する信号を出力することを可能にすることを特徴とする請求項４に記載の半導体装置。
6. 前記第２信号を、電源立ち上げに伴う初期化動作に応じて、ロジック回路で論理判定可能な電圧レベルに保持する保持部を有することを特徴とする請求項１乃至３の少なくとも何れか１項に記載の半導体装置。
7. 前記第１記憶部は演算部を有し、
   前記演算部は、前記第２記憶部における前記情報の書き込みを読み出した信号を入力とすることを特徴とする請求項１乃至３、もしくは６の少なくとも何れか１項に記載の半導体装置。
8. 前記判定部は、前記第２信号が前記所定の情報が書き込み済であることを示す場合に、前記第１信号をマスクすることを特徴とする請求項１に記載の半導体装置。
9. 第１記憶部もしくは第２記憶部に書き込みを許可する第１信号と、前記第１記憶部に所定の情報が書き込み済であるか否かを示す第２信号とを入力し、
   前記第２信号が前記所定の情報が書き込み済であることを示す場合に、前記第２記憶部への書き込みを禁止する信号を出力することを特徴とする半導体装置の制御方法。
10. 第１記憶部と、
    第２記憶部と、
    前記第２記憶部に格納された第２情報に応じた動作をする回路と、
    前記第１記憶部もしくは前記第２記憶部に書き込みを許可する第１信号と、前記第１記憶部に第１情報が書き込み済であるか否かを示す第２信号とが入力される判定部とを有し、
    前記判定部は、前記第２信号が前記第１情報が書き込み済であることを示す場合に、前記第２記憶部への書き込みを禁止する信号を出力することを特徴とする電子機器。
    

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