JP2007184959A - プログラマブル論理デバイス - Google Patents
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Abstract
【解決手段】フリップフロップ57はイネーブル状態において組み合わせ論理回路ブロック(ルックアップテーブル56)の出力状態を蓄積する。マルチプレクサ58は、組み合わせ論理回路ブロックの出力またはフリップフロップ57の出力を選択して出力する。そして、コンフィギュレーション情報に含まれる情報により、マルチプレクサ58の出力としてフリップフロップ57の出力が選択された場合に、フリップフロップ57がイネーブル状態となり、組み合わせ論理回路の出力が選択された場合に、フリップフロップ57がディセーブル状態になる。これにより、コンフィギュレーションを切り換える前の組み合わせ論理回路ブロックの出力状態を蓄積可能になり、前のコンフィギュレーションの結果を蓄積するメモリを新たに設ける必要がなくなる。
【選択図】図13
Description
第1は、ルックアップテーブルと呼ばれるメモリとマルチプレクサ、あるいは基礎的なゲート、および、フリップフロップで構成される論理ブロックと、プログラマブル配線、および、プログラマブルI/Oブロックを持ち、電源が遮断された後にコンフィギュレーション情報が消失するものである。
ここで、第1のカテゴリに属するプログラマブル論理デバイスとして、コンフィギュレーションメモリに、SRAM(Static Random Access Memory)型のメモリを使用した例が公知である(米国特許第4642487号)。
従来のプログラマブル論理デバイスでは、単位面積あたりの論理ゲートの数が小さく、かつ、コンフィギュレーション情報が、電源が遮断されたときに消失してしまう。このため、プログラマブル論理デバイスを使うには、プログラマブル論理デバイスおよび不揮発性メモリの少なくとも2つのチップが必要であり、デバイス点数の増加によるコスト増加や、ボード面積の増大という問題を生じていた。
図1は、本実施の形態のプログラマブル論理デバイスの概略の構成を示す図である。
図2は強誘電体メモリを使用したプログラマブル論理デバイスの全体回路を例示した模式図である。
図3は論理ブロックアレイをより詳細に示した模式図例である。
論理ブロックアレイ11は、複数の、図示の例では、16個の論理ブロック21と、メモリ制御回路22とで構成される。それぞれの論理ブロック21は、図3の左側に示されるように、強誘電体メモリセルで作られた複数の、図示の例では、8つのコンフィギュレーションメモリ230〜237と、このコンフィギュレーションメモリ230〜237にコンフィギュレーション情報を書き込むロード回路24と、論理的なブロックを構成する4入力ルックアップテーブル25およびフリップフロップおよび出力マルチプレクサ26とで構成される。
4入力ルックアップテーブル25は、原理的には図3に示すように、合計で8種類の論理動作に対応可能なコンフィギュレーションメモリ230〜237から供給される16ビットのメモリ27と、16対1のマルチプレクサ28とで構成される。16ビットのメモリ27は、SRAM型セルまたは強誘電体メモリセルで構成することができる。マルチプレクサ28は、16ビットのメモリ27の出力のうちの1つを選択する機能を有し、論理ブロック入力となる4つの入力A,B,C,Dを有している。
ロード回路24およびコンフィギュレーションメモリ230〜237は、コンフィギュレーション情報を転送するためのシフトレジスタ30と、このシフトレジスタ30からのデータを強誘電体メモリに書き込むための書き込み回路31と、強誘電体メモリセルアレイ32と、この強誘電体メモリセルアレイ32に書き込まれたデータを4入力ルックアップテーブル25に出力する出力バッファ33と、メモリの内容をシフトレジスタに読み出すことができる読み出しパス34で構成される。なお、出力バッファ33には、必要に応じてメモリ読み出し用のセンスアンプを備えていてもよい。
この強誘電体メモリセルの第1の構成例によれば、トランジスタM1,M2およびトランジスタM3,M4は、それぞれインバータを構成し、それぞれが、クロスカップルに結合されることによって、メモリセルを構成する。トランジスタM1,M3のソースは、電源電圧PWRの線に接続され、トランジスタM2,M4のソースは、グランド電圧VSSの線に接続されている。これらインバータの出力には、それぞれトランジスタM5,M6が接続されている。これらのトランジスタM5,M6は、また、ビット線BL,XBLに接続されていて、蓄積された情報を外部に取り出したり、書き込みデータを取り入れたりするためのアクセストランジスタを構成している。トランジスタM5,M6のゲートは、ワード線WL[x](x:0〜7)に接続されている。なお、1ビットの非反転情報のみを取り出したい場合には、トランジスタM6は省略することができる。強誘電体キャパシタFC1,FC2は、その一方の端子がメモリセルのストレージノードS1,S2にそれぞれ接続され、他方の端子はプレート線PLに接続されている。このプレート線PLは、メモリセルへの書き込み制御を行い、同時に、データ保持状態でメモリセルの高い電圧が加わって、強誘電体の特性が劣化することを防ぐための制御を行うために使用される。なお、強誘電体キャパシタとしては、PZT(チタン酸ジルコン酸鉛)を主な組成とする強誘電体材料や、SBT(タンタル酸ビスマスストロンチウム)などのビスマス層状ペロブスカイト構造を持つ強誘電体材料が利用できる。
この強誘電体メモリセルの第2の構成例は、図6の構成例と類似しているが、強誘電体キャパシタFC3,FC4が追加され、ストレージノードS1,S2と対抗する電極として第2のプレート線PL2を設置している。この強誘電体キャパシタFC3,FC4が追加された強誘電体メモリセルは、図6の強誘電体メモリセルと比較して、電源を遮断した後の電源立ち上がり時に、強誘電体メモリセルに記憶していたデータを正しく読み出すことができるかを表すデータリコール特性が優れている。
上記第1および第2の構成の強誘電体メモリセルの書き込み・読み出しの動作は、通常のSRAMと同様であり、異なるのは、プレート線PL(図7ではプレート線PL1,PL2)の設定である。
図9はプログラマブル配線の構成を示す図である。
図10はプログラマブルI/Oブロックの構成を示す図である。
プログラマブル論理デバイス10は、コンフィギュレーションID(IDentifier)・コマンド分配回路50を備えている。このコンフィギュレーションID・コマンド分配回路50は、プログラマブル論理デバイス10の外部からコンフィギュレーション情報を切り換えるコマンドCIDEXTまたはプログラマブル論理デバイス10の内部の論理ブロック21からコンフィギュレーション情報を切り換えるコマンドCIDINTを受けて、強誘電体メモリベースのコンフィギュレーションメモリが存在している論理ブロック21、プログラマブル配線12およびプログラマブルI/Oブロック13のそれぞれに供給するように構成されている。
図12は従来の論理ブロックの構成を示す回路図、図13は本発明のプログラマブル論理デバイスに用いられる論理ブロックの構成を示す回路図である。
電源制御回路は、外部電源端子に接続された平滑コンデンサ60に並列に電源電圧検出・供給回路61を備えている。この電源電圧検出・供給回路61は、入力された電源電圧Vddを電源電圧PWRとしてメモリ制御回路62に供給するとともに電源電圧の立ち上がりおよび遮断を検出した電源電圧検出信号PDETをメモリ制御回路62に出力するよう構成されている。また、メモリ制御回路62は、強誘電体メモリベースのコンフィギュレーションメモリ63に電源制御信号ENXおよびグランド制御信号ENと、強誘電体メモリセル制御信号とを出力するよう構成されている。なお、図3に示した論理ブロック21の場合には、ここのメモリ制御回路62は、メモリ制御回路22に対応し、コンフィギュレーションメモリ63は、コンフィギュレーションメモリ230〜237に対応する。
電源電圧検出部は、電源電圧の立ち上がりを検出する立ち上がり検出回路64と、電源電圧の立ち下がりを検出する立ち下がり検出回路65と、2つのNANDゲート66,67からなるRSフリップフロップ回路とからなり、電源電圧Vddよりも十分に低い電圧で、例えば1V以上で動作する。
図17は強誘電体メモリセルベースのコンフィギュレーションメモリを使用したプログラマブル配線の模式図、図18は本発明におけるプログラマブル配線の構成例を示す図である。
コンフィギュレーションメモリ90は、その出力側にマルチプレクサ91が接続され、このマルチプレクサ91はアドレス線およびデータ線を介して論理ブロック92に接続されている。また、コンフィギュレーションメモリ90には、リードオンリーメモリ制御回路93が接続されている。このリードオンリーメモリ制御回路93は、コンフィギュレーションID・コマンド分配回路からコンフィギュレーションを特定するための3ビットのコンフィギュレーションID(CID[0:2])と、論理ブロック92からのROMモード選択信号とを受けるよう構成されている。
図20はコンフィギュレーション情報のデータ転送を説明する図、図21はチップ外部から供給されるコンフィギュレーション情報のデータストリームの例を示す図、図22はコンフィギュレーション情報のデータ書き込みを説明する図である。
セキュリティ回路は、コンフィギュレーション情報の書き込みおよび読み出しを行う回路に設けられ、ここでは、例として図20の左側に示した回路に適用した場合を示している。セキュリティ回路は、不揮発メモリ121と、動作認証回路122と、リセット回路123とを有している。不揮発メモリ121は、LSIまたはユーザに固有なセキュリティIDを蓄積する。この不揮発メモリ121は、図3に示したコンフィギュレーションメモリを使用することも可能である。複数のコンフィギュレーション情報を持ったプログラマブル論理デバイスにおいては、各コンフィギュレーションID毎に、独自のセキュリティIDを設けることができる。各コンフィギュレーションID毎のセキュリティIDを蓄積するには、コンフィギュレーションメモリを使用することが適している。動作認証回路122は、不揮発メモリ121に蓄積しておいたセキュリティIDと動作要求コマンドに含まれたセキュリティIDとの照合を行う。リセット回路123は、プログラマブル論理デバイスが論理動作の実行を開始する前にチップのリセット信号を出力する。
任意の論理動作を可能にする1つの回路に対して複数個のコンフィギュレーション情報を蓄積して複数個の論理状態を規定するようにした複数個のコンフィギュレーションメモリと、
前記複数個のコンフィギュレーション情報を選択して複数種の論理動作を実行可能にする情報選択手段と、
を備え、前記コンフィギュレーションメモリを不揮発性の強誘電体メモリセルで構成したことを特徴とするプログラマブル論理デバイス。
前記フリップフロップは、前記コンフィギュレーション情報によって前記マルチプレクサの出力として前記フリップフロップの出力が選択された場合にイネーブル状態にし、前記コンフィギュレーション情報によって前記マルチプレクサの出力として前記組み合わせ論理回路ブロックの出力が選択された場合にディセーブル状態にするイネーブル端子を有していることを特徴とする付記1記載のプログラマブル論理デバイス。
2 プログラマブル配線
3 プログラマブルI/Oブロック
4,5,6 強誘電体メモリ
7,8,9 情報選択手段
10 プログラマブル論理デバイス
11 論理ブロックアレイ
12 プログラマブル配線
13 プログラマブルI/Oブロック
14 リードオンリーメモリ
21 論理ブロック
22 メモリ制御回路
24 ロード回路
25 入力ルックアップテーブル
26 フリップフロップおよび出力マルチプレクサ
27 メモリ
28、54、58 マルチプレクサ
30 シフトレジスタ
31 書き込み回路
32 強誘電体メモリセルアレイ
33 出力バッファ
34 読み出しパス
40、51、55、63 コンフィギュレーションメモリ
41 パストランジスタ
50 コンフィギュレーションID・コマンド分配回路
52 ルックアップテーブル
53、57 フリップフロップ
56 ルックアップテーブル
60 平滑コンデンサ
61 電源電圧検出・供給回路
62 メモリ制御回路
64 立ち上がり検出回路
65 立ち下がり検出回路
230〜237 コンフィギュレーションメモリ
Claims (5)
- コンフィギュレーション情報に応じて論理動作が設定されるプログラマブル論理デバイスにおいて、
組み合わせ論理回路ブロックと、
イネーブル端子を有し、イネーブル状態において前記組み合わせ論理回路ブロックの出力状態を蓄積するフリップフロップと、
前記組み合わせ論理回路ブロックの出力、または前記フリップフロップの出力を選択して出力するマルチプレクサとを備え、
前記コンフィギュレーション情報は、前記マルチプレクサの出力として前記フリップフロップの出力が選択された場合に、前記フリップフロップを前記イネーブル状態にし、前記マルチプレクサの出力として前記組み合わせ論理回路の出力が選択された場合に、前記フリップフロップをディセーブル状態にする情報を含むことを特徴とするプログラマブル論理デバイス。 - 前記コンフィギュレーション情報を蓄積するコンフィギュレーションメモリを有することを特徴とする請求項1記載のプログラマブル論理デバイス。
- 前記フリップフロップの出力が、前記組み合わせ論理回路ブロックの入力に接続されていることを特徴とする請求項1または2記載のプログラマブル論理デバイス。
- 前記コンフィギュレーション情報が複数であることを特徴とする請求項1乃至3のいずれか一項に記載のプログラマブル論理デバイス。
- 前記コンフィギュレーションメモリは、強誘電体メモリを含むことを特徴とする請求項2乃至4記載のいずれか一項に記載のプログラマブル論理デバイス。
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