KR101393306B1 - 보안기능을 갖는 레지스터 및 이를 구비하는 컴퓨터 시스템 - Google Patents

보안기능을 갖는 레지스터 및 이를 구비하는 컴퓨터 시스템 Download PDF

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Abstract

보안 기능을 갖는 레지스터가 개시된다. 본 발명의 일 실시예에 따른 레지스터는 기입 보안부 및 저장부를 구비한다. 기입 보안부는 기입 신호, 어드레스 신호 및 기입 허가 신호에 응답하여, 기입 동작의 가능 여부를 조절하는 제1 제어 신호를 출력한다. 저장부는 제1 제어 신호에 응답해, 입력 데이터를 기입하여 저장한다. 기입 허가 신호는 외부에서 인가되는 신호이며, 상기 기입된 데이터를 보호할지 여부에 대한 정보를 가진다. 본 발명의 일 실시예에 따른 레지스터는 저장된 데이터를 보호할 수 있으며, 또한 저장된 데이터가 독출되는 것을 방지할 수 있다. 또한, 레지스터를 구동시키는데 있어서 별도의 액티브 클럭을 이용하지 않음으로써, 소비 전력을 감소시킬 수 있다.

Description

보안기능을 갖는 레지스터 및 이를 구비하는 컴퓨터 시스템{Register having a security function and computer system thereof}
본 발명은 레지스터 구조에 관한 것으로, 특히 기입 동작을 선택적으로 허용하고 독출 동작을 제어함으로써, 기 저장된 데이터를 보호하고, 보안을 유지할 수 있는 레지스터에 관한 것이다. 또한, 본 발명은 상기 레지스터를 구비하는 컴퓨터 시스템에 관한 것이다.
메모리 저장소자 또는 저장 장치에 있어서, 저장되어 있는 데이터의 보안(security) 및 보호(protection)가 중요해지고 있다. 여기서, 데이터의 보안(security)이란, 저장된 데이터를 허락되지 않은 일반인이 독출하여 외부로 유출하지 못하도록 하는 것이다. 데이터의 보호(protection)란, 저장되어 있는 데이터가 계속 저장되어야 할 필요성이 있는 경우, 상기 저장된 데이터가 지워지지 않게 보호하는 것이다.
기존의 메모리 저장 장치는 데이터의 보안을 위해서 별도의 광범위한 보호 회로를 구비하여야 했다. 광범위한 보호 회로를 저장 장치 내에 삽입함으로써, 저장 장치 또는 컴퓨터 시스템의 전체 면적을 증가된다.
또한 이러한 보호 회로는 데이터의 독출 제한 및 기입된 데이터의 보호의 역할을 모두 하지 못하는 경우가 많았다. 예를 들면, 별도의 보호 회로를 구비하여, 기 저장되어 있는 데이터를 보호할 수 있었으나, 저장된 데이터의 임의 독출(유출)을 방지할 수는 없었던 것이다.
본 발명이 이루고자 하는 기술적 과제는 보안 기능을 갖는 레지스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 보안 기능을 갖는 레지스터들을 구비하는 컴퓨터 시스템을 제공하는데 있다.
본 발명의 일 실시예에 따른 레지스터는 기입 보안부 및 저장부를 구비한다.
기입 보안부는 기입 신호, 어드레스 신호 및 기입 허가 신호에 응답하여, 기입 동작의 가능 여부를 조절하는 제1 제어 신호를 출력한다.
저장부는 제1 제어 신호에 응답해, 입력 데이터를 기입하여 저장한다. 기입 허가 신호는 외부에서 인가되는 신호이며, 상기 기입된 데이터를 보호할지 여부에 대한 정보를 가진다.
바람직하게, 레지스터는 독출 허가 신호에 응답하여, 저장부에 저장된 데이터를 출력하는 독출 보안부를 더 구비한다. 독출 허가 신호는 외부에서 인가되는 신호이며, 저장된 데이터의 독출을 허가할지 여부 대한 정보를 가진 신호이다.
바람직하게, 기입 허가 신호 또는 독출 허가 신호는 중앙 처리 장치(CPU)에서 발생하여 인가되거나, 사용자가 생성하여 인가하는 신호이다.
본 발명의 다른 실시예에 따른 컴퓨터 시스템은 CPU(중앙 처리 장치), 레지스터 어레이 부, 보안 제어부 및 데이터 버스를 구비한다.
CPU는 시스템 전체를 제어한다.
레지스터 어레이 부는 다수개의 레지스터 셀들을 포함한다.
보안 제어부는 CPU 또는 외부에서 인가되는 보안 요청에 응답하여, 입력 데이터가 레지스터 셀에 기입되는 것을 허락하는 기입 허가 신호를 출력한다.
데이터 버스는 CPU, 상기 레지스터 어레이 부, 또는 상기 보안 제어부 사이의 신호 전송이 가능하도록 한다.
다수개의 레지스터 셀들 중 일부 또는 전부는, 각각 기입 보안부 및 저장부를 구비한다.
기입 보안부는 기입 신호, 어드레스 신호 및 기입 허가 신호에 응답하여, 기입 동작의 가능 여부를 조절하는 제1 제어 신호를 출력한다.
저장부는 제1 제어 신호에 응답해, 입력 데이터를 기입하여 저장하는 저장부를 구비한다.
기입 허가 신호는 기입된 데이터를 보호할지 여부에 대한 정보를 가진 신호가 된다.
본 발명의 일 실시예에 따른 레지스터는 기입 또는 독출 허가 신호에 응답하 여 동작하는 보안부를 구비함으로써, 레지스터 내에 있는 데이터를 보호할 수 있으며, 또한 저장된 데이터가 임의로 독출되는 것을 방지할 수 있다. 또한, 레지스터를 구동시키는데 있어서 별도의 액티브 클럭을 이용하지 않음으로써, 소비 전력을 감소시킬 수 있다.
본 발명의 다른 실시예에 따른 컴퓨터 시스템은 기입 또는 독출 허가 신호를 발생시키는 보안 제어부를 구비하고 상기 허가 신호에 응답하여 동작하는 레지스터를 구비함으로써, 데이터의 기입 또는 독출에 있어서, 보안을 유지할 수 있다. 또한 레지스터를 구동시키는데 있어서 별도의 액티브 클럭을 이용하지 않음으로써, 소비 전력을 감소시킬 수 있다.
보안 및 보호가 중요해지는 시점에서, 별도의 광범위한 보호 회로를 구비하지 않고도, 데이터의 보안(security) 및 보호(protection)를 유지할 수 있는 레지스터가 필요하다.
이하에서 설명되는 본 발명에 따른 레지스터는, 데이터의 기입(write) 동작 또는 독출(read) 동작 시 동안에, CPU 또는 외부에서 생성된 보안 정보를 갖는 신호를 함께 전달받는다. 그리고, 상기 전달된 신호에 응답하여, 정상적인 동작을 수행할 것인지 아니면 기입 또는 독출 동작 요청을 무시할 것인지를 자동적으로 결정한다. 상기 자동적 결정을 위해서는 앤드 게이트, 또는 오아 게이트 등의 매우 간단한 논리 소자만 레지스터에 넣어주면 된다. 따라서, 광범위한 보호 회로를 삽입하지 않고도 보안 기능을 갖는 레지스터를 실현시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 레지스터를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 레지스터(100)는 기입 보안부(110) 및 저장부(120)를 구비한다. 그리고, 독출 보안부(130)를 더 구비할 수 있다.
기입 보안부(110)는 기입 신호(S_WRITE), 어드레스 신호(Add_SEL), 및 기입 허가 신호(W_PER: write permission signal)를 입력받고, 이에 응답하여 제1 제어 신호(CON1)를 출력한다.
저장부(120)는 제1 제어신호(CON1)에 응답하여, 전송된 입력 데이터(DATA_IN)를 저장 또는 미 저장한다. 그리고, 초기에 리셋 신호(RESET)를 인가받아 리셋된다. 리셋 신호(RESET)는 초기에 한번 활성화 레벨로 인가된다.
여기서, 기입 신호(S_WRITE)는 데이터 입력 단자를 통해 전송되는 데이터(DATA_IN)가 저장부(120)에 저장되는 것을 요청하는 신호이다.
어드레스 신호(Add_SEL)는 해당 저장부(120)가 선택되도록 주소 신호(address signal)가 발생하면, 활성화 레벨로 전송되어 해당 저장부(120)가 선택 되었음을 알리는 신호이다.
기입 허가 신호(W_PER)는 외부에서 인가되는 신호이며, 저장부(120)에 이미 저장되어 있는 데이터를 보호할지, 아니면 전송되는 새로운 데이터를 저장부(120)에 기록(write)할지 여부에 대한 정보를 가진 신호이다. 즉, 기입 허가 신호(W_PER)가 활성화 레벨로 출력되면, 저장부(120)는 그에 응답하여 새로운 데이터를 기입 및 저장한다. 이하에서는 논리 하이가 기입 허가 신호(W_PER)의 활성화 레벨인 경우를 예로들어 설명한다.
기입 허가 신호(W_PER)는 레지스터의 외부에서 생성된다. 여기서 외부는 CPU(중앙 처리 장치)가 될 수 도 있고, 사용자가 직접 발생시켜 출력하는 장치(또는 신호)가 될 수 있다.
제1 제어 신호(CON1)는 저장부(120)로 전송되며, 저장부(120)의 기입 동작을 조절하는 신호가 된다. 제1 제어 신호(CON1)는 기입 신호(S_WRITE)와 어드레스 신호(Add_SEL)가 모두 활성화 레벨로 입력된 상태에서 기입 허가 신호가 활성화 레벨로 입력되면, 저장부(120)가 전송된 데이터(DATA_IN)를 저장하도록 조절하다.
독출 보안부(130)는 저장부(120)의 출력 신호와 독출 허가 신호(R_PER)를 입력받는다. 그리고, 독출 허가 신호(R_PER)에 응답하여, 저장부(120)의 출력 신호를 외부로 출력할지 여부를 결정한다. 즉, 독출 허가 신호(R_PER)가 활성화 레벨로 입력되어야만, 저장부(120)의 출력 신호는 레지스터(100)의 외부로 출력될 수 있다.
독출 허가 신호(R_PER)는 외부에서 인가되는 신호이며, 저장부(120)에 저장된 데이터의 독출을 허가할지 여부에 대한 정보를 가진 신호이다. 여기서 외부는 CPU(중앙 처리 장치)가 될 수 도 있고, 사용자가 직접 발생시켜 출력하는 장치(또는 신호)가 될 수 있다. 독출 허가 신호(R_PER)가 활성화 레벨로 인가되면, 저장부(120)에 저장된 데이터는 레지스터(100) 외부로 독출 될 수 있다. 이하에서는 독출 허가 신호(R_PER)의 활성화 레벨이 논리 하이인 경우를 예로 들어 설명하였다.
구체적으로, 기입 보안부(110)는 2개의 앤드 게이트(AND GATE)(112, 114)를 구비한다. 제1 앤드 게이트(112)는 기입 신호(S_WRITE) 및 어드레스 신호(Add_SEL)를 입력받고, 이를 논리 합하여 기입 선택 신호(W_SEL)로써 출력한다. 제2 앤드 게이트(114)는 기입 선택 신호(W_SEL)와 기입 허가 신호(W_PER)를 입력받고, 이를 논리 합하여 출력한다.
저장부(120)는 모든 저장소자가 될 수 있다. 도 1에서는 플립-플롭(flip-flop)(121)이 구비되는 경우를 도시하였다. 저장부(120)는 클럭 입력 단자로 제1 제어신호(CON1)를 입력받고, 데이터 입력 단자로 전송된 입력 데이터(DATA_IN)를 입력받는다. 그리고, 제1 제어 신호(CON1)가 활성화 레벨로 출력되는 때에만, 그에 동기화하여 전송된 데이터(DATA_IN)를 데이터 출력 단자(Q 단자)로 출력한다.
독출 보안부(130)는 하나의 앤드 게이트(131)를 구비한다. 앤드 게이트(131)는 저장부(121) 출력 신호와 독출 허가 신호(R_PER)를 입력받고, 이를 논리 합하여 출력한다.
도 2는 도 1의 레지스터에 입출력되는 신호들의 파형을 나타내는 도면이다.
도 2를 참조하여, 도 1의 보안 동작을 설명하도록 한다.
도 2를 참조하면, 먼저, t3 시점에서 어드레스 신호(Add_SEL)가 논리 하이로 인가된다. 그리고, 기입 신호(S_WRITE)가 t1 시점에서 논리 하이로 인가된다.
그러면, 제1 앤드 게이트(112)는 이를 논리합하여, t1 시점에서 기입 선택 신호(W_SEL)를 논리 하이로 출력한다. 기입 허가 신호(W_PER)가 이전의 t4 시점부터 논리 하이로 인가되었다고 한다면, 제1 제어신호(CON1)는 기입 선택 신호(W_SEL)가 논리 하이로 되는 t1 시점부터 논리 하이로 출력된다.
플립-플롭(121)은 클럭 신호에 동기화되어 동작하며, 클럭 단자로 인가되는 신호 레벨이 논리 로우에서 논리 하이로 천이(transition)하면 전송된 데이터(DATA_IN)를 출력하기 저장하기 시작한다. 따라서, 클럭 단자로 입력되는 제1 제어신호(CON1)가 논리 하이가 되면, 입력 단자로 전송된 데이터(DATA_IN)를 저장 및 출력한다. 즉, t1 시점부터 D1 데이터가 저장 및 출력되는 것이다.
기입 허가 신호(W_PER)가 논리 로우 레벨로 되는 t5 시점 이후를 보면, 기입 허가 신호(W_PER)가 0 값을 가지므로 제1 제어신호(CON1)는 논리 로우로 출력된다. 따라서, 플립플롭(121)의 클럭 단자에는 계속하여 논리 로우 신호가 인가되며, 플립 플롭(121)은 기입 동작을 수행하지 않게 된다. 즉, 새롭게 전송된 데이터(D2)가 기입 되지 못하고, 기존에 저장되었던 데이터(D1)의 저장이 유지되는 것이다.
독출 허가 신호(R_PER)가 논리 하이 값을 갖는 t4 내지 t6 구간을 보면, 제3 앤드 게이트(131) 일 입력단에 1이 입력되므로, 저장된 데이터(플립플롭의 Q 단자 신호)가 레지스터 외부(100)로 독출 될 수 있다.
독출 허가 신호(R_PER)가 논리 로우 값을 갖는 t6 시점 이후의 구간을 보면, 제3 앤드 게이트(131)의 일 입려단에 0 이 입력되므로, 앤드 게이트는 무조건 0을 출력하게 된다. 즉, 독출 허가 신호(R_PER)에 의하여 저장된 데이터가 레지스터 외부로 독출되는 것이 허락되지 않는다면, 0으로 고정된 신호만을 출력하는 것이다.
상술한 바와 같이, 기입 신호가 입력될 경우, 이와 함께 기입 허가 신호 또는 독출 허가신호를 함께 전송받아, 기입 허가 신호 또는 독출 허가 신호가 활성화 레벨로 인가될 경우에만 데이터 기입 및 저장, 또는 실제 저장된 값이 독출되도록 한다. 또한, 독출 시, 독출 허가 신호가 오지 않을 경우에는, 실제 저장된 값이 아닌 '0'값을 출력하도록 한다.
즉, 본 발명의 일 실시예에 따른 레지스터 구조는 간단한 논리 소자(예를 들어, 앤드 게이트) 3개만을 추가함으로써, 저장된 데이터의 기입 및 독출 동작에 있어서 자동적으로 보안을 유지할 수 있다.
또한, 내부적으로 사용된 플립 플롭에 클럭을 사용하지 않게 함으로써, 클럭을 발생 및 계속 구동시키기 위하여 필요한 전력 소모를 최소화 할 수 있으며, 비동기식 메모리 구조(또는 반도체 장치)에도 응용될 수 있다.
도 3a는 도 1의 레지스터의 일 변형례를 나타내는 도면이다.
도 3a를 참조하면, 도 1의 레지스터(100)는 1회 기입 조절부(310)를 더 구비한다.
1회 기입 조절부(310)는 도1의 레지스터(100)에 1회의 기입 동작만을 수행하도록 한다. 저장된 데이터가 영구적으로 보호되어야 할 필요성이 있는 경우에 이용된다.
1회 기입 조절부(310)는 한 개의 플립 플롭(312)을 구비한다.
플립 플롭(312)은 데이터 입력 단자(D)가 낮은 전원 전압(GND)(314)과 연결되고, 클럭 입력 단자로 기입 선택 신호(W_SEL)를 입력받는다. 출력 단자(Q)는 기입 허가 신호(W_PER)와 연결되어 있고, 반전 출력 단자(/Q)는 독출 허가 신호(R_PER)로 연결되어 있다.
기입 신호(S_WRITE)와 어드레스 신호(Add_SEL)가 모두 논리 하이값이 되어, 기입 선택 신호(W_SEL)가 논리 하이값이 되면, 플립 플롭(312)의 클럭 단자로 논리 하이값이 입력되어, 플립 플롭이 기입 및 저장동작을 수행한다. 따라서, 데이터 입력 단자로 인가되는 논리 로우 신호(낮은 전압 신호)를 기입 및 저장한다. 따라서, 플립플롭(312)의 출력 단자(Q)는 논리 로우 신호를 출력한다.
즉, 기입 허가 신호(W_PER)가 논루 로우 신호를 인가받으므로, 제1 제어신호(CON1)은 논리 로우로 출력되고, 저장부(120)의 플립플롭(121)은 기입 및 저장 동작을 수행하지 않는다. 따라서, 최초에 저장되었던 데이터가 저장부(120)의 플립 플롭(121)에 그대로 남아있게 되는 것이다.
독출 허가 신호(R_PER)는 논리 하이 값을 입력받으므로, 저장부(120)에 기 저장되었던 데이터는 독출 될 수 있다.
도 3b는 도 3a의 레지스터의 변형례를 나타내는 도면이다.
도 3b를 참조하면, 도 3a에 비하여, 플립플롭(352)의 입출력 단자의 연결 관계가 다르다.
플립플롭(352)의 데이터 입력 단자(D)는 높은 전원 전압(V_dd)값을 고정적으 로 인가받으며, 클럭 입력 단자로 기입 선택 신호(W_SEL)를 입력받는다. 그리고, 출력 단자(Q)는 독출 허가 신호(R_PER)와 연결되어 있고, 반전 출력 단자(/Q)는 기입 허가 신호(W_PER)와 연결되어 있다.
동작 및 동작 수행 결과는 도 3a에서 설명한 바와 모두 동일하므로, 상세한 설명은 생략하도록 한다.
도 4는 도 1의 레지스터들로 이루어진 레지스터 어레이를 나타내는 도면이다.
도 4를 참조하면, 레지스터 어레이(register array)(400)는 다수개의 레지스터(register)들(401 내지 409)을 구비한다.
레지스터 어레이(400)에 있어서, 일부의 레지스터들(410)만 도 1의 보안 기능을 갖는 레지스터들(protection registers)로 구비되도록 할 수 있다. 이렇게, 일부의 레지스터들(410)만 본 발명에 따른 레지스터들이 되도록 한다면, 레지스터 어레이(400)는 비트 단위로 보안 유지를 할 수 있게 된다. 어레이 전체를 보안 레지스터를 사용하지 않더라도, 일정 비트에 있어서 보안이 유지되므로, 전제 어레이에서 보안이 유지되는 효과를 얻을 수 있다.
또한, 레지스터 어레이(400) 전부를 본 발명에 따른 보안 기능을 갖는 레지스터들로 구비할 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 컴퓨터 시스템을 나타내는 도면이다.
도 5a를 참조하면, 본 발명에 따른 컴퓨터 시스템(500)은 CPU(중앙 처리 장치)(501), 데이터 버스(511), 보안 제어부(531), 및 레지스터 어레이 부(521)를 구 비한다.
CPU(501)는 일반적인 중앙 처리 장치로써, 컴퓨터 시스템(500) 전체의 명령어 수행, 기입, 독출 등의 모든 동작을 제어한다.
레지스터 어레이 부(521)는 레지스터 어레이(521) 및 내부적으로 구비되는 신호 연결선(527, 525)을 구비한다. 여기서, 신호 연결선(525, 527)은 구비되지 않을 수 있으며, 중심 데이터 버스(511)가 레지스터 어레이(523)에 직접 연결될 수 있다. 527신호 연결선은 입력 데이터(DATA_IN)가 전송되는 데이터 버스(data bus)가 될 수 있으며, 525 신호 연결선은 출력 데이터가 전송되는 데이터 버스가 될 수 있다.
레지스터 어레이(523)는 다수개의 레지스터(register)들을 구비한다. 여기서, 레지스터 어레이(523)에 구비되는 레지스터들의 전부 또는 일부는 도 1, 도 3a, 또는 도 3b에서 도시된 본 발명에 따른 레지스터가 된다. 따라서, 레지스터 어레이(523) 내에 구비되는 레지스터들에 대한 상세한 설명은 생략한다.
보안 제어부(531)는 CPU(501) 또는 외부(컴퓨터 시스템의 외부)에서 인가되는 보안 요청에 응답하여, 기입 허가 신호(W_PER)를 출력한다. 기입 허가 신호(W_PER)는 입력 데이터(DATA_IN)가 상기 레지스터 어레이(523) 내의 일 레지스터에 저장되는 것을 제어하는 신호이며, 도 1 및 도 2에서 상술한 바와 같다.
여기서, '보안 요청'이란, 레지스터 내에 저장된 데이터가 지워지지 않고 계속 저장될 수 있도록 하는 요청이다. 즉, 새로 전송된 데이터가 기입됨으로써 이전의 데이터가 지워지지 않도록 하기 위한 요청이다. 따라서, 기입 허가 신호(W_PER) 는 레지스터 내에 기입된 데이터를 보호할지 여부에 대한 정보를 가진다.
또한 보안 제어부(531)는 CPU(501) 또는 외부에서 인가되는 보안 요청에 응답하여, 독출 허가 신호(R_PER)를 더 발생시킬 수 있다.
여기서, '보안 요청'이란, 레지스터 내에 저장된 데이터가 독출되어 외부로 유출되는 것을 허락 또는 방지하는 요청이다. 따라서 독출 허가 신호(P_PER)는 레지스터 내에 저장된 데이터를 독출할지 여부에 대한 정보를 가진다.
즉, 레지스터 어레이(523)는 보안 제어부(531)에서 출력되는 기입 허가 신호 또는 독출 허가 신호(W_PER, R_PER)에 응답하여, 보안 동작을 수행한다.
데이터 버스(511)는 컴퓨터 시스템(500) 내의 각 구성요소들 사이의 신호 전송이 가능하도록 하는 신호 이동 통로이다. 데이터 버스(data bus)는 본 발명에 속하는 통상의 지식을 가진 자에게 자명한 것이므로, 상세 설명은 생략한다.
도 5b는 도 5a의 컴퓨터 시스템의 일 변형례를 나타내는 도면이다.
도 5b를 참조하면, 도 5a의 컴퓨터 시스템(500)에 비하여, 컴퓨터 시스템(550)은 레지스터 어레이 부(581) 내에 별도의 보안 신호 발생부(585)를 더 구비할 수 있다.
보안 제어부(591)는 외부 또는 CPU(501)의 보안 요청에 응답하여 동작하며, 보안 신호 발생부(585)가 기입 허가 신호(W_PER) 또는 독출 허가 신호(R_PER)를 발하도록 제어한다.
보안 신호 발생부(585)는 보안 제어부(591)의 제어에 응답하여, 기입 허가 신호(W_PER) 또는 독출 허가 신호(R_PER)를 출력한다.
나머지 구성요소 및 동작은 도 5a의 컴퓨터 시스템과 동일하므로 상세 설명은 생략하도록 한다.
도 5c는 도 5a의 컴퓨터 시스템의 다른 변형례를 나타내는 도면이다.
도 5c를 참조하면, 도 5c의 컴퓨터 시스템은 도 5b에 비하여 보안 제어부(591)을 구비하지 않는다.
보안 신호 발생부(585)는 외부 또는 CPU(501)로부터 출력되는 보안 요청을 데이터 버스(511)를 통하여 직접 전송받는다. 그리고, 그에 응답하여 기입 허가 신호(W_PER) 또는 독출 허가 신호(R_PER)를 생성 및 출력한다.
나머지 구성요소 및 동작은 도 5b와 동일하므로 상세 설명은 생략하도록 한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 레지스터를 나타내는 도면이다.
도 2는 도 1의 레지스터에 입출력되는 신호들의 파형을 나타내는 도면이다.
도 3a는 도 1의 레지스터의 일 변형례를 나타내는 도면이다.
도 3b는 도 1의 레지스터의 다른 변형례를 나타내는 도면이다.
도 4는 도 1의 레지스터들로 이루어진 레지스터 어레이를 나타내는 도면이다.
도 5a는 본 발명의 다른 실시예에 따른 컴퓨터 시스템을 나타내는 도면이다.
도 5b는 도 5a의 컴퓨터 시스템의 일 변형례를 나타내는 도면이다.
도 5c는 도 5a의 컴퓨터 시스템의 다른 변형례를 나타내는 도면이다.

Claims (22)

  1. 기입 신호, 어드레스 신호 및 기입 허가 신호에 응답하여, 기입 동작의 가능 여부를 조절하는 제1 제어 신호를 출력하는 기입 보안부;
    상기 제1 제어 신호에 응답해, 입력 데이터를 기입하여 저장하는 저장부; 및
    상기 기입 신호 및 상기 어드레스 신호가 모두 활성화 레벨로 인가되면, 활성화 레벨로 출력되는 기입 선택 신호에 응답하여, 1회 기입 조절 신호를 비활성화 레벨로 출력하는 1회 기입 조절부;를 구비하며,
    상기 기입 허가 신호는, 외부에서 인가되며, 상기 기입된 데이터를 보호할지 여부에 대한 정보를 갖고,
    상기 1회 기입 조절 신호는, 상기 기입 허가 신호의 입력 단자로 전송되는 것을 특징으로 하는 보안 기능을 갖는 레지스터.
  2. 제1항에 있어서,
    상기 레지스터는
    독출 허가 신호에 응답하여, 상기 저장부에 저장된 데이터를 출력하는 독출 보안부를 더 구비하며,
    상기 독출 허가 신호는
    외부에서 인가되는 신호이며, 상기 저장된 데이터의 독출을 허가할지 여부 대한 정보를 가진 신호인 것을 특징으로 하는 보안 기능을 갖는 레지스터.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 저장부는 플립-플롭으로 구성되며,
    상기 플립-플롭은 데이터 입력 단자로 상기 입력 데이터를 전송받고, 클럭 단자로 상기 제1 제어 신호를 인가받는 것을 특징으로 하는 보안 기능을 갖는 레지스터.
  6. 제1항에 있어서, 상기 기입 보안부는
    상기 기입 신호 및 상기 어드레스 신호를 입력받고, 이를 논리 합하여 상기 기입 선택 신호를 출력하는 제1 앤드 게이트; 및
    상기 기입 선택 신호와 상기 기입 허가 신호를 입력받고, 이를 논리 합하여 상기 제1 제어 신호를 출력하는 제2 앤드 게이트를 구비하는 것을 특징으로 하는 보안 기능을 갖는 레지스터.
  7. 제2항에 있어서, 상기 독출 보안부는
    상기 저장부의 출력 신호와 상기 독출 허가 신호를 입력받고, 이를 논리 합하여 출력하는 제3 앤드 게이트를 구비하는 것을 특징으로 하는 보안 기능을 갖는 레지스터.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제2항에 있어서, 상기 레지스터에 있어서,
    상기 기입 보안부는
    상기 기입 신호 및 상기 어드레스 신호를 입력받고, 이를 논리 합하여 기입 선택 신호를 출력하는 제1 앤드 게이트; 및
    상기 기입 선택 신호와 상기 기입 허가 신호를 입력받고, 이를 논리 합하여 상기 제1 제어 신호를 출력하는 제2 앤드 게이트를 구비하며,
    상기 저장부는
    데이터 입력 단자로 상기 입력 데이터를 전송받고, 클럭 단자로 상기 제1 제어 신호를 전송받는 플립-플롭으로 이루어지며,
    상기 독출 보안부는
    상기 플립-플롭의 출력 신호 및 상기 독출 허가 신호를 입력받고, 이를 논리 합하여 출력하는 제3 앤드 게이트를 구비하는 것을 특징으로 하는 보안 기능을 갖는 레지스터.
  15. CPU;
    다수개의 레지스터 셀들을 포함하는 레지스터 어레이 부;
    상기 CPU 또는 외부에서 인가되는 보안 요청에 응답하여, 입력 데이터가 상기 레지스터 셀에 기입되는 것을 허락하는 기입 허가 신호를 출력하는 보안 제어부; 및
    상기 CPU, 상기 레지스터 어레이 부, 또는 상기 보안 제어부 사이의 신호 전송이 가능하도록 하는 데이터 버스를 구비하며,
    상기 다수개의 레지스터 셀들 중 일부 또는 전부는, 각각
    기입 신호, 어드레스 신호 및 상기 기입 허가 신호에 응답하여, 기입 동작의 가능 여부를 조절하는 제1 제어 신호를 출력하는 기입 보안부;
    상기 제1 제어 신호에 응답해, 상기 입력 데이터를 기입하여 저장하는 저장부; 및
    상기 기입 신호 및 상기 어드레스 신호가 모두 활성화 레벨로 인가되면, 활성화 레벨로 출력되는 기입 선택 신호에 응답하여, 1회 기입 조절 신호를 비활성화 레벨로 출력하는 1회 기입 조절부;를 구비하며,
    상기 기입 허가 신호는, 상기 기입된 데이터를 보호할지 여부에 대한 정보를 가진 신호이고,
    상기 1회 기입 조절 신호는, 상기 기입 허가 신호 입력단으로 전송되는 것을 특징으로 하는 컴퓨터 시스템.
  16. 제15항에 있어서, 상기 보안 제어부는
    상기 CPU 또는 외부에서 인가되는 보안 요청에 응답하여, 상기 레지스터 셀에 저장된 데이터가 독출되는 것을 허락하는 독출 허가 신호를 더 출력하며,
    상기 다수개의 레지스터 셀들 중 일부 또는 전부는, 각각
    상기 독출 허가 신호에 응답하여, 상기 저장된 데이터의 출력을 조절하는 독출 보안부를 더 구비하며,
    상기 독출 허가 신호는
    상기 저장된 데이터를 독출할지 여부에 대한 정보를 가진 신호인 것을 특징으로 하는 컴퓨터 시스템.
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