JP4125915B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電源投入検出やコマンド入力等により、内部アドレスが初期化される半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭ等の半導体メモリでは、パワーオン時やコマンド入力による強制リセットで内部アドレスを０番地に初期化する機能を備えることが行われる。この様な内部アドレスの初期化のために、アドレス信号転送回路には初期化回路が設けられる。
【０００３】
図１１は、従来のロウアドレス信号転送回路の構成をロウアドレスデータの１ビット分について示している。インバータ６１とクロックト・インバータ６２の部分が内部ロウアドレス信号の転送経路である。ロウアドレスイネーブル信号ＡＥが“Ｈ”のとき、アドレスレジスタから出力されるロウアドレス信号Ａｄｄは、インバータ６１，６２を転送されて、デコード回路に送られる内部ロウアドレス信号となる。
【０００４】
このロウアドレス信号転送回路の出力ノードＮに、ＮＡＮＤゲート６３とクロックト・インバータ６４により構成されたラッチ回路が初期化回路として接続されている。パワーオン時やコマンドにより強制リセットを指示したとき、“Ｌ”となる信号ＬＯＷＶＤＤがＮＡＮＤゲート６３に入る。このとき、ロウアドレスイネーブル信号ＡＥは、“Ｌ”であり、転送経路のクロックト・インバータ６２はオフ、ラッチ回路部のクロックト・インバータ６４はオンである。従って、ＬＯＷＶＤＤ＝“Ｌ”が入ると、ノードＮが“Ｌ”となり、これがＮＡＮＤゲート６３に帰還されて、出力ノードＮはその後、“Ｌ”を保持する。
【０００５】
ロウアドレスは、ＥＥＰＲＯＭセルアレイのブロック及びブロック内のワード線を選択するものである。このロウアドレスリセットにより、ロウアドレス信号がオール“０”（アドレス初期値）となり、アドレス初期値が割り付けられた０番地（セルアレイの先頭ブロック）を選択した状態に初期化される。
【０００６】
【発明が解決しようとする課題】
ＥＥＰＲＯＭでは、セルアレイの先頭ブロックである０番地にデバイス管理情報等のシステム全体に係わる特殊情報が書き込まれている場合が多い。また、ＥＥＰＲＯＭモジュールや電源は、システムのパワーオン後にも、不意に抜き差しされることがある。
この様な状況では、従来のアドレス信号転送回路のように０番地にアドレスを初期化した場合には、活性化されているＥＥＰＲＯＭの管理情報を記憶した領域に無用のストレスが係り、重要なデータが破壊されるおそれがある。
【０００７】
この発明は、特定のデータ記憶領域への無用なストレス印加を防止するようにしたアドレス信号転送回路を備えた半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路とを備え、前記アドレス信号転送回路の初期化回路は、前記リセット信号により前記メモリセルアレイのアドレスが最小となるメモリ管理情報を記憶した記憶領域を除く記憶領域が選択された状態に内部アドレス信号を初期化するように構成されていることを特徴とする。
【０００９】
この発明によると、強制リセット時、アドレス初期値が割り付けられた記憶領域以外の記憶領域が選択された状態に初期化されるようにすることで、通常アドレス初期値が割り付けられる記憶領域に無用なストレスがかかる事態を防止することができる。
【００１０】
具体的に、アドレス初期値が割り付けられた記憶領域は、メモリ管理情報を記憶する領域であるとすれば、強制リセット後にメモリを抜き差しした場合にもメモリ管理領域のデータが劣化する事態が防止される。
【００１１】
この発明において具体的に、メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ且つ、複数のブロックのうちロウアドレス初期値が割り付けられた先頭ブロックがメモリ管理情報を記憶するものであるとしたとき、アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路が、リセット信号により、複数のブロックのうち先頭ブロック以外のブロックが選択された状態に内部ロウアドレス信号を初期化するように構成される。
【００１２】
この発明に係る半導体記憶装置はまた、メモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路と、前記アドレス信号転送回路の初期化回路に、前記リセット信号によって、内部アドレスを初期化するリセットアドレスであって、アドレスが最小となるメモリ管理情報を記憶した記憶領域を除くリセットアドレスを設定するためのリセットアドレス設定回路と、を有することを特徴とする。
【００１３】
この様にリセットアドレス設定回路を付加することにより、リセットアドレス（初期化アドレス）を適宜設定することができる。その結果、リセットアドレスを固定した場合にそのアドレスのセルにストレスがかかり過ぎることを防止することができる。
【００１４】
リセットアドレス設定回路は例えば、チップ外部から供給されるリセットアドレスを保持するラッチ回路を有するものとする。或いは、チップ内部にリセットアドレスを記憶するリセットアドレス記憶回路を備え、リセットアドレス設定回路は、そのリセットアドレス記憶回路から読み出されたリセットアドレスを保持するラッチ回路を有するものとする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＥＥＰＲＯＭの構成を示している。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリセルを配列してなるＥＥＰＲＯＭセルアレイである。ＥＥＰＲＯＭセルアレイ１は、例えば図５に示すように、複数のブロックＢ０，Ｂ１，…に分けられており、各ブロックがデータ消去の単位となっている。
【００１６】
メモリセルアレイ１のブロック及びブロック内のワード線選択を行うのがロウデコーダ５であり、ビット線選択を行うのがカラムデコーダ（カラムゲートを含む）４である。メモリセルアレイ１のビット線はセンスアンプ２に接続される。センスアンプ２及び書き込みデータを保持するデータレジスタ３は、データ線を介し、Ｉ／Ｏバッファ６を介して外部Ｉ／Ｏ端子と接続される。
【００１７】
外部からＩ／Ｏバッファ６を介して供給されるアドレス信号はアドレスレジスタ７に保持され、コマンドは制御回路９に転送される。アドレスレジスタ７に保持されたアドレス信号は、アドレス信号転送回路８を介して、ロウデコーダ５、カラムデコーダ４、チップアドレス判定回路１２に送られる。
【００１８】
制御回路９は、アドレスレジスタ７を、書き込み／消去等の動作モードに応じてタイミング制御し、またアドレス信号転送回路８に対して内部アドレス信号の転送を指示するイネーブル信号を出す。パワーオン回路１１は、広義のリセット回路であり、電源投入を検出してアドレス信号転送回路８にリセット信号ＰＷＲＯＮを出す。リセット回路１０は、外部から供給されるリセットコマンドに基づいて、アドレス信号転送回路８にリセット（初期化）する信号ＲＳＴを出す。
【００１９】
図２は、アドレス信号転送回路８の具体的構成を示している。アドレス信号転送回路８は、チップアドレス信号転送回路８１、ロウアドレス信号転送回路８２及びカラムアドレス信号転送回路８３を有する。チップアドレス信号転送回路８１は、チップアドレスイネーブル信号ＣＨＥにより活性化されて、チップアドレス信号ＣＨＡｄｄを内部転送する。ロウアドレス信号転送回路８２は、ロウアドレスイネーブル信号ＲＡＥにより活性化されて、ロウアドレス信号ＲＡｄｄを内部転送する。カラムアドレス信号転送回路８３は、カラムアドレスイネーブル信号ＣＡＥにより活性化されて、カラムアドレス信号ＣＡｄｄを内部転送する。
【００２０】
これらのアドレス信号転送回路８１，８２，８３は、基本的に同様の構成を有し、アドレス信号転送経路と共に、電源投入を検出して発生されるパワーオン信号ＰＷＲＯＮ或いは、外部からのコマンドにより発生されるリセット信号ＲＳＴにより、内部アドレスを初期化する初期化回路を備える。
【００２１】
以上のアドレス信号転送回路８１，８２，８３のうち、チップアドレス信号転送回路８１及びカラムアドレス信号転送回路８３は、図１１に示した従来と同様の構成とする。ロウアドレス信号転送回路８２は、少なくともブロック選択に係わる部分が従来と異なる構成となる。一例として、ＥＥＰＲＯＭセルアレイ１が、図５に示したような８ブロック構成であるとする。８ブロックのうち、ロウアドレス初期値、即ちブロックアドレスＢＡ＜０：２＞＝（０，０，０）が割り付けられているのが先頭ブロックＢ０（０番地）であり、末尾ブロックが７番地であって、ＢＡ＜０：２＞＝（１，１，１）により選択されるものとする。
【００２２】
このとき、ロウアドレス信号転送回路８２の全て、或いは少なくともブロック選択に係わる上位アドレス部分即ち図１０のブロックアドレスＢＡ＜０：３＞対応部分が、図３のように構成される。アドレス信号の転送経路３０は、従来と同様に、入力ノードＮ１と出力ノードＮ２間にインバータ３１とクロックト・インバータ３２を介在させて構成される。ロウアドレスイネーブル信号ＲＡＥによりクロックト・インバータ３２が活性化されると、アドレスレジスタ７から出力されるロウアドレス信号ＲＡｄｄが出力ノードＮ２に転送される。
【００２３】
出力ノードＮ２には、初期化回路を構成するラッチ回路４０が設けられている。ラッチ回路４０は、出力ノードＮ２がインバータ４４を介して帰還されるＮＡＮＤゲート４１を有し、その出力はインバータ４２とクロックト・インバータ４３を介して出力ノードＮ２に接続される。ＮＡＮＤゲート４１の他の入力ノードＮ０には、パワーオン時或いはリセット時に“Ｌ”となる信号が入る。
【００２４】
リセット回路１０の出力リセット信号ＲＳＴは、リセット時に“Ｌ”となるものであり、パワーオン回路１１の出力リセット信号ＰＷＲＯＮは、パワーオン時“Ｈ”となるものである。前者は直接ＮＡＮＤゲート４６に入力され、後者はインバータ４５により反転されてＮＡＮＤゲート４６に入る。ＮＡＮＤゲート４６の出力は更にインバータ４７を介して、ＮＡＮＤゲート４１の入力ノードＮ０に入るようになっている。
【００２５】
この様に構成されたロウアドレス信号転送回路８２の動作を、図４を参照して説明する。パワーオン時、パワーオン回路１０の出力ＰＷＲＯＮが“Ｈ”になると（時刻ｔ０）、ＮＡＮＤゲート４６の出力は“Ｈ”、従って、ＮＡＮＤゲート４１の入力ノードＮ０は“Ｌ”になる。パワーオン時、イネーブル信号ＲＡＥは“Ｌ”であり、転送経路３０はオフ、ラッチ回路４０は、クロックト・インバータ４３がオンである。従って、出力ノードＮ２は“Ｈ”になり、これがインバータ４４により反転されてＮＡＮＤゲート４１に帰還されて、ラッチ回路４０は“Ｈ”出力状態を保持する。
【００２６】
これにより、ロウアドレスのうち少なくとも上位アドレス、即ち図５のブロックアドレスＢＡ＜０：２＞がオール“１”となり、ＥＥＰＲＯＭセルアレイの中の末尾ブロックＢ７が選択された状態に初期化される。
【００２７】
アドレスイネーブル信号ＲＡＥが“Ｈ”になると（時刻ｔ１）、ラッチ回路４０はオフ、転送経路３０がオンになり、入力ノードＮ１に供給されたロウアドレス信号ＲＡｄｄは転送経路３０を転送されて、ロウデコーダに送られ、通常のアクセスが行われる。
【００２８】
外部からのコマンド入力により、リセット回路１０の出力信号ＲＳＴが“Ｌ”になると（時刻ｔ２）、パワーオン時と同様の動作で、出力ノードＮ２が“Ｈ”になり、この状態がラッチ回路４０で保持される。即ちこの場合も、ＥＥＰＲＯＭセルアレイの中の末尾ブロックＢ７が選択された状態にリセットされる。
【００２９】
以上のようにこの実施の形態によれば、パワーオン後或いは強制リセット後、ロウアドレス信号はＲＡｄｄは、オール“１”（＝“Ｈ”）となり、従来のような先頭ブロックの選択状態であるアドレス初期値ではなく、末尾ブロックの選択状態に初期化される。従って、セルアレイの先頭ブロックにシステム管理情報等を記憶した場合に、パワーオン後或いは強制リセット後にＥＥＰＲＯＭモジュールの抜き差し等を行った場合にも重要なシステム管理情報の記憶領域に無用のストレスがかかる事態を防止することができる。末尾ブロックにストレスがかかってその回路の動作マージンが低下しても、チップの管理情報とは無関係であって、メモリ全体の信頼性低下は回避される。
【００３０】
以上の実施の形態では、強制リセット時、セルアレイの複数ブロックのうち、末尾ブロックが選択された状態に初期化される例を示した。しかし先頭ブロックに管理情報が記憶されているものとして、この先頭ブロックのストレスを防止するためには、先頭ブロック以外のブロックが選択される状態に初期化されるようにすれば、同様の効果が得られる。更により一般的にいえば、管理情報を記憶する領域が先頭ブロックでなくても、その管理情報が記憶された特定領域を避けて初期化されるように、アドレス信号転送回路を構成することにより、同様の効果が期待できる。
【００３１】
上記実施の形態では、パワーオン後やリセット後にセルアレイの特定番地を避けるようにアドレス初期化が行われるようにしたが、初期化アドレスがメモリ管理領域ではない場合であっても、常に同じアドレスに初期化されるとすれば、そのアドレスのセルにのみ大きな負荷がかかる。そこで、初期化アドレスを適宜変更可能できるようにすることも好ましい。その様な実施の形態を次に説明する。
【００３２】
図６は、この実施の形態によるＥＥＰＲＯＭの構成を、図１に対応させて示している。図１と異なる点は、リセットアドレス設定回路１３が付加されていることである。リセットアドレス設定回路５１は、パワーオン信号ＰＷＲＯＮ又はリセット信号ＲＳＴ毎に、初期化されるロウアドレスを設定可能とするものである。
【００３３】
このリセットアドレス設定回路１３の付加に伴って、アドレス信号転送回路８におけるロウアドレス信号転送回路８２の構成は、図３に対応させて示すと、図７のようになる。図３と異なり、ラッチ回路４０がインバータ４２，４４のみの逆並列接続により構成され、リセットアドレス設定回路１３の出力ＲＳＴＡｄｄが、クロックトインバータ４８を介してラッチ回路４０のノードＮ０に転送されるようになっている。このクロックトインバータ４８は、パワーオン信号ＰＷＲＯＮやリセット信号ＲＳＴにより制御される。
【００３４】
先の実施の形態と同様に、リセット回路１０の出力であるリセット信号ＲＳＴは、リセット時に“Ｌ”となるものであり、パワーオン回路１１の出力リセット信号ＰＷＲＯＮは、パワーオン時“Ｈ”となるものである。前者は直接ＮＡＮＤゲート４６に入力され、後者はインバータ４５により反転されてＮＡＮＤゲート４６に入る。ＮＡＮＤゲート４６の出力は更にインバータ４７を通すことで、相補的なリセットイネーブル信号ＲＳＴＥ，ＲＳＴＥｎを生成し、これによりクロックトインバータ４８が制御されて、リセットアドレス設定回路１３の出力がノードＮ０に入るようになっている。
【００３５】
図８は、この様に構成されたロウアドレス転送回路８２の動作タイミングを示している。電源が投入されてパワーオン信号ＰＷＲＯＮが“Ｈ”になると（時刻ｔ０）、ＮＡＮＤゲート４６は、ＲＳＴＥ＝“Ｈ”，ＲＳＴＥｎ＝“Ｌ”を出力する。これによりクロックトインバータ４８がオンとなって、リセットアドレス設定回路１３により設定される初期化ロウアドレスＲＳＴＡｄｄ１がノードＮ０に転送され、ラッチ回路４０に保持される。ラッチ回路４０に保持された初期化アドレスＲＳＴＡｄｄ１は、イネーブル信号ＲＡＥが“Ｌ”で転送経路３０がオフの間、オンしているクロックトインバータ４３を転送されて出力ノードＮ２に出力される。
【００３６】
その後、ロウアドレスイネーブル信号ＲＡＥが“Ｈ”になると（時刻ｔ１）、ラッチ回路４０に保持されている初期化アドレスに代わって、入力されたロウアドレスＲＡｄｄが転送経路３０を転送されて、出力ノードＮ２に出力される。
【００３７】
更に、リセット信号ＲＳＴが“Ｌ”になると（時刻ｔ２）、ＮＡＮＤゲート４６は、ＲＳＴＥ＝“Ｈ”，ＲＳＴＥｎ＝“Ｌ”を出力する。これによりクロックトインバータ４８がオンとなって、リセットアドレス設定回路１３により設定される別の初期化ロウアドレスＲＳＴＡｄｄ２がノードＮ０に転送され、ラッチ回路４０に保持される。ラッチ回路４０に保持された初期化アドレスＲＳＴＡｄｄ１は、イネーブル信号ＲＡＥが“Ｌ”で転送経路３０がオフの間、オンしているクロックトインバータ４３を転送されて出力ノードＮ２に出力される。
【００３８】
この様に、パワーオン後或いはリセット後は、リセットアドレス設定回路１３によりその都度設定される任意のロウアドレスに初期化されることになる。これにより、常に同じブロックが選択された状態に初期化される事態が防止され、ストレスが分散される。従って、ストレス集中によるデータ破壊の確率が低くなり、ＥＥＰＲＯＭの信頼性向上が図られる。勿論この実施の形態の場合にも、チップ全体の動作に係わる管理情報等の記憶領域への初期化は防止することが好ましい。
【００３９】
リセットアドレス設定回路１３により設定するリセットアドレス（初期化アドレス）ＲＳＴＡｄｄは、チップ外部から供給することもできるし、或いは予めチップ内に保持しておきこれを選択するようにしてもよい。具体的にリセットアドレス設定回路１３の構成例を次に示す。
【００４０】
図９は、チップ外部からＩ／Ｏバッファ６を通してリセットアドレスを入力するようにした場合のリセットアドレス設定回路１３の構成である。入力端に、相補的な取り込み信号ＩｎＥ，ＩｎＥｎにより制御されるクロックトインバータ１０１が設けられ、その出力端に、クロックトインバータ１０４とインバータ１０５によるラッチ回路１０３が設けられる。クロックトインバータ１０４は、入力段のクロックトインバータ１０１と同様に、取り込み信号ＩｎＥ，ＩｎＥｎにより制御される。
この様な構成とすることで、外部Ｉ／Ｏ端子から入力された任意のリセットアドレスＲＳＴＡｄｄを保持して、パワーオン後やリセット後のロウアドレス初期値を設定することが可能になる。
【００４１】
これに対して、図１０は、リセットアドレス設定回路１３に保持すべきリセットアドレスをチップ内部に記憶しておくリセットアドレス記憶回路２０を備えた例である。リセットアドレス設定回路１３は、図９と同様の入力段クロックトインバータ１０１とラッチ回路１０３を有するが、設定すべきリセットアドレスは、予めチップ内のリセットアドレス記憶用不揮発性メモリ２０２に記憶保持しておく。そして読み出し回路２０３によりこれを読み出してラッチ回路１０３に転送保持する。これにより、パワーオン後やリセット後のロウアドレス初期値を設定することが可能になる。
【００４２】
リセットアドレス記憶用不揮発性メモリ２０２は、電気的書き換え可能であって、図１の示すセルアレイ１の一部であってもよいし、或いは別アレイとして構成することもできる。この不揮発性メモリ２０２には、書き込み回路２０１により適宜書き込み可能とする。例えば、リセットコマンドが入力される毎に、ある範囲でリセットアドレスを一つずつ変更して記憶する。これにより、前述したようにリセットアドレスの切り換えによるストレス低減が可能になる。
【００４３】
なお、図９や図１０に示したリセットアドレス設定回路１３におけるリセットアドレスの設定法として、セルアレイ１の中の未使用領域の先頭アドレスを選択することは、有効である。即ち、セルアレイ１のブロックを順次使用していく場合に、リセット時に、未使用領域の先頭アドレスに初期化する。これにより、次のチップイネーブル時に、自動的にセルアレイの未使用領域の先頭アドレスが選択されることになる。更にこの様にしてリセットアドレス設定回路１３に設定されるリセットアドレスＲＳＴＡｄｄを外部端子にモニター出力するように構成すれば、使用者がチップの未使用領域を確認することが出来て好ましい。
【００４４】
【発明の効果】
以上述べたようにこの発明によれば、特定のデータ記憶領域への無用なストレス印加を防止するようにしたアドレス信号転送回路を備えた半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図２】同実施の形態のアドレス信号転送回路の構成を示す図である。
【図３】図２のアドレス信号転送回路のうちロウアドレス信号転送回路の構成を示す図である。
【図４】同ロウアドレス信号転送回路の動作を説明するためのタイミング図である。
【図５】同実施の形態のセルアレイブロックのアドレス割り付けを示す図である。
【図６】この発明の他の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図７】同実施の形態のロウアドレス信号転送回路の構成を示す図である。
【図８】同ロウアドレス信号転送回路の動作を説明するためのタイミング図である。
【図９】同実施の形態のリセットアドレス設定回路の構成例を示す図である。
【図１０】同実施の形態のリセットアドレス設定回路の他の構成例を示す図である。
【図１１】従来のアドレスリセット回路の構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ、３…データレジスタ、４…カラムデコーダ、５…ロウデコーダ、６…Ｉ／Ｏバッファ、７…アドレスレジスタ、８…アドレス信号転送回路、９…制御回路、１０…リセット回路、１１…パワーターオン回路、１２…チップアドレス判定回路、１３…リセットアドレス設定回路、３０…転送経路、４０…ラッチ回路（初期化回路）。
【発明の属する技術分野】
この発明は、電源投入検出やコマンド入力等により、内部アドレスが初期化される半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭ等の半導体メモリでは、パワーオン時やコマンド入力による強制リセットで内部アドレスを０番地に初期化する機能を備えることが行われる。この様な内部アドレスの初期化のために、アドレス信号転送回路には初期化回路が設けられる。
【０００３】
図１１は、従来のロウアドレス信号転送回路の構成をロウアドレスデータの１ビット分について示している。インバータ６１とクロックト・インバータ６２の部分が内部ロウアドレス信号の転送経路である。ロウアドレスイネーブル信号ＡＥが“Ｈ”のとき、アドレスレジスタから出力されるロウアドレス信号Ａｄｄは、インバータ６１，６２を転送されて、デコード回路に送られる内部ロウアドレス信号となる。
【０００４】
このロウアドレス信号転送回路の出力ノードＮに、ＮＡＮＤゲート６３とクロックト・インバータ６４により構成されたラッチ回路が初期化回路として接続されている。パワーオン時やコマンドにより強制リセットを指示したとき、“Ｌ”となる信号ＬＯＷＶＤＤがＮＡＮＤゲート６３に入る。このとき、ロウアドレスイネーブル信号ＡＥは、“Ｌ”であり、転送経路のクロックト・インバータ６２はオフ、ラッチ回路部のクロックト・インバータ６４はオンである。従って、ＬＯＷＶＤＤ＝“Ｌ”が入ると、ノードＮが“Ｌ”となり、これがＮＡＮＤゲート６３に帰還されて、出力ノードＮはその後、“Ｌ”を保持する。
【０００５】
ロウアドレスは、ＥＥＰＲＯＭセルアレイのブロック及びブロック内のワード線を選択するものである。このロウアドレスリセットにより、ロウアドレス信号がオール“０”（アドレス初期値）となり、アドレス初期値が割り付けられた０番地（セルアレイの先頭ブロック）を選択した状態に初期化される。
【０００６】
【発明が解決しようとする課題】
ＥＥＰＲＯＭでは、セルアレイの先頭ブロックである０番地にデバイス管理情報等のシステム全体に係わる特殊情報が書き込まれている場合が多い。また、ＥＥＰＲＯＭモジュールや電源は、システムのパワーオン後にも、不意に抜き差しされることがある。
この様な状況では、従来のアドレス信号転送回路のように０番地にアドレスを初期化した場合には、活性化されているＥＥＰＲＯＭの管理情報を記憶した領域に無用のストレスが係り、重要なデータが破壊されるおそれがある。
【０００７】
この発明は、特定のデータ記憶領域への無用なストレス印加を防止するようにしたアドレス信号転送回路を備えた半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路とを備え、前記アドレス信号転送回路の初期化回路は、前記リセット信号により前記メモリセルアレイのアドレスが最小となるメモリ管理情報を記憶した記憶領域を除く記憶領域が選択された状態に内部アドレス信号を初期化するように構成されていることを特徴とする。
【０００９】
この発明によると、強制リセット時、アドレス初期値が割り付けられた記憶領域以外の記憶領域が選択された状態に初期化されるようにすることで、通常アドレス初期値が割り付けられる記憶領域に無用なストレスがかかる事態を防止することができる。
【００１０】
具体的に、アドレス初期値が割り付けられた記憶領域は、メモリ管理情報を記憶する領域であるとすれば、強制リセット後にメモリを抜き差しした場合にもメモリ管理領域のデータが劣化する事態が防止される。
【００１１】
この発明において具体的に、メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ且つ、複数のブロックのうちロウアドレス初期値が割り付けられた先頭ブロックがメモリ管理情報を記憶するものであるとしたとき、アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路が、リセット信号により、複数のブロックのうち先頭ブロック以外のブロックが選択された状態に内部ロウアドレス信号を初期化するように構成される。
【００１２】
この発明に係る半導体記憶装置はまた、メモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路と、前記アドレス信号転送回路の初期化回路に、前記リセット信号によって、内部アドレスを初期化するリセットアドレスであって、アドレスが最小となるメモリ管理情報を記憶した記憶領域を除くリセットアドレスを設定するためのリセットアドレス設定回路と、を有することを特徴とする。
【００１３】
この様にリセットアドレス設定回路を付加することにより、リセットアドレス（初期化アドレス）を適宜設定することができる。その結果、リセットアドレスを固定した場合にそのアドレスのセルにストレスがかかり過ぎることを防止することができる。
【００１４】
リセットアドレス設定回路は例えば、チップ外部から供給されるリセットアドレスを保持するラッチ回路を有するものとする。或いは、チップ内部にリセットアドレスを記憶するリセットアドレス記憶回路を備え、リセットアドレス設定回路は、そのリセットアドレス記憶回路から読み出されたリセットアドレスを保持するラッチ回路を有するものとする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＥＥＰＲＯＭの構成を示している。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリセルを配列してなるＥＥＰＲＯＭセルアレイである。ＥＥＰＲＯＭセルアレイ１は、例えば図５に示すように、複数のブロックＢ０，Ｂ１，…に分けられており、各ブロックがデータ消去の単位となっている。
【００１６】
メモリセルアレイ１のブロック及びブロック内のワード線選択を行うのがロウデコーダ５であり、ビット線選択を行うのがカラムデコーダ（カラムゲートを含む）４である。メモリセルアレイ１のビット線はセンスアンプ２に接続される。センスアンプ２及び書き込みデータを保持するデータレジスタ３は、データ線を介し、Ｉ／Ｏバッファ６を介して外部Ｉ／Ｏ端子と接続される。
【００１７】
外部からＩ／Ｏバッファ６を介して供給されるアドレス信号はアドレスレジスタ７に保持され、コマンドは制御回路９に転送される。アドレスレジスタ７に保持されたアドレス信号は、アドレス信号転送回路８を介して、ロウデコーダ５、カラムデコーダ４、チップアドレス判定回路１２に送られる。
【００１８】
制御回路９は、アドレスレジスタ７を、書き込み／消去等の動作モードに応じてタイミング制御し、またアドレス信号転送回路８に対して内部アドレス信号の転送を指示するイネーブル信号を出す。パワーオン回路１１は、広義のリセット回路であり、電源投入を検出してアドレス信号転送回路８にリセット信号ＰＷＲＯＮを出す。リセット回路１０は、外部から供給されるリセットコマンドに基づいて、アドレス信号転送回路８にリセット（初期化）する信号ＲＳＴを出す。
【００１９】
図２は、アドレス信号転送回路８の具体的構成を示している。アドレス信号転送回路８は、チップアドレス信号転送回路８１、ロウアドレス信号転送回路８２及びカラムアドレス信号転送回路８３を有する。チップアドレス信号転送回路８１は、チップアドレスイネーブル信号ＣＨＥにより活性化されて、チップアドレス信号ＣＨＡｄｄを内部転送する。ロウアドレス信号転送回路８２は、ロウアドレスイネーブル信号ＲＡＥにより活性化されて、ロウアドレス信号ＲＡｄｄを内部転送する。カラムアドレス信号転送回路８３は、カラムアドレスイネーブル信号ＣＡＥにより活性化されて、カラムアドレス信号ＣＡｄｄを内部転送する。
【００２０】
これらのアドレス信号転送回路８１，８２，８３は、基本的に同様の構成を有し、アドレス信号転送経路と共に、電源投入を検出して発生されるパワーオン信号ＰＷＲＯＮ或いは、外部からのコマンドにより発生されるリセット信号ＲＳＴにより、内部アドレスを初期化する初期化回路を備える。
【００２１】
以上のアドレス信号転送回路８１，８２，８３のうち、チップアドレス信号転送回路８１及びカラムアドレス信号転送回路８３は、図１１に示した従来と同様の構成とする。ロウアドレス信号転送回路８２は、少なくともブロック選択に係わる部分が従来と異なる構成となる。一例として、ＥＥＰＲＯＭセルアレイ１が、図５に示したような８ブロック構成であるとする。８ブロックのうち、ロウアドレス初期値、即ちブロックアドレスＢＡ＜０：２＞＝（０，０，０）が割り付けられているのが先頭ブロックＢ０（０番地）であり、末尾ブロックが７番地であって、ＢＡ＜０：２＞＝（１，１，１）により選択されるものとする。
【００２２】
このとき、ロウアドレス信号転送回路８２の全て、或いは少なくともブロック選択に係わる上位アドレス部分即ち図１０のブロックアドレスＢＡ＜０：３＞対応部分が、図３のように構成される。アドレス信号の転送経路３０は、従来と同様に、入力ノードＮ１と出力ノードＮ２間にインバータ３１とクロックト・インバータ３２を介在させて構成される。ロウアドレスイネーブル信号ＲＡＥによりクロックト・インバータ３２が活性化されると、アドレスレジスタ７から出力されるロウアドレス信号ＲＡｄｄが出力ノードＮ２に転送される。
【００２３】
出力ノードＮ２には、初期化回路を構成するラッチ回路４０が設けられている。ラッチ回路４０は、出力ノードＮ２がインバータ４４を介して帰還されるＮＡＮＤゲート４１を有し、その出力はインバータ４２とクロックト・インバータ４３を介して出力ノードＮ２に接続される。ＮＡＮＤゲート４１の他の入力ノードＮ０には、パワーオン時或いはリセット時に“Ｌ”となる信号が入る。
【００２４】
リセット回路１０の出力リセット信号ＲＳＴは、リセット時に“Ｌ”となるものであり、パワーオン回路１１の出力リセット信号ＰＷＲＯＮは、パワーオン時“Ｈ”となるものである。前者は直接ＮＡＮＤゲート４６に入力され、後者はインバータ４５により反転されてＮＡＮＤゲート４６に入る。ＮＡＮＤゲート４６の出力は更にインバータ４７を介して、ＮＡＮＤゲート４１の入力ノードＮ０に入るようになっている。
【００２５】
この様に構成されたロウアドレス信号転送回路８２の動作を、図４を参照して説明する。パワーオン時、パワーオン回路１０の出力ＰＷＲＯＮが“Ｈ”になると（時刻ｔ０）、ＮＡＮＤゲート４６の出力は“Ｈ”、従って、ＮＡＮＤゲート４１の入力ノードＮ０は“Ｌ”になる。パワーオン時、イネーブル信号ＲＡＥは“Ｌ”であり、転送経路３０はオフ、ラッチ回路４０は、クロックト・インバータ４３がオンである。従って、出力ノードＮ２は“Ｈ”になり、これがインバータ４４により反転されてＮＡＮＤゲート４１に帰還されて、ラッチ回路４０は“Ｈ”出力状態を保持する。
【００２６】
これにより、ロウアドレスのうち少なくとも上位アドレス、即ち図５のブロックアドレスＢＡ＜０：２＞がオール“１”となり、ＥＥＰＲＯＭセルアレイの中の末尾ブロックＢ７が選択された状態に初期化される。
【００２７】
アドレスイネーブル信号ＲＡＥが“Ｈ”になると（時刻ｔ１）、ラッチ回路４０はオフ、転送経路３０がオンになり、入力ノードＮ１に供給されたロウアドレス信号ＲＡｄｄは転送経路３０を転送されて、ロウデコーダに送られ、通常のアクセスが行われる。
【００２８】
外部からのコマンド入力により、リセット回路１０の出力信号ＲＳＴが“Ｌ”になると（時刻ｔ２）、パワーオン時と同様の動作で、出力ノードＮ２が“Ｈ”になり、この状態がラッチ回路４０で保持される。即ちこの場合も、ＥＥＰＲＯＭセルアレイの中の末尾ブロックＢ７が選択された状態にリセットされる。
【００２９】
以上のようにこの実施の形態によれば、パワーオン後或いは強制リセット後、ロウアドレス信号はＲＡｄｄは、オール“１”（＝“Ｈ”）となり、従来のような先頭ブロックの選択状態であるアドレス初期値ではなく、末尾ブロックの選択状態に初期化される。従って、セルアレイの先頭ブロックにシステム管理情報等を記憶した場合に、パワーオン後或いは強制リセット後にＥＥＰＲＯＭモジュールの抜き差し等を行った場合にも重要なシステム管理情報の記憶領域に無用のストレスがかかる事態を防止することができる。末尾ブロックにストレスがかかってその回路の動作マージンが低下しても、チップの管理情報とは無関係であって、メモリ全体の信頼性低下は回避される。
【００３０】
以上の実施の形態では、強制リセット時、セルアレイの複数ブロックのうち、末尾ブロックが選択された状態に初期化される例を示した。しかし先頭ブロックに管理情報が記憶されているものとして、この先頭ブロックのストレスを防止するためには、先頭ブロック以外のブロックが選択される状態に初期化されるようにすれば、同様の効果が得られる。更により一般的にいえば、管理情報を記憶する領域が先頭ブロックでなくても、その管理情報が記憶された特定領域を避けて初期化されるように、アドレス信号転送回路を構成することにより、同様の効果が期待できる。
【００３１】
上記実施の形態では、パワーオン後やリセット後にセルアレイの特定番地を避けるようにアドレス初期化が行われるようにしたが、初期化アドレスがメモリ管理領域ではない場合であっても、常に同じアドレスに初期化されるとすれば、そのアドレスのセルにのみ大きな負荷がかかる。そこで、初期化アドレスを適宜変更可能できるようにすることも好ましい。その様な実施の形態を次に説明する。
【００３２】
図６は、この実施の形態によるＥＥＰＲＯＭの構成を、図１に対応させて示している。図１と異なる点は、リセットアドレス設定回路１３が付加されていることである。リセットアドレス設定回路５１は、パワーオン信号ＰＷＲＯＮ又はリセット信号ＲＳＴ毎に、初期化されるロウアドレスを設定可能とするものである。
【００３３】
このリセットアドレス設定回路１３の付加に伴って、アドレス信号転送回路８におけるロウアドレス信号転送回路８２の構成は、図３に対応させて示すと、図７のようになる。図３と異なり、ラッチ回路４０がインバータ４２，４４のみの逆並列接続により構成され、リセットアドレス設定回路１３の出力ＲＳＴＡｄｄが、クロックトインバータ４８を介してラッチ回路４０のノードＮ０に転送されるようになっている。このクロックトインバータ４８は、パワーオン信号ＰＷＲＯＮやリセット信号ＲＳＴにより制御される。
【００３４】
先の実施の形態と同様に、リセット回路１０の出力であるリセット信号ＲＳＴは、リセット時に“Ｌ”となるものであり、パワーオン回路１１の出力リセット信号ＰＷＲＯＮは、パワーオン時“Ｈ”となるものである。前者は直接ＮＡＮＤゲート４６に入力され、後者はインバータ４５により反転されてＮＡＮＤゲート４６に入る。ＮＡＮＤゲート４６の出力は更にインバータ４７を通すことで、相補的なリセットイネーブル信号ＲＳＴＥ，ＲＳＴＥｎを生成し、これによりクロックトインバータ４８が制御されて、リセットアドレス設定回路１３の出力がノードＮ０に入るようになっている。
【００３５】
図８は、この様に構成されたロウアドレス転送回路８２の動作タイミングを示している。電源が投入されてパワーオン信号ＰＷＲＯＮが“Ｈ”になると（時刻ｔ０）、ＮＡＮＤゲート４６は、ＲＳＴＥ＝“Ｈ”，ＲＳＴＥｎ＝“Ｌ”を出力する。これによりクロックトインバータ４８がオンとなって、リセットアドレス設定回路１３により設定される初期化ロウアドレスＲＳＴＡｄｄ１がノードＮ０に転送され、ラッチ回路４０に保持される。ラッチ回路４０に保持された初期化アドレスＲＳＴＡｄｄ１は、イネーブル信号ＲＡＥが“Ｌ”で転送経路３０がオフの間、オンしているクロックトインバータ４３を転送されて出力ノードＮ２に出力される。
【００３６】
その後、ロウアドレスイネーブル信号ＲＡＥが“Ｈ”になると（時刻ｔ１）、ラッチ回路４０に保持されている初期化アドレスに代わって、入力されたロウアドレスＲＡｄｄが転送経路３０を転送されて、出力ノードＮ２に出力される。
【００３７】
更に、リセット信号ＲＳＴが“Ｌ”になると（時刻ｔ２）、ＮＡＮＤゲート４６は、ＲＳＴＥ＝“Ｈ”，ＲＳＴＥｎ＝“Ｌ”を出力する。これによりクロックトインバータ４８がオンとなって、リセットアドレス設定回路１３により設定される別の初期化ロウアドレスＲＳＴＡｄｄ２がノードＮ０に転送され、ラッチ回路４０に保持される。ラッチ回路４０に保持された初期化アドレスＲＳＴＡｄｄ１は、イネーブル信号ＲＡＥが“Ｌ”で転送経路３０がオフの間、オンしているクロックトインバータ４３を転送されて出力ノードＮ２に出力される。
【００３８】
この様に、パワーオン後或いはリセット後は、リセットアドレス設定回路１３によりその都度設定される任意のロウアドレスに初期化されることになる。これにより、常に同じブロックが選択された状態に初期化される事態が防止され、ストレスが分散される。従って、ストレス集中によるデータ破壊の確率が低くなり、ＥＥＰＲＯＭの信頼性向上が図られる。勿論この実施の形態の場合にも、チップ全体の動作に係わる管理情報等の記憶領域への初期化は防止することが好ましい。
【００３９】
リセットアドレス設定回路１３により設定するリセットアドレス（初期化アドレス）ＲＳＴＡｄｄは、チップ外部から供給することもできるし、或いは予めチップ内に保持しておきこれを選択するようにしてもよい。具体的にリセットアドレス設定回路１３の構成例を次に示す。
【００４０】
図９は、チップ外部からＩ／Ｏバッファ６を通してリセットアドレスを入力するようにした場合のリセットアドレス設定回路１３の構成である。入力端に、相補的な取り込み信号ＩｎＥ，ＩｎＥｎにより制御されるクロックトインバータ１０１が設けられ、その出力端に、クロックトインバータ１０４とインバータ１０５によるラッチ回路１０３が設けられる。クロックトインバータ１０４は、入力段のクロックトインバータ１０１と同様に、取り込み信号ＩｎＥ，ＩｎＥｎにより制御される。
この様な構成とすることで、外部Ｉ／Ｏ端子から入力された任意のリセットアドレスＲＳＴＡｄｄを保持して、パワーオン後やリセット後のロウアドレス初期値を設定することが可能になる。
【００４１】
これに対して、図１０は、リセットアドレス設定回路１３に保持すべきリセットアドレスをチップ内部に記憶しておくリセットアドレス記憶回路２０を備えた例である。リセットアドレス設定回路１３は、図９と同様の入力段クロックトインバータ１０１とラッチ回路１０３を有するが、設定すべきリセットアドレスは、予めチップ内のリセットアドレス記憶用不揮発性メモリ２０２に記憶保持しておく。そして読み出し回路２０３によりこれを読み出してラッチ回路１０３に転送保持する。これにより、パワーオン後やリセット後のロウアドレス初期値を設定することが可能になる。
【００４２】
リセットアドレス記憶用不揮発性メモリ２０２は、電気的書き換え可能であって、図１の示すセルアレイ１の一部であってもよいし、或いは別アレイとして構成することもできる。この不揮発性メモリ２０２には、書き込み回路２０１により適宜書き込み可能とする。例えば、リセットコマンドが入力される毎に、ある範囲でリセットアドレスを一つずつ変更して記憶する。これにより、前述したようにリセットアドレスの切り換えによるストレス低減が可能になる。
【００４３】
なお、図９や図１０に示したリセットアドレス設定回路１３におけるリセットアドレスの設定法として、セルアレイ１の中の未使用領域の先頭アドレスを選択することは、有効である。即ち、セルアレイ１のブロックを順次使用していく場合に、リセット時に、未使用領域の先頭アドレスに初期化する。これにより、次のチップイネーブル時に、自動的にセルアレイの未使用領域の先頭アドレスが選択されることになる。更にこの様にしてリセットアドレス設定回路１３に設定されるリセットアドレスＲＳＴＡｄｄを外部端子にモニター出力するように構成すれば、使用者がチップの未使用領域を確認することが出来て好ましい。
【００４４】
【発明の効果】
以上述べたようにこの発明によれば、特定のデータ記憶領域への無用なストレス印加を防止するようにしたアドレス信号転送回路を備えた半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図２】同実施の形態のアドレス信号転送回路の構成を示す図である。
【図３】図２のアドレス信号転送回路のうちロウアドレス信号転送回路の構成を示す図である。
【図４】同ロウアドレス信号転送回路の動作を説明するためのタイミング図である。
【図５】同実施の形態のセルアレイブロックのアドレス割り付けを示す図である。
【図６】この発明の他の実施の形態によるＥＥＰＲＯＭの構成を示す図である。
【図７】同実施の形態のロウアドレス信号転送回路の構成を示す図である。
【図８】同ロウアドレス信号転送回路の動作を説明するためのタイミング図である。
【図９】同実施の形態のリセットアドレス設定回路の構成例を示す図である。
【図１０】同実施の形態のリセットアドレス設定回路の他の構成例を示す図である。
【図１１】従来のアドレスリセット回路の構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ、３…データレジスタ、４…カラムデコーダ、５…ロウデコーダ、６…Ｉ／Ｏバッファ、７…アドレスレジスタ、８…アドレス信号転送回路、９…制御回路、１０…リセット回路、１１…パワーターオン回路、１２…チップアドレス判定回路、１３…リセットアドレス設定回路、３０…転送経路、４０…ラッチ回路（初期化回路）。
Claims (8)
- メモリセルアレイと、
このメモリセルアレイのメモリセル選択を行うデコード回路と、
アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、
外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路とを備え、
前記アドレス信号転送回路の初期化回路は、前記リセット信号により前記メモリセルアレイのアドレスが最小となるメモリ管理情報を記憶した記憶領域を除く記憶領域が選択された状態に内部アドレス信号を初期化するように構成されていることを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ且つ、前記複数のブロックのうち先頭ブロックがメモリ管理情報を記憶するものであって、
前記アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路が、前記リセット信号により前記複数のブロックのうち先頭ブロック以外のブロックが選択された状態に内部ロウアドレス信号を初期化するように構成されている
ことを特徴とする請求項１記載の半導体記憶装置。 - メモリセルアレイと、
このメモリセルアレイのメモリセル選択を行うデコード回路と、
アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、
外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路と、
前記アドレス信号転送回路の初期化回路に、前記リセット信号によって、内部アドレスを初期化するリセットアドレスであって、アドレスが最小となるメモリ管理情報を記憶した記憶領域を除くリセットアドレスを設定するためのリセットアドレス設定回路と、
を有することを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ、
前記リセットアドレス設定回路は、前記リセット信号により、前記アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路に、所定のブロックを選択するロウアドレスをリセットアドレスとして設定するものである
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記リセットアドレス設定回路は、チップ外部から供給されるリセットアドレスを保持するラッチ回路を有することを特徴とする請求項３記載の半導体記憶装置。
- チップ内部にリセットアドレスを記憶するリセットアドレス記憶回路を有し、
前記リセットアドレス設定回路は、前記リセットアドレス記憶回路から読み出されたリセットアドレスを保持するラッチ回路を有する
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記リセットアドレス記憶回路は、電気的書き換え可能な不揮発性メモリであることを特徴とする請求項６記載の半導体記憶装置。
- 前記メモリセルアレイは、電気的書き換え可能な不揮発性メモリセルを配列して構成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002168746A JP4125915B2 (ja) | 2001-12-19 | 2002-06-10 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386543 | 2001-12-19 | ||
| JP2001-386543 | 2001-12-19 | ||
| JP2002168746A JP4125915B2 (ja) | 2001-12-19 | 2002-06-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249087A JP2003249087A (ja) | 2003-09-05 |
| JP4125915B2 true JP4125915B2 (ja) | 2008-07-30 |
Family
ID=28676888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002168746A Expired - Fee Related JP4125915B2 (ja) | 2001-12-19 | 2002-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4125915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10087541B2 (en) | 2014-09-29 | 2018-10-02 | University Of Tartu | Method of forming a dielectric through electrodeposition on an electrode for a capacitor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4848126B2 (ja) * | 2004-11-04 | 2011-12-28 | オンセミコンダクター・トレーディング・リミテッド | マイクロコンピュータ、マイクロコンピュータにおける不揮発性メモリのデータ保護方法 |
| KR100735024B1 (ko) | 2005-12-29 | 2007-07-03 | 삼성전자주식회사 | 반도체 장치의 어드레스 변환기 및 반도체 메모리 장치 |
-
2002
- 2002-06-10 JP JP2002168746A patent/JP4125915B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10087541B2 (en) | 2014-09-29 | 2018-10-02 | University Of Tartu | Method of forming a dielectric through electrodeposition on an electrode for a capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003249087A (ja) | 2003-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080317 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080430 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080509 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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