JP4125915B2 - 半導体記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、電源投入検出やコマンド入力等により、内部アドレスが初期化される半導体記憶装置に関する。
【0002】
【従来の技術】
従来、EEPROM等の半導体メモリでは、パワーオン時やコマンド入力による強制リセットで内部アドレスを0番地に初期化する機能を備えることが行われる。この様な内部アドレスの初期化のために、アドレス信号転送回路には初期化回路が設けられる。
【0003】
図11は、従来のロウアドレス信号転送回路の構成をロウアドレスデータの1ビット分について示している。インバータ61とクロックト・インバータ62の部分が内部ロウアドレス信号の転送経路である。ロウアドレスイネーブル信号AEが“H”のとき、アドレスレジスタから出力されるロウアドレス信号Addは、インバータ61,62を転送されて、デコード回路に送られる内部ロウアドレス信号となる。
【0004】
このロウアドレス信号転送回路の出力ノードNに、NANDゲート63とクロックト・インバータ64により構成されたラッチ回路が初期化回路として接続されている。パワーオン時やコマンドにより強制リセットを指示したとき、“L”となる信号LOWVDDがNANDゲート63に入る。このとき、ロウアドレスイネーブル信号AEは、“L”であり、転送経路のクロックト・インバータ62はオフ、ラッチ回路部のクロックト・インバータ64はオンである。従って、LOWVDD=“L”が入ると、ノードNが“L”となり、これがNANDゲート63に帰還されて、出力ノードNはその後、“L”を保持する。
【0005】
ロウアドレスは、EEPROMセルアレイのブロック及びブロック内のワード線を選択するものである。このロウアドレスリセットにより、ロウアドレス信号がオール“0”(アドレス初期値)となり、アドレス初期値が割り付けられた0番地(セルアレイの先頭ブロック)を選択した状態に初期化される。
【0006】
【発明が解決しようとする課題】
EEPROMでは、セルアレイの先頭ブロックである0番地にデバイス管理情報等のシステム全体に係わる特殊情報が書き込まれている場合が多い。また、EEPROMモジュールや電源は、システムのパワーオン後にも、不意に抜き差しされることがある。
この様な状況では、従来のアドレス信号転送回路のように0番地にアドレスを初期化した場合には、活性化されているEEPROMの管理情報を記憶した領域に無用のストレスが係り、重要なデータが破壊されるおそれがある。
【0007】
この発明は、特定のデータ記憶領域への無用なストレス印加を防止するようにしたアドレス信号転送回路を備えた半導体記憶装置を提供することを目的としている。
【0008】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路とを備え、前記アドレス信号転送回路の初期化回路は、前記リセット信号により前記メモリセルアレイのアドレスが最小となるメモリ管理情報を記憶した記憶領域を除く記憶領域が選択された状態に内部アドレス信号を初期化するように構成されていることを特徴とする。
【0009】
この発明によると、強制リセット時、アドレス初期値が割り付けられた記憶領域以外の記憶領域が選択された状態に初期化されるようにすることで、通常アドレス初期値が割り付けられる記憶領域に無用なストレスがかかる事態を防止することができる。
【0010】
具体的に、アドレス初期値が割り付けられた記憶領域は、メモリ管理情報を記憶する領域であるとすれば、強制リセット後にメモリを抜き差しした場合にもメモリ管理領域のデータが劣化する事態が防止される。
【0011】
この発明において具体的に、メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ且つ、複数のブロックのうちロウアドレス初期値が割り付けられた先頭ブロックがメモリ管理情報を記憶するものであるとしたとき、アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路が、リセット信号により、複数のブロックのうち先頭ブロック以外のブロックが選択された状態に内部ロウアドレス信号を初期化するように構成される。
【0012】
この発明に係る半導体記憶装置はまた、メモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路と、前記アドレス信号転送回路の初期化回路に、前記リセット信号によって、内部アドレスを初期化するリセットアドレスであって、アドレスが最小となるメモリ管理情報を記憶した記憶領域を除くリセットアドレスを設定するためのリセットアドレス設定回路と、を有することを特徴とする。
【0013】
この様にリセットアドレス設定回路を付加することにより、リセットアドレス(初期化アドレス)を適宜設定することができる。その結果、リセットアドレスを固定した場合にそのアドレスのセルにストレスがかかり過ぎることを防止することができる。
【0014】
リセットアドレス設定回路は例えば、チップ外部から供給されるリセットアドレスを保持するラッチ回路を有するものとする。或いは、チップ内部にリセットアドレスを記憶するリセットアドレス記憶回路を備え、リセットアドレス設定回路は、そのリセットアドレス記憶回路から読み出されたリセットアドレスを保持するラッチ回路を有するものとする。
【0015】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、この発明の実施の形態によるEEPROMの構成を示している。メモリセルアレイ1は、電気的書き換え可能な不揮発性メモリセルを配列してなるEEPROMセルアレイである。EEPROMセルアレイ1は、例えば図5に示すように、複数のブロックB0,B1,…に分けられており、各ブロックがデータ消去の単位となっている。
【0016】
メモリセルアレイ1のブロック及びブロック内のワード線選択を行うのがロウデコーダ5であり、ビット線選択を行うのがカラムデコーダ(カラムゲートを含む)4である。メモリセルアレイ1のビット線はセンスアンプ2に接続される。センスアンプ2及び書き込みデータを保持するデータレジスタ3は、データ線を介し、I/Oバッファ6を介して外部I/O端子と接続される。
【0017】
外部からI/Oバッファ6を介して供給されるアドレス信号はアドレスレジスタ7に保持され、コマンドは制御回路9に転送される。アドレスレジスタ7に保持されたアドレス信号は、アドレス信号転送回路8を介して、ロウデコーダ5、カラムデコーダ、チップアドレス判定回路12に送られる。
【0018】
制御回路9は、アドレスレジスタ7を、書き込み/消去等の動作モードに応じてタイミング制御し、またアドレス信号転送回路8に対して内部アドレス信号の転送を指示するイネーブル信号を出す。パワーオン回路11は、広義のリセット回路であり、電源投入を検出してアドレス信号転送回路8にリセット信号PWRONを出す。リセット回路10は、外部から供給されるリセットコマンドに基づいて、アドレス信号転送回路8にリセット(初期化)する信号RSTを出す。
【0019】
図2は、アドレス信号転送回路8の具体的構成を示している。アドレス信号転送回路8は、チップアドレス信号転送回路81、ロウアドレス信号転送回路82及びカラムアドレス信号転送回路83を有する。チップアドレス信号転送回路81は、チップアドレスイネーブル信号CHEにより活性化されて、チップアドレス信号CHAddを内部転送する。ロウアドレス信号転送回路82は、ロウアドレスイネーブル信号RAEにより活性化されて、ロウアドレス信号RAddを内部転送する。カラムアドレス信号転送回路83は、カラムアドレスイネーブル信号CAEにより活性化されて、カラムアドレス信号CAddを内部転送する。
【0020】
これらのアドレス信号転送回路81,82,83は、基本的に同様の構成を有し、アドレス信号転送経路と共に、電源投入を検出して発生されるパワーオン信号PWRON或いは、外部からのコマンドにより発生されるリセット信号RSTにより、内部アドレスを初期化する初期化回路を備える。
【0021】
以上のアドレス信号転送回路81,82,83のうち、チップアドレス信号転送回路81及びカラムアドレス信号転送回路83は、図11に示した従来と同様の構成とする。ロウアドレス信号転送回路82は、少なくともブロック選択に係わる部分が従来と異なる構成となる。一例として、EEPROMセルアレイ1が、図5に示したような8ブロック構成であるとする。8ブロックのうち、ロウアドレス初期値、即ちブロックアドレスBA<0:2=(0,0,0)が割り付けられているのが先頭ブロックB0(0番地)であり、末尾ブロックが7番地であって、BA<0:2>=(1,1,1)により選択されるものとする。
【0022】
このとき、ロウアドレス信号転送回路82の全て、或いは少なくともブロック選択に係わる上位アドレス部分即ち図10のブロックアドレスBA<0:3>対応部分が、図3のように構成される。アドレス信号の転送経路30は、従来と同様に、入力ノードN1と出力ノードN2間にインバータ31とクロックト・インバータ32を介在させて構成される。ロウアドレスイネーブル信号RAEによりクロックト・インバータ32が活性化されると、アドレスレジスタ7から出力されるロウアドレス信号RAddが出力ノードN2に転送される。
【0023】
出力ノードN2には、初期化回路を構成するラッチ回路40が設けられている。ラッチ回路40は、出力ノードN2がインバータ44を介して帰還されるNANDゲート41を有し、その出力はインバータ42とクロックト・インバータ43を介して出力ノードN2に接続される。NANDゲート41の他の入力ノードN0には、パワーオン時或いはリセット時に“L”となる信号が入る。
【0024】
リセット回路10の出力リセット信号RSTは、リセット時に“L”となるものであり、パワーオン回路11の出力リセット信号PWRONは、パワーオン時“H”となるものである。前者は直接NANDゲート46に入力され、後者はインバータ45により反転されてNANDゲート46に入る。NANDゲート46の出力は更にインバータ47を介して、NANDゲート41の入力ノードN0に入るようになっている。
【0025】
この様に構成されたロウアドレス信号転送回路82の動作を、図4を参照して説明する。パワーオン時、パワーオン回路10の出力PWRONが“H”になると(時刻t0)、NANDゲート46の出力は“H”、従って、NANDゲート41の入力ノードN0は“L”になる。パワーオン時、イネーブル信号RAEは“L”であり、転送経路30はオフ、ラッチ回路40は、クロックト・インバータ43がオンである。従って、出力ノードN2は“H”になり、これがインバータ44により反転されてNANDゲート41に帰還されて、ラッチ回路40は“H”出力状態を保持する。
【0026】
これにより、ロウアドレスのうち少なくとも上位アドレス、即ち図5のブロックアドレスBA<0:2>がオール“1”となり、EEPROMセルアレイの中の末尾ブロックB7が選択された状態に初期化される。
【0027】
アドレスイネーブル信号RAEが“H”になると(時刻t1)、ラッチ回路40はオフ、転送経路30がオンになり、入力ノードN1に供給されたロウアドレス信号RAddは転送経路30を転送されて、ロウデコーダに送られ、通常のアクセスが行われる。
【0028】
外部からのコマンド入力により、リセット回路10の出力信号RSTが“L”になると(時刻t2)、パワーオン時と同様の動作で、出力ノードN2が“H”になり、この状態がラッチ回路40で保持される。即ちこの場合も、EEPROMセルアレイの中の末尾ブロックB7が選択された状態にリセットされる。
【0029】
以上のようにこの実施の形態によれば、パワーオン後或いは強制リセット後、ロウアドレス信号はRAddは、オール“1”(=“H”)となり、従来のような先頭ブロックの選択状態であるアドレス初期値ではなく、末尾ブロックの選択状態に初期化される。従って、セルアレイの先頭ブロックにシステム管理情報等を記憶した場合に、パワーオン後或いは強制リセット後にEEPROMモジュールの抜き差し等を行った場合にも重要なシステム管理情報の記憶領域に無用のストレスがかかる事態を防止することができる。末尾ブロックにストレスがかかってその回路の動作マージンが低下しても、チップの管理情報とは無関係であって、メモリ全体の信頼性低下は回避される。
【0030】
以上の実施の形態では、強制リセット時、セルアレイの複数ブロックのうち、末尾ブロックが選択された状態に初期化される例を示した。しかし先頭ブロックに管理情報が記憶されているものとして、この先頭ブロックのストレスを防止するためには、先頭ブロック以外のブロックが選択される状態に初期化されるようにすれば、同様の効果が得られる。更により一般的にいえば、管理情報を記憶する領域が先頭ブロックでなくても、その管理情報が記憶された特定領域を避けて初期化されるように、アドレス信号転送回路を構成することにより、同様の効果が期待できる。
【0031】
上記実施の形態では、パワーオン後やリセット後にセルアレイの特定番地を避けるようにアドレス初期化が行われるようにしたが、初期化アドレスがメモリ管理領域ではない場合であっても、常に同じアドレスに初期化されるとすれば、そのアドレスのセルにのみ大きな負荷がかかる。そこで、初期化アドレスを適宜変更可能できるようにすることも好ましい。その様な実施の形態を次に説明する。
【0032】
図6は、この実施の形態によるEEPROMの構成を、図1に対応させて示している。図1と異なる点は、リセットアドレス設定回路13が付加されていることである。リセットアドレス設定回路51は、パワーオン信号PWRON又はリセット信号RST毎に、初期化されるロウアドレスを設定可能とするものである。
【0033】
このリセットアドレス設定回路13の付加に伴って、アドレス信号転送回路8におけるロウアドレス信号転送回路82の構成は、図3に対応させて示すと、図7のようになる。図3と異なり、ラッチ回路40がインバータ42,44のみの逆並列接続により構成され、リセットアドレス設定回路13の出力RSTAddが、クロックトインバータ48を介してラッチ回路40のノードN0に転送されるようになっている。このクロックトインバータ48は、パワーオン信号PWRONやリセット信号RSTにより制御される。
【0034】
先の実施の形態と同様に、リセット回路10の出力であるリセット信号RSTは、リセット時に“L”となるものであり、パワーオン回路11の出力リセット信号PWRONは、パワーオン時“H”となるものである。前者は直接NANDゲート46に入力され、後者はインバータ45により反転されてNANDゲート46に入る。NANDゲート46の出力は更にインバータ47を通すことで、相補的なリセットイネーブル信号RSTE,RSTEnを生成し、これによりクロックトインバータ48が制御されて、リセットアドレス設定回路13の出力がノードN0に入るようになっている。
【0035】
図8は、この様に構成されたロウアドレス転送回路82の動作タイミングを示している。電源が投入されてパワーオン信号PWRONが“H”になると(時刻t0)、NANDゲート46は、RSTE=“H”,RSTEn=“L”を出力する。これによりクロックトインバータ48がオンとなって、リセットアドレス設定回路13により設定される初期化ロウアドレスRSTAdd1がノードN0に転送され、ラッチ回路40に保持される。ラッチ回路40に保持された初期化アドレスRSTAdd1は、イネーブル信号RAEが“L”で転送経路30がオフの間、オンしているクロックトインバータ43を転送されて出力ノードN2に出力される。
【0036】
その後、ロウアドレスイネーブル信号RAEが“H”になると(時刻t1)、ラッチ回路40に保持されている初期化アドレスに代わって、入力されたロウアドレスRAddが転送経路30を転送されて、出力ノードN2に出力される。
【0037】
更に、リセット信号RSTが“L”になると(時刻t2)、NANDゲート46は、RSTE=“H”,RSTEn=“L”を出力する。これによりクロックトインバータ48がオンとなって、リセットアドレス設定回路13により設定される別の初期化ロウアドレスRSTAdd2がノードN0に転送され、ラッチ回路40に保持される。ラッチ回路40に保持された初期化アドレスRSTAdd1は、イネーブル信号RAEが“L”で転送経路30がオフの間、オンしているクロックトインバータ43を転送されて出力ノードN2に出力される。
【0038】
この様に、パワーオン後或いはリセット後は、リセットアドレス設定回路13によりその都度設定される任意のロウアドレスに初期化されることになる。これにより、常に同じブロックが選択された状態に初期化される事態が防止され、ストレスが分散される。従って、ストレス集中によるデータ破壊の確率が低くなり、EEPROMの信頼性向上が図られる。勿論この実施の形態の場合にも、チップ全体の動作に係わる管理情報等の記憶領域への初期化は防止することが好ましい。
【0039】
リセットアドレス設定回路13により設定するリセットアドレス(初期化アドレス)RSTAddは、チップ外部から供給することもできるし、或いは予めチップ内に保持しておきこれを選択するようにしてもよい。具体的にリセットアドレス設定回路13の構成例を次に示す。
【0040】
図9は、チップ外部からI/Oバッファ6を通してリセットアドレスを入力するようにした場合のリセットアドレス設定回路13の構成である。入力端に、相補的な取り込み信号InE,InEnにより制御されるクロックトインバータ101が設けられ、その出力端に、クロックトインバータ104とインバータ105によるラッチ回路103が設けられる。クロックトインバータ104は、入力段のクロックトインバータ101と同様に、取り込み信号InE,InEnにより制御される。
この様な構成とすることで、外部I/O端子から入力された任意のリセットアドレスRSTAddを保持して、パワーオン後やリセット後のロウアドレス初期値を設定することが可能になる。
【0041】
これに対して、図10は、リセットアドレス設定回路13に保持すべきリセットアドレスをチップ内部に記憶しておくリセットアドレス記憶回路20を備えた例である。リセットアドレス設定回路13は、図9と同様の入力段クロックトインバータ101とラッチ回路103を有するが、設定すべきリセットアドレスは、予めチップ内のリセットアドレス記憶用不揮発性メモリ202に記憶保持しておく。そして読み出し回路203によりこれを読み出してラッチ回路103に転送保持する。これにより、パワーオン後やリセット後のロウアドレス初期値を設定することが可能になる。
【0042】
リセットアドレス記憶用不揮発性メモリ202は、電気的書き換え可能であって、図1の示すセルアレイ1の一部であってもよいし、或いは別アレイとして構成することもできる。この不揮発性メモリ202には、書き込み回路201により適宜書き込み可能とする。例えば、リセットコマンドが入力される毎に、ある範囲でリセットアドレスを一つずつ変更して記憶する。これにより、前述したようにリセットアドレスの切り換えによるストレス低減が可能になる。
【0043】
なお、図9や図10に示したリセットアドレス設定回路13におけるリセットアドレスの設定法として、セルアレイ1の中の未使用領域の先頭アドレスを選択することは、有効である。即ち、セルアレイ1のブロックを順次使用していく場合に、リセット時に、未使用領域の先頭アドレスに初期化する。これにより、次のチップイネーブル時に、自動的にセルアレイの未使用領域の先頭アドレスが選択されることになる。更にこの様にしてリセットアドレス設定回路13に設定されるリセットアドレスRSTAddを外部端子にモニター出力するように構成すれば、使用者がチップの未使用領域を確認することが出来て好ましい。
【0044】
【発明の効果】
以上述べたようにこの発明によれば、特定のデータ記憶領域への無用なストレス印加を防止するようにしたアドレス信号転送回路を備えた半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるEEPROMの構成を示す図である。
【図2】同実施の形態のアドレス信号転送回路の構成を示す図である。
【図3】図2のアドレス信号転送回路のうちロウアドレス信号転送回路の構成を示す図である。
【図4】同ロウアドレス信号転送回路の動作を説明するためのタイミング図である。
【図5】同実施の形態のセルアレイブロックのアドレス割り付けを示す図である。
【図6】この発明の他の実施の形態によるEEPROMの構成を示す図である。
【図7】同実施の形態のロウアドレス信号転送回路の構成を示す図である。
【図8】同ロウアドレス信号転送回路の動作を説明するためのタイミング図である。
【図9】同実施の形態のリセットアドレス設定回路の構成例を示す図である。
【図10】同実施の形態のリセットアドレス設定回路の他の構成例を示す図である。
【図11】従来のアドレスリセット回路の構成を示す図である。
【符号の説明】
1…メモリセルアレイ、2…センスアンプ、3…データレジスタ、4…カラムデコーダ、5…ロウデコーダ、6…I/Oバッファ、7…アドレスレジスタ、8…アドレス信号転送回路、9…制御回路、10…リセット回路、11…パワーターオン回路、12…チップアドレス判定回路、13…リセットアドレス設定回路、30…転送経路、40…ラッチ回路(初期化回路)。

Claims (8)

  1. メモリセルアレイと、
    このメモリセルアレイのメモリセル選択を行うデコード回路と、
    アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、
    外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路とを備え、
    前記アドレス信号転送回路の初期化回路は、前記リセット信号により前記メモリセルアレイのアドレスが最小となるメモリ管理情報を記憶した記憶領域を除く記憶領域が選択された状態に内部アドレス信号を初期化するように構成されていることを特徴とする半導体記憶装置。
  2. 前記メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ且つ、前記複数のブロックのうち先頭ブロックがメモリ管理情報を記憶するものであって、
    前記アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路が、前記リセット信号により前記複数のブロックのうち先頭ブロック以外のブロックが選択された状態に内部ロウアドレス信号を初期化するように構成されている
    ことを特徴とする請求項1記載の半導体記憶装置。
  3. メモリセルアレイと、
    このメモリセルアレイのメモリセル選択を行うデコード回路と、
    アドレス信号を前記デコード回路に転送する転送経路と転送された内部アドレス信号を初期化する初期化回路とを有するアドレス信号転送回路と、
    外部からの信号に基づいて発生されるリセット信号により前記アドレス信号転送回路の初期化回路を制御して内部アドレス信号を初期化するリセット回路と、
    前記アドレス信号転送回路の初期化回路に、前記リセット信号によって、内部アドレスを初期化するリセットアドレスであって、アドレスが最小となるメモリ管理情報を記憶した記憶領域を除くリセットアドレスを設定するためのリセットアドレス設定回路と、
    を有することを特徴とする半導体記憶装置。
  4. 前記メモリセルアレイは、ロウアドレス信号により選択される複数のブロックに分けられ、
    前記リセットアドレス設定回路は、前記リセット信号により、前記アドレス信号転送回路のうちロウアドレス信号を転送する部分の初期化回路に、所定のブロックを選択するロウアドレスをリセットアドレスとして設定するものである
    ことを特徴とする請求項記載の半導体記憶装置。
  5. 前記リセットアドレス設定回路は、チップ外部から供給されるリセットアドレスを保持するラッチ回路を有することを特徴とする請求項記載の半導体記憶装置。
  6. チップ内部にリセットアドレスを記憶するリセットアドレス記憶回路を有し、
    前記リセットアドレス設定回路は、前記リセットアドレス記憶回路から読み出されたリセットアドレスを保持するラッチ回路を有する
    ことを特徴とする請求項記載の半導体記憶装置。
  7. 前記リセットアドレス記憶回路は、電気的書き換え可能な不揮発性メモリであることを特徴とする請求項記載の半導体記憶装置。
  8. 前記メモリセルアレイは、電気的書き換え可能な不揮発性メモリセルを配列して構成されていることを特徴とする請求項1乃至のいずれかに記載の半導体記憶装置。
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