KR20100046005A - 데이터 제어를 구비한 메모리 - Google Patents

데이터 제어를 구비한 메모리 Download PDF

Info

Publication number
KR20100046005A
KR20100046005A KR1020107002967A KR20107002967A KR20100046005A KR 20100046005 A KR20100046005 A KR 20100046005A KR 1020107002967 A KR1020107002967 A KR 1020107002967A KR 20107002967 A KR20107002967 A KR 20107002967A KR 20100046005 A KR20100046005 A KR 20100046005A
Authority
KR
South Korea
Prior art keywords
data
packet
input
memory device
strobe signal
Prior art date
Application number
KR1020107002967A
Other languages
English (en)
Inventor
학준 오
Original Assignee
모사이드 테크놀로지스 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모사이드 테크놀로지스 인코퍼레이티드 filed Critical 모사이드 테크놀로지스 인코퍼레이티드
Publication of KR20100046005A publication Critical patent/KR20100046005A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/30—Reduction of number of input/output pins by using a serial interface to transmit or receive addresses or data, i.e. serial access memory

Landscapes

  • Dram (AREA)
  • Read Only Memory (AREA)
  • Communication Control (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Logic Circuits (AREA)
  • Information Transfer Systems (AREA)

Abstract

메모리 디바이스는, 메모리, 제 1 데이터 링크, 제 1 입력부, 제 2 입력부, 제 2 데이터 링크, 제 1 출력부 및 제 2 출력부를 포함한다. 제 1 데이터 링크는 하나 이상의 패킷을 메모리 디바이스로 입력하도록 구성된다. 제 1 입력부는 명령어 스트로브 신호를 메모리 디바이스로 입력하도록 구성되며, 명령어 스트로브 신호는 제 1 데이터 링크를 통해 메모리 디바이스로 입력되는 명령어 패킷을 기술한다. 제 2 입력부는 데이터 스트로브 신호를 메모리 디바이스로 입력하도록 구성되며, 데이터 스트로브 신호는, 제 1 데이터 링크를 통해 메모리 디바이스로 입력되는 데이터 패킷을 기술한다. 제 1 출력부 및 제 2 출력부는 메모리 디바이스에 의해 바이패스되는 명령어 스트로브 신호를 출력하도록 구성된다. 제 2 데이터 링크는 메모리 디바이스로부터 패킷을 출력하도록 구성된다.

Description

데이터 제어를 구비한 메모리{MEMORY WITH DATA CONTROL}
오늘날, 많은 전자 디바이스들은 그 디바이스에 의해 사용된 정보 (데이터) 를 저장하기 위해 사용되는 메모리 시스템을 포함한다. 예를 들어, 일부 디지털 오디오 플레이어들은 그 플레이어에 의해 재생될 수도 있는 디지털화된 오디오를 저장하는데 사용되는 메모리 시스템들을 포함한다. 유사하게, 퍼스널 컴퓨터 시스템은 그 컴퓨터 시스템에 의해 사용된 소프트웨어를 저장하기 위해 종종 메모리 시스템을 이용한다.
많은 전자 디바이스들 중, 메모리 시스템은 종종 제어기 및 하나 이상의 메모리 디바이스들을 포함한다. 제어기는 통상적으로, 정보를 저장 및 검색할 것을 메모리 디바이스에 지시하도록 사용되는 신호를 생성하기 위해 구성된 회로를 포함한다. 메모리 디바이스는 통상적으로 메모리 디바이스 내에 포함되는 메모리에 정보를 저장한다. 메모리는 휘발성 또는 비휘발성일 수도 있다. 휘발성 메모리를 포함하는 메모리 디바이스는 종종, 디바이스로부터 전원이 제거되는 경우 저장된 정보를 잃는다. 비휘발성 메모리를 포함하는 메모리 디바이스는 종종, 디바이스로부터 전원이 제거된 때에도 저장된 정보를 보유한다.
특정한 종래의 메모리 시스템에서, 데이터 및 제어 신호들은 병렬 버스를 이용하여 제어기와 메모리 디바이스 사이에서 병렬로 전송된다. 종종, 버스를 구현하기 위해서 많은 유선이 사용되고, 메모리 시스템의 레이아웃에 따라서, 이 유선들은 어떤 길이로 연장될 수도 있다.
몇몇 일련의 버스 설계에서, 메모리 디바이스로 하여금 다양한 동작 (예를 들어, 데이터 판독, 데이터 기록) 을 수행하게 하는 명령어들이 사용된다. 명령어들은 통상적으로, 일련의 버스를 통해 제어기로부터 메모리 디바이스로 전송되는 일련의 버스 스트림에서 구현된다. 또한, 명령어 (예를 들어, 어드레스, 데이터) 와 연관되는 파라미터들은 일련의 스트림에 포함될 수도 있다. 명령어 및 파라미터 정보는, 메모리 디바이스에 의해 식별될 수도 있도록 코드들로 "태그"될 수도 있다. 예를 들어, 2비트 코드는, 이 코드 다음의 정보가 명령어라는 것을 나타내기 위해 일련의 스트림에서 명령어에 선행할 수도 있다. 마찬가지로, 데이터 및 어드레스 정보는 각각 이 정보를 식별하기 위해서 코드를 갖는 스트림에 선행될 수도 있다.
상술된 일련의 버스 설계가 갖는 문제점은, 일련의 비트 스트림의 코드들은 그 스트림에서 전달된 파라미터 정보 및 명령어에 상당한 양의 오버헤드를 추가하는 경항이 있다는 것이다. 예를 들어, 4비트 명령를 식별하기 위해 2비트 코드가 사용된다면, 코드에 의해 추가된 오버헤드는 50 퍼센트이다. 또한, 비트 스트림에 코드를 추가하는 것은 성능에 영향을 끼칠 수도 있고, 그렇지 않으면 추가적인 명령어 및 그 연관된 파라미터들뿐만 아니라 추가적인 데이터와 같은 다른 정보를 전달하는데 사용될 수도 있는 비트 스트림 내의 귀중한 공간을 소모할 수도 있다.
각각, 메모리 디바이스로 정보를 입력하고 메모리 디바이스로부터 정보를 출력하기 위한 개선된 설계가 본원에 개시된다. 일 실시형태에서, 메모리 디바이스는, 메모리, 제 1 데이터 링크, 제 1 입력부, 제 2 입력부, 제 2 데이터 링크, 제 1 출력부 및 제 2 출력부를 포함한다. 제 1 데이터 링크는 하나 이상의 패킷을 메모리 디바이스로 입력하도록 구성된다. 패킷은, 명령어, 파라미터, 데이터 등과 같은 다양한 정보를 포함하도록 포매팅될 수도 있는 데이터의 시퀀스 (예를 들어, 데이터의 바이트) 와 관련된다. 제 1 입력부는 명령어 스트로브 신호를 메모리 디바이스로 입력하도록 구성된다. 명령어 스트로브 신호는 제 1 데이터 링크에서 메모리 디바이스로 입력되는 명령어 패킷을 기술한다 (즉, 패킷의 시작과 끝을 나타낸다). 명령어 패킷은 예를 들어, 메모리 디바이스에 의해 실행될 수도 있는 명령어를 포함하는 패킷이다. 명령어 패킷은 또한 어드레스 정보와 같은 명령어와 연관된 다양한 파라미터 정보를 포함할 수도 있다. 제 2 입력부는 데이터 스트로브 신호를 메모리 디바이스로 입력하도록 구성된다. 데이터 스트로브 신호는, 제 1 데이터 링크에서 메모리 디바이스로 입력되는 기록 데이터 패킷을 기술한다. 기록 데이터 패킷은 예를 들어, 디바이스의 메모리 내에 저장될 수도 있는 데이터를 포함하는 패킷이다. 제 2 데이터 링크는 패킷 및 상태와 같은 정보를 메모리 디바이스로부터 출력하도록 구성된다. 디바이스로부터의 출력인 패킷은 그 디바이스 및 판독 데이터 패킷에 의해 바이패스되는 명령어 패킷들을 포함한다. 판독 데이터 패킷은, 디바이스의 메모리로부터 판독될 수도 있는 데이터를 포함하는 패킷이다. 제 1 출력부는 메모리 디바이스에 의해 바이패스되는 명령어 스트로브 신호를 출력하도록 구성된다. 유사하게, 제 2 출력부는 메모리 디바이스에 의해 바이패스되는 데이터 스트로브 신호를 출력하도록 구성된다. 바이패스된 명령어 패킷은 예를 들어, 명령어 패킷을 나타내는 바이패스된 명령어 스트로브 신호들과 동시에 디바이스로부터 출력된다. 유사하게, 판독 데이터 패킷은 예를 들어, 판독 데이터 패킷을 나타내는 바이패스된 데이터 스트로브 신호들과 동시에 메모리 디바이스로부터 출력된다.
이제, 예시적인 방법으로, 첨부된 도면를 참고할 것이다.
도 1은 본 발명의 실시형태에 따라서 사용될 수도 있는 메모리 시스템의 예의 블록도이다.
도 2는 본 발명의 실시형태를 구현할 수도 있는 예시적인 메모리 디바이스의 블록도이다.
도 3은 본 발명의 실시형태에 따라서 명령 패킷을 메모리 디바이스로 입력하는데 사용될 수도 있는 단계들의 시퀀스의 흐름도이다.
도 4는 본 발명의 실시형태에 따라서 명령 패킷을 메모리 디바이스로 입력하는데 사용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다.
도 5는 본 발명의 실시형태에 따라서 기록 데이터 패킷을 메모리 디바이스로 입력하는데 사용될 수도 있는 단계들의 시퀀스의 흐름도이다.
도 6은 본 발명에 따라서 기록 데이터 패킷을 메모리 디바이스로 입력하는데 사용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다.
도 7은 본 발명의 실시형태에 따라서 메모리 디바이스로부터 판독 데이터 패킷을 출력하는데 사용될 수도 있는 단계들의 시퀀스의 흐름도이다.
도 8은 본 발명의 실시형태에 따라서 메모리 디바이스로부터 판독 데이터 패킷을 출력하는데 사용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다.
도 9a 및 도 9b는 본 발명의 실시형태에 따라서 메모리 디바이스 내에 데이터를 저장하는데 사용될 수도 있는 단계의 시퀀스의 흐름도이다.
도 10은 본 발명의 실시형태에 따라서 메모리 디바이스 내에 데이터를 저장하는데 사용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다.
도 11a 및 도 11b는 본 발명의 실시형태에 따라서 메모리 디바이스로부터 데이터를 검색하는데 사용될 수도 있는 단계의 시퀀스의 흐름도이다.
도 12는 본 발명의 실시형태에 따라서 메모리 디바이스로부터 데이터를 검색하는데 사용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다.
도 13a 및 도 13b는 본 발명의 실시형태에 따라서 기록 데이터 패킷을 메모리 디바이스로 입력하는 것을 일시정지 및 재개하는데 사용될 수도 있는 단계의 시퀀스의 흐름도이다.
도 14는 본 발명의 실시형태에 따라서 기록 데이터 패킷을 메모리 디바이스로 입력하는 것을 일시정지 및 재개하는데 사용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다.
도 1은 본 발명의 실시형태와 함께 사용될 수도 있는 메모리 시스템의 예시적인 블록도이다. 시스템 (100) 은 일련의 전기 접속을 통해 메모리 디바이스 (200) 에 접속된 제어기 (110) 를 포함한다. 제어기 (110) 는 다양한 제어 신호를 생성하기 위해 구성된 회로 및 메모리 디바이스 (200) 에 데이터를 저장하고 저장된 데이터를 디바이스 (200) 로부터 검색하는데 사용되는 패킷들을 포함한다. 제어 신호 및 패킷은 전기 접속을 통해 메모리 디바이스 (200) 와 제어기 (110) 사이에서 전송된다. 이 패킷은, 예를 들어, 데이터를 디바이스 (200) 에 포함된 메모리에 저장하고 메모리로부터 데이터를 검색하도록 메모리 디바이스 (200) 를 지시하는데 사용되는 명령어 및 연관된 파라미터들을 포함하는 명령어 패킷을 포함할 수도 있다. 또한, 이 패킷은 메모리에 저장되는 데이터를 포함하는 기록 데이터 패킷과 메모리로부터 검색되었던 데이터를 포함하는 판독 데이터 패킷을 포함할 수도 있다.
본원에 개시된 개념은 많은 상이한 유형의 메모리 디바이스들에 적용될 수도 있으며, 메모리 디바이스는 NAND 플래시 메모리, NOR 플래시 메모리, AND 플래시 메모리, 시리얼 플래시 메모리, Divided Bit-line NOR (DiNOR) 플래시 메모리, DRAM (Dynamic Random Access Memory), SRAM (Synchronous RAM), FRAM (Ferro-electric RAM), MRAM (Magnetic RAM), PCRAM (Phase Change RAM), ROM (Read Only Memory), EEPROM (Electrically Erasable Programmable ROM) 등을 포함하지만 이것으로 제한되지 않는다.
도 2는 본 발명의 실시형태를 구현할 수도 있는 예시적인 메모리 디바이스 (200) 의 블록도이다. 메모리 디바이스 (200) 는 디바이스 (200) 로 입력된 명령어에 응답하여 데이터를 저장하고 검색하도록 구성된 회로를 포함하는 다양한 회로를 포함한다. 보다 구체적으로, 메모리 디바이스 (200) 는 내부 전압 발생기 (260), 로우/칼럼 프리-디코더 및 어레이 제어부 (230), 로우 디코더 (210), 페이지 버퍼 (217), 메모리 (205), 칼럼 디코더 (220), 데이터 제어 유닛 및 레지스터 (225), 구성 레지스터 (235), 명령어 및 어드레스 처리 유닛 (240), 입력 및 출력 데이터 처리 유닛 (245), 제어 인터페이스 (250) 및 입출력 버퍼 (255) 를 포함한다.
내부 전압 발생기 (260) 는 메모리 디바이스 (200) 내에 포함된 다양한 회로에 의해 사용된 다양한 전압 레벨들을 생성하도록 구성된 회로를 포함한다. 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 는 명령어 및 어드레스 처리 유닛 (240) 으로부터 전송되는 로우 어드레스 및 칼럼 어드레스 정보를 프리-디코딩하도록 구성된 회로를 포함한다.
로우 디코더 (210) 는 로우/칼럼 프리-디코더 (230) 에 의해 제공된 로우 어드레스 정보의 최종 디코딩을 수행하도록 구성된 회로를 포함한다. 최종 디코딩된 로우 어드레스 정보는 메모리 (205) 내에 데이터가 저장되거나 검색될 위치를 선택하는데 사용된다. 칼럼 디코더 (220) 는 로우/칼럼 프리-디코더 (230) 에 의해 제공된 칼럼 어드레스 정보의 최종 디코딩을 수행하도록 구성된 회로를 포함한다. 최종 디코딩된 칼럼 어드레스 정보는 페이지 버퍼 (217) 에서 특정 칼럼을 선택하는데 사용된다. 데이터 제어 유닛 및 레지스터 (225) 는 페이지 버퍼 (217) 로 그리고 페이지 버퍼 (217) 로부터 전송되는 정보를 처리 및 저장하도록 구성된 회로를 포함한다. 페이지 버퍼 (217) 는 (1) 메모리 (205) 로 저장되는 기록 데이터 및 (2) 메모리 (205) 로부터 검색되는 판독 데이터를 일시적으로 홀딩하도록 구성된 회로를 포함하는 데이터 버퍼이다.
메모리 (205) 는 데이터를 저장하는데 사용될 수도 있는 데이터 스토리지를 구현하도록 구성된 회로를 포함한다. 메모리 (205) 는 데이터를 저장하는데 사용되는 하나 이상의 메모리 뱅크들을 포함할 수도 있다. 메모리 (205) 는 휘발성 또는 비휘발성일 수도 있다. 데이터는 예를 들어, 페이지 단위를 기반으로 메모리 (205) 로 저장 (기록) 되거나 메모리 (205) 로부터 검색 (판독) 된다. 디바이스 (200) 에서, 페이지는 2112 바이트 길이이다. 본 발명의 다른 구현들에서는 다른 페이지 사이즈가 사용된다는 것을 주목한다. 또한, 본 발명의 다른 실시형태에서, 데이터는 논-페이지를 기반으로 메모리로 저장되고 메모리로부터 검색된다는 것을 주목한다.
구성 레지스터 (235) 는 디바이스 (200) 와 연관된 다양한 구성가능한 (프로그래밍가능한) 그리고/또는 판독 전용 구성 정보를 저장하도록 구성된 회로를 포함한다. 이 정보는 예를 들어, 메모리 디바이스 (200) 와 연관되는 디바이스 어드레스 및 디바이스의 Dn 입력 데이터 링크 및 디바이스의 Qn 출력 데이터 링크의 폭을 지정하는 링크 폭 정보를 포함한다. 일 실시형태에서, 이 링크 폭 정보는 Dn 입력에서, 디바이스 (200) 내부로 동시에 클록 (clock) 되거나 Qn 출력에서, 디바이스 (200) 외부로 동시에 클록될 수도 있는 정보의 비트들의 수를 지정한다. 예를 들어, 지정된 링크 폭이 1 비트라면, 1 비트의 정보는 한번에 Dn 입력 내부로 클록거나 Qn 출력 외부로 클록될 수도 있다. 마찬가지로, 예를 들어, 지정된 링크 폭이 8 비트라면, 8 비트의 정보는 한번에 Dn 입력 내부로 클록거나 Qn 출력 외부로 클록될 수도 있다.
명령어 및 어드레스 처리 유닛 (240) 은, 디바이스 (200) 로 입력되는 명령어 패킷 내에 포함된 명령어를 처리하도록 구성된 회로를 포함한다. 본 처리는 예를 들어, 명령어 패킷 내에 포함될 수도 있는 어드레스 정보로부터 명령어 및 처리 (예를 들어, 디코딩) 로우 및 칼럼 어드레스 정보를 실행하는 단계를 포함한다. 처리된 로우 및 칼럼 정보는 명령어 및 어드레스 처리 유닛 (240) 에 의해 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 로 전송되어, 특히 데이터가 저장되고 검색되는 메모리 (205) 내의 다양한 위치를 선택한다. 입력 및 출력 데이터 처리 유닛 (245) 은 디바이스 (200) 로 그리고 디바이스 (200) 로부터 전송된 데이터를 처리하도록 구성된 회로를 포함한다. 이 처리는 예를 들어, 데이터를 시리얼라이징 및 디시리얼라이징하는 단계를 포함한다.
제어 인터페이스 (250) 는 디바이스 (200) 의 다양한 입출력을 구현하도록 구성된 회로를 포함한다. 입력은 RST# 입력, CE# 입력, CK 입력, CK# 입력, CSI 입력 및 DSI 입력을 포함한다. 출력은 CSO 출력, DSO 출력, 선택적인 CKO 출력 및 선택적인 CKO# 출력을 포함한다. 디바이스 (200) 로 입력될 수도 있는 신호는 리셋 신호, 칩 인에이블 신호, 클록 입력 신호 및 그 인버스, 디바이스의 RST#, CD#, CK, CK#, CSI 및 DSI 입력들 각각을 통해 디바이스 (200) 로 입력되는 명령어 스트로브 신호 및 데이터 스트로브 신호를 포함한다. 디바이스 (200) 로부터의 출력일 수도 있는 신호들은 클록 출력 신호 및 그 인버스, 디바이스의 CKO, CKO#, CSO 및 DSO 출력들 각각을 통해 디바이스 (200) 로부터 출력되는 명령어 스트로브 신호 및 데이터 스트로브 신호를 포함한다.
리셋 신호는 디바이스 (200) 를 리셋하기 위해 사용될 수도 있다. 디바이스의 RST# 입력에서, 디바이스 (200) 로 활성화된 리셋 신호를 입력하는 것 (예를 들어, 신호를 논리 로우 상태로 설정하는 것) 은 디바이스 (200) 를 리셋시킨다. 칩 인에이블 신호는 디바이스 (200) 를 인에이블시키는데 사용될 수도 있다. 디바이스의 CE# 입력에서, 디바이스 (200) 로 활성화된 칩 인에이블 신호를 입력하는 것은 디바이스 (200) 를 인에이블링 (동작) 시킨다. 디바이스 (200) 의 인에이블링은 디바이스 (200) 에서 내부 클록 신호를 활성화하고 디바이스 (200) 로 하여금 명령어를 수용 및 처리할 수 있게 한다. 디바이스의 CE# 입력에서 비활성화된 칩 인에이블 신호를 디바이스 (200) 로 입력하는 것은 디바이스 (200) 를 디스에이블시키고, 디바이스의 내부 클록 신호를 비활성화하고 디바이스 (200) 를 동작하지 않게 (예를 들어, 명령어의 수용 및 처리를 할 수 없게) 한다.
클록 입력 신호 및 그 인버스는 외부 클록을 디바이스 (200) 로 제공하는데 사용될 수도 있는 외부 시스템 클록 신호이다. 일 실시형태에서, 클록 입력 신호 및 그 인버스는 하나가 다른 하나의 보수를 의미하는 차동 클록 신호이다. 명령어 및 데이터 패킷은 클록 입력 신호 및 그 인버스를 이용하여 디바이스 (200) 로 입력 또는 디바이스 (200) 로부터의 출력이 동시적일 수도 있다. 마찬가지로, 상태는 클록 입력 신호 또는 그 인버스를 이용하여 디바이스로부터 동시에 출력될 수도 있다. 클록 출력 신호 및 그 인버스는 각각 클록 입력 신호 및 그 인버스의 사본들이다.
아래에 더 설명될 바와 같이, 디바이스 (200) 로 입력되는 명령어 스트로브 신호는 디바이스의 Dn 입력에서, 디바이스 (200) 로 입력되는 명령어 패킷을 기술하는데 사용될 수도 있다. 디바이스 (200) 로부터 출력되는 명령어 스트로브 신호는 디바이스 (200) 로 입력되는 명령어 스트로브 신호의 사본이다. 디바이스 (200) 로부터 출력되는 명령어 스트로브 신호는 디바이이스의 Qn 출력에서 디바이스 (200) 에 의해 출력되는 (바이패스되는) 명령어 패킷을 기술하는데 사용될 수도 있다. 디바이스 (200) 로 입력되는 데이터 스트로브 신호는 디바이스의 Dn 입력에서, 디바이스 (200) 로 입력되는 기록 데이터 패킷을 기술하는데 사용될 수도 있다. 디바이스 (200) 로부터 출력되는 데이터 스트로브 신호는 디바이스 (200) 로 입력되는 데이터 스트로브 신호의 사본이다. 디바이스 (200) 로부터 출력되는 데이터 스트로브 신호는 디바이스의 Qn 출력에서, 디바이스 (200) 로부터 출력되는 판독 데이터 패킷을 기술하는데 사용될 수도 있다. 이외에도, 디바이스 (200) 로부터 출력되는 데이터 스트로브 신호는 디바이스의 Qn 출력에서, 디바이스 (200) 로부터 출력되는 상태를 기술하는데 사용될 수도 있다.
Dn 입력은 디바이스 (200) 로 패킷 (예를 들어, 기록 데이터 패킷, 명령어 패킷) 을 입력하는데 사용되는 데이터 링크이다. 패킷은 예를 들어, 클록 입력 신호 또는 그 인버스의 전이 시 패킷의 일부를 디바이스 (200) 로 클록함으로써 Dn 입력에서, 디바이스 (200) 로 입력된다. 한번에 디바이스 (200) 로 클록되는 부분의 크기는 구성 레지스터 (235) 에서 지정된 바와 같은 데이터 링크의 폭에 의존한다. 예를 들어, 데이터 링크가 1 비트 와이드로 지정된다면, 이 부분의 크기는 1 비트이고 패킷의 1 비트는 한번에 디바이스 (200) 로 클록된다. 마찬가지로, 예를 들어, 데이터 링크 폭이 8 비트 와이드라면, 이 부분의 크기는 8 비트이고 패킷의 8 비트는 한번에 디바이스로 클록된다.
패킷의 일부를 디바이스 (200) 로 클록하는데 사용되는 클록 신호의 전이는 디바이스 (200) 를 위해 사용된 데이터 레이트 배열에 의존한다. 예를 들어, 싱글 데이터 레이트 (SDR) 배열에서, 패킷의 일부는 CK 또는 CK#의 윗쪽 또는 아래쪽으로의 전이 각각에서 디바이스 (200) 로 클록될 수도 있다. 마찬가지로, 더블 데이터 레이트 (DDR) 배열에서, 패킷의 일부는 CK 또는 CK#의 윗쪽 및 아래쪽으로의 전이 각각에서 디바이스 (200) 로 클록될 수도 있다. 쿼드 데이터 레이트 (QDR) 배열, 옥타 데이터 레이트 (ODR) 배열 등을 비롯한 다른 데이터 레이트 배열이 디바이스 (200) 와 함께 사용될 수도 있다는 것을 주목한다.
Qn 출력은 메모리 디바이스 (200) 로부터 정보 (예를 들어, 바이패스된 명령어 패킷, 판독 데이터 패킷, 상태) 를 출력하도록 사용되는 데이터 링크이다. 한번에 (클록 입력 신호 또는 그 인버스의 전이 시) 디바이스 (200) 로부터 출력되는 정보의 양은 데이터 링크의 폭에 의존한다. 따라서, 예를 들어, 데이터 링크가 1 비트 와이드라면, 1 비트의 정보가 한번에 디바이스 (200) 로부터 출력된다. 마찬가지로, 데이터 링크의 폭이 복수 비트 와이드라면, 복수 비트의 정보가 한번에 디바이스 (200) 로부터 출력된다.
정보는 예를 들어, 클록 입력 신호 또는 그 인버스의 전이 시 디바이스 (200) 외부로 정보의 일부를 클록함으로써 Qn 출력에서, 디바이스 (200) 로부터 출력된다. 한번에 디바이스 (200) 외부로 클록되는 정보의 양은 구성 레지스터 (235) 에서 지정된 바와 같이 데이터 링크의 폭에 의존한다. 예를 들어, 데이터 링크가 1 비트 와이드라면, 1 비트의 정보가 한번에 디바이스 (200) 외부로 출력된다. 마찬가지로, 예를 들어, 데이터 링크 폭이 8 비트 와이드라면, 8 비트의 정보가 한번에 디바이스 (200) 로부터 출력된다.
디바이스 (200) 외부로 정보를 클록하기 위해 사용되는 클록 신호의 전이는 디바이스 (200) 에 대하여 사용된 데이터 레이트 배열에 의존한다. 예를 들어, SDR 배열에서, 정보의 일부가 각각 CK 또는 CK#의 윗쪽 또는 아래쪽으로 전이 시 디바이스 (200) 외부로 클록될 수도 있다. 마찬가지로, DDR 배열에서, 정보의 일부가 각각 CK 또는 CK#의 윗쪽 또는 아래쪽으로 전이 시 디바이스 (200) 외부로 클록될 수도 있다. 디바이스 (200) 로부터 정보를 클록하기 위해 QDR 배열, ODR 배열 등을 비롯한 다른 데이터 레이트 배열이 사용될 수도 있다는 것을 주목한다.
CSI, DSI 및 Dn 입력 그리고, CSO, DSO 및 Qn 출력은 함께 디바이스 (200) 를 위한 시리얼 링크 인터페이스를 포함한다. 디바이스 (200) 는 하나 이상의 시리얼 링크 인터페이스를 포함할 수도 있고 이 시리얼 링크 인터페이스는 서로 무관하게 동작할 수도 있다는 것을 주목한다.
동작에 있어서, 제어 인터페이스 (250) 는 디바이스의 CSI 입력에서 활성화된 명령어 스트로브 신호를 수신하고, 활성화된 명령어 스트로브 신호로부터 내부 명령어 스트로브 신호 (int_CSI) 를 생성하고, 내부 명령어 스트로브 신호를 입출력 버퍼 (255) 로 전송하여, 디바이스의 Dn 입력에서 명령어 패킷을 수신 (클록 인) 하기 위해 버퍼 (255) 를 컨디셔닝한다. 입출력 버퍼 (255) 는 명령어 패킷을 디바이스 (200) 로 클록하고 명령어 패킷을 내부 시리얼 "데이터 인" (sdin) 버스를 통해 명령어 및 어드레스 처리 유닛 (240) 으로 전송한다.
명령어 및 어드레스 처리 유닛 (240) 은 패킷 내에 포함될 수도 있는 어드레스 정보를 분석하는 것과 패킷 내에 포함된 명령어를 실행하는 것을 포함하는 명령어 패킷을 처리한다. 명령어 및 처리 유닛 (240) 은 파싱된 어드레스 정보를 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 로 전송한다. 파싱된 어드레스 정보가 로우 어드레스를 포함한다면, 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 는 로우 어드레스를 그 로우 어드레스와 연관된 메모리 (205) 에서 페이지를 선택하는 로우 디코더 (210) 로 전송한다. 파싱된 어드레스 정보가 칼럼 어드레스 정보를 포함한다면, 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 는 칼럼 어드레스를 그 칼럼 어드레스와 연관된 페이지 버퍼 (217) 의 시작 칼럼을 선택하는 칼럼 디코더 (220) 로 전송한다.
디바이스 (200) 에 의해 수신된 명령어 패킷이 (1) 칼럼 어드레스와 (2) 버스트 데이터 로드 시작 명령어 또는 버스트 데이터 로드 명령어를 포함한다면, 명령어 및 어드레스 처리 유닛 (240) 은 기록 신호를 생성하고 기록 신호를 입력 및 출력 데이터 처리 유닛 (245) 에 전송하여, 유닛 (245) 로 하여금 메모리 (205) 에 기록되는 기록 데이터를 포함하는 기록 데이터 패킷을 수신하게 함으로써 디바이스 (200) 를 기록 모드에 있게 한다. 이외에도, 명령어 및 어드레싱 처리 유닛 (240) 은 명령어 패킷 내에 포함된 칼럼 어드레스를 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 로 전송하여 기록 데이터가 기록되는 페이지 버퍼 (217) 에서 시작 칼럼을 선택한다.
디바이스 (200) 를 기록 모드에 있게 한 후, 디바이스의 DSI 입력에서 수신되는 데이터 스트로브 신호를 제어 인터페이스 (250) 에 의해 내부 데이터 스트로브 신호 (int_DSI) 로 변환한다. 이후, 제어 인터페이스 (250) 는 내부 데이터 스트로브 신호를 입출력 버퍼 (255) 로 전송하여 버퍼 (255) 로 하여금 기록 데이터 패킷을 수신하게 한다. 입출력 버퍼 (255) 는 디바이스의 Dn 입력에서 기록 데이터 패킷을 수신 (클록 인) 하고 기록 데이터 패킷을 sdin 버스를 통해 입력 및 출력 데이터 처리 유닛 (245) 으로 전송한다. 입력 및 출력 데이터 처리 유닛 (245) 은 기록 데이터 패킷을 디시리얼라이즈하고 내부에 포함된 기록 데이터를 데이터 제어 유닛 및 레지스터 (225) 로 전송한다. 데이터 제어 유닛 및 레지스터 (225) 는 기록 데이터를 칼럼 디코더 (220) 에 의해 선택된 칼럼 어드레스에서 시작하는 페이지 버퍼 (217) 로 전송한다.
페이지 프로그램 명령어 및 이후 디바이스 (200) 에 의해 수신될 로우 어드레스를 포함하는 명령어 패킷은, (1) 페이지 프로그램 명령어를 실행하고, (2) 로우 어드레스를 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 로 전송하여 기록 데이터가 기록되는 메모리 (205) 에서 페이지를 선택하고, 그리고 (3) 데이터 제어 유닛 및 레지스터 (225) 로 하여금 페이지 버퍼 (217) 에 포함된 기록 데이터를 메모리 (205) 내의 선택된 페이지에 기록하게 하는 명령어 및 어드레스 처리 유닛 (240) 으로 전송된다.
디바이스 (200) 에 의해 수신된 명령어 패킷이 페이지 판독 명령어를 포함한다면, 명령어 및 어드레스 처리 유닛 (240) 은 판독 신호를 생성하고 이 판독 신호를 입력 및 출력 데이터 처리 유닛 (245) 으로 전송한다. 이외에도, 명령어 및 어드레스 처리 유닛 (240) 은 명령어 패킷에 포함된 로우 어드레스를 로우/칼럼 프리-디코더 및 어레이 제어부 (230) 로 전송하여 판독 데이터가 저장되는 메모리 내에서 로우를 선택한다. 선택된 로우에서의 판독 데이터가 메모리 (205) 로부터 판독되어 페이지 버퍼 (217) 에 위치된다. 입력 및 출력 데이터 처리 유닛 (245) 은 판독 데이터를 시리얼라이즈하고 이 시리얼라이즈된 판독 데이터를 내부 시리얼 "데이터 아웃"(sdout) 버스를 통해 입출력 버퍼 (255) 로 전송한다.
버스트 데이터 판독 명령어 및 이후 디바이스 (200) 에 의해 수신될 칼럼 어드레스를 포함하는 명령어 패킷은, (1) 버스트 데이터 판독 명령어를 실행하고, 그리고 (2) 판독 신호를 생성하고 이 판독 신호를 입력 및 출력 데이터 처리 유닛 (245) 으로 전송하여 유닛 (245) 으로 하여금 판독 데이터를 입출력 버퍼 (255) 로 출력하게 함으로써 디바이스 (200) 를 판독 모드에 있게 하는 명령어 및 어드레스 처리 유닛 (240) 으로 전송된다. 입력 및 출력 데이터 처리 유닛 (245) 은 판독 신호를 수신하고, 이 판독 데이터를 시리얼라이즈하고, 이 시리얼라이즈된 판독 데이터를 입출력 버퍼 (255) 로 전송한다.
디바이스 (200) 가 판독 모드에 있은 후, 디바이스의 DSI 입력에서 수신된 데이터 스트로브 신호는 제어 인터페이스 (250) 에 의해 내부 데이터 스트로브 신호 (int_DSI) 로 변환된다. 제어 인터페이스 (250) 는 내부 데이터 스트로브 신호를 입출력 버퍼 (255) 로 전송하여 버퍼 (255) 로 하여금 시리얼라이즈된 판독 데이터를 출력하게 한다. 입출력 버퍼 (255) 는 디바이스의 Qn 출력에서 디바이스 (200) 로부터 시리얼라이즈된 판독 데이터를 출력 (클록 아웃) 한다.
표 1은 디바이스 (200) 로 입력되는 명령어 패킷에 포함될 수도 있는 정보의 예를 도시한다.
명령어/동작 디바이스 어드레스 OP 코드 로우 어드레스 칼럼 어드레스
페이지 판독 유효 00h 유효 -
사본에 대한 페이지 판독 유효 10h 유효 -
버스트 데이터 판독 유효 20h - 유효
버스트 데이터 로드 시작 유효 40h - 유효
버스트 데이터 로드 유효 50h - 유효
페이지 프로그램 유효 60h 유효 -
블록 소거 어드레스 입력 유효 80h 유효 -
페이지-쌍 소거 어드레스 입력 유효 90h 유효 -
소거 유효 A0h - -
동작 중단 유효 C0H - -
판독 상태 레지스터 유효 F0H - -
판독 디바이스 정보 레지스터 유효 F4h - -
판독 링크 구성 유효 F7h - -
레지스터
기록 링크 구성 레지스터 유효 FFh - -
표 1, 예시적인 명령어 패킷 정보
디바이스 어드레스는 명령어 패킷을 시스템 내의 하나 이상의 디바이스 (200) 로 어드레싱하는데 사용된다. 디바이스 어드레스는 명령어 패킷을 특정 디바이스 (200) 로 어드레싱하는데 사용되는 유니캐스트 어드레스일 수도 있다. 대안으로, 이 어드레스는, 명령어 패킷을 특정 멀티캐스트 그룹에 속하는 하나 이상의 디바이스 (200) 로 어드레싱하는데 사용되는 멀티캐스트 어드레스일 수도 있다. (1) 디바이스 (200) 로 어드레싱되거나 (2) 디바이스 (200) 에 속하는 멀티캐스트로 어드레싱되는 명령어 패킷을 수신하는 디바이스 (200) 는 명령어 패킷 내에 포함된 명령어를 수행 (실시) 한다. 하나의 디바이스 (200) 시스템에서는 디바이스 어드레스가 생략될 수도 있다. 복수의 디바이스 (200) 시스템에서는 명령어를 수행하게 될 시스템 내의 디바이스 (200) 를 식별하기 위해서 디바이스 어드레스는 필수적일 수도 있다.
명령어는, 디바이스 (200) 로 하여금 특정 동작을 수행시키기 위해서 사용된다. 예를 들어, 페이지 판독 명령어는, 디바이스 (200) 로 하여금 디바이스의 메모리 (205) 로부터 데이터의 페이지를 판독하게 하고 그 데이터를 디바이스의 페이지 버퍼 (217) 에 위치시키기 위해서 사용될 수도 있다. 마찬가지로, 버스트 데이터 판독 명령어는, 디바이스 (200) 로 하여금 디바이스의 Qn 출력에서 디바이스 (200) 로부터 디바이스의 페이지 버퍼 (217) 내에 포함된 데이터를 출력시키기 위해서 사용될 수도 있다. 명령어는 동작 (OP) 코드에 의해 명령어 패킷에 나타내어진다.
로우 어드레스는 명령어가 수행되는 메모리 (205) 내에 포함된 시작 메모리 위치를 지정하는데 사용된다. 예를 들어, 페이지 판독 명령어에 있어서, 로우 어드레스는 데이터가 판독되는 메모리 (205) 내의 페이지의 시작 어드레스를 지정한다.
칼럼 어드레스는 동작이 수행되는 페이지 버퍼 (217) 내의 칼럼의 시작 어드레스를 지정한다. 예를 들어, 버스트 데이터 판독 명령어에 있어서, 칼럼 어드레스는 데이터가 판독되는 페이지 버퍼 (217) 에서 시작 칼럼을 지정한다.
도 2는 디바이스 (200) 로의 입력인 명령어 패킷을 포맷하는데 사용될 수도 있는 예시적인 포맷을 도시한다.
명령어/동작 제 1 바이트 제 2 바이트 제 3 바이트 제 4 바이트 제 5 바이트
페이지 판독 DA 00h RA RA RA
사본에 대한 페이지 판독 DA 10h RA RA RA
버스트 데이터 판독 DA 20h CA CA -
버스트 데이터 로드 시작 DA 40h CA CA -
버스트 데이터 로드 DA 50h CA CA -
페이지 프로그램 DA 60h RA RA RA
블록 소거 어드레스 입력 DA 80h RA RA RA
페이지-쌍 소거 어드레스 입력 DA 90h RA RA RA
소거 DA A0h - - -
동작 중단 DA C0h - - -
판독 상태 레지스터 DA F0h - - -
판독 디바이스 정보 레지스터 DA F4h - - -
판독 링크 구성 레지스터 DA F7h - - -
기록 링크 구성 레지스터 DA FFh - - -
표 2, 예시적인 명령어 패킷 포맷들
예를 들어, 표 2를 참고하면, 디바이스 (200) 로 하여금 페이지 판독 동작을 수행시키기 위해 사용될 수도 있는 명령어 패킷은 디바이스 (200) 와 연관된 1 바이트 디바이스 어드레스 (DA), 그 다음에, 페이지 판독 명령어를 나타내는 1 바이트 OP 코드 (즉, 00h), 및 그 다음에, 명령어와 연관된 로우 어드레스를 지정하는 3 바이트 로우 어드레스 (RA) 를 포함할 수도 있다. 마찬가지로, 예를 들어, 디바이스 (200) 로 하여금 버스트 데이터 판독 동작을 수행시키기 위해서 사용될 수도 있는 명령어 패킷은 디바이스 (200) 와 연관된 1 바이트 디바이스 어드레스, 그 다음에, 버스트 데이터 판독 명령어를 나타내는 1 바이트 OP 코드 (즉, 20h), 및 그 다음에 명령어와 연관된 칼럼 어드레스를 나타내는 2 바이트 칼럼 어드레스 (CA) 를 포함할 수도 있다.
도 3은 본 발명의 일 실시형태에 따른 시스템 (100) 에서 메모리 디바이스 (200) 로 명령어 패킷을 입력하는데 이용될 수도 있는 단계들의 시퀀스에 대한 흐름도이다. 도 1 및 도 3을 참조하면, 이 시퀀스는 단계 305에서 시작하고, 제어기 (110) 가 (1) 활성화된 명령어 스트로브 신호를 제어기의 CSO 출력에서 출력하고 (2) 명령어 패킷의 제 1 부분을 제어기의 Qn 출력에서 출력하는 단계 310으로 진행한다. 단계 320에서는, 메모리 디바이스 (200) 가 명령어 스트로브 신호를 자신의 CSI 입력에서 수신하고, 전술한 바와 같이, 그 명령어 패킷의 제 1 부분을 Dn 입력에서 디바이스 (200) 로 입력 (클록) 한다. 단계 330에서, 제어기 (110) 는, 명령어 패킷의 최종 부분이 메모리 제어기 (110) 로부터 출력되었는지 여부를 결정한다. 출력되지 않았다면, 시퀀스는 단계 340으로 진행하여, 전술한 바와 같이, 제어기 (110) 는 명령어 패킷의 다음 부분을 출력하고, 메모리 디바이스 (200) 는 그 다음 부분을 디바이스 (200) 로 입력한다.
단계 330에서, 명령어 패킷의 최종 부분이 제어기 (110) 로부터 출력된 것으로 제어기 (110) 가 결정하면, 시퀀스는 단계 350으로 진행하여, 제어기는 비활성화된 명령어 스트로브 신호를 자신의 CSO 출력에서 출력하여 명령어 패킷의 종료를 나타낸다. 단계 360에서는, 메모리 디바이스 (200) 가 그 비활성화된 명령어 스트로브 신호를 자신의 CSI 입력에서 수신하고, 전체 명령어 패킷이 디바이스 (200) 로 입력되었다고 결정한다. 시퀀스는 단계 395에서 종료된다.
도 4는 본 발명의 일 실시형태에 따라 메모리 디바이스 (200) 에 명령어 패킷을 입력하는데 이용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다. 도 4를 참조하면, 명령어 패킷은 디바이스 어드레스 (DA), 명령어 (CMD) 및 어드레스 (ADDR) 정보를 포함한다. 활성화된 명령어 스트로브 신호는 디바이스의 CSI 입력에서 메모리 디바이스 (200) 로 입력된다. 명령어 스트로브 신호가 활성화되는 동안, 디바이스의 Dn 입력에 존재하는 명령어 패킷 부분은, CK 또는 CK# 입력에 존재하는 클록 신호와 연관된 클록 에지에서 디바이스 (200) 로 클록된다. 명령어 패킷의 후속 부분들은 후속 클록 전이에서 디바이스 (200) 로 클록된다. 전술한 바와 같이, 이 부분을 포함하는 명령어 패킷의 비트의 수는 구성 레지스터 (235) 에 특정된 Dn의 폭에 의존한다.
시간 tIS는 입력 셋업 시간을 나타내고, 시간 tIH는 Dn 입력에 존재하는 명령어 패킷 부분에 대한 입력 홀드 시간을 나타낸다. 명령어 스트로브 신호는 명령어 패킷의 지속기간 동안 활성화되고, 명령어 패킷을 기술하는데 이용된다. 명령어 스트로브 신호는, 명령어 패킷의 최종 부분이 디바이스 (200) 로 클록된 이후 비활성화된다.
디바이스 (200) 는, 명령어 스트로브 신호가 디바이스 (200) 로 입력된 시간으로부터의 레이턴시 시간인 시간 tIOL (입력/출력 레이턴시 시간) 에서 디바이스의 CSO 출력으로 명령어 스트로브의 사본을 출력함으로써 명령어 스트로브 신호를 바이패스시킨다. 활성화된 명령어 스트로브 신호가 디바이스 (200) 로부터 출력되는 동안, 디바이스 (200) 는, 전술한 바와 같이, CK 또는 CK# 입력에 존재하는 클록 신호의 각각의 에지에서 디바이스의 Qn 출력에서 명령어 패킷을 디바이스 (200) 로부터 부분별로 클록함으로써 명령어 패킷을 바이패스시킨다. 전술한 바와 같이, 이 부분을 포함하는 비트의 수는 구성 레지스터 (235) 에 특정된 Qn의 폭에 의존한다. 시간 tOH는, Qn 출력에서 출력된 정보가 유효한 홀드 시간을 나타낸다. 시간 tOA는 출력 액세스 시간을 나타낸다.
일 실시형태에서, 명령어 패킷은 길이에서 바이트의 몇 배이고, 각각의 바이트는 4 개의 클록 사이클을 이용하여 디바이스 (200) 로 입력될 수도 있다. 이 실시형태에서, 활성화된 명령어 스트로브 신호는, 명령어 패킷의 길이에 따라 각각의 명령어 패킷에 대한 4 개의 클록 사이클의 몇 배 동안 디바이스의 CSI 입력 및 CSO 출력에 존재한다. 예를 들어, 명령어 패킷은 길이에서 5 바이트이고, 활성화된 명령어 스트로브 신호는 20 클록 사이클 각각 동안 디바이스의 CSI 입력 및 CSO 출력에 존재한다.
도 5는 본 발명의 일 실시형태에 따른 시스템 (100) 에서 메모리 디바이스 (200) 로 기록 데이터 패킷을 입력하는데 이용될 수도 있는 단계들의 시퀀스에 대한 흐름도이다. 도 1 및 도 5를 참조하면, 시퀀스는 단계 505에서 시작하고, 제어기 (110) 가 활성화된 데이터 스트로브 신호를 제어기의 DSO 출력에서 출력하고 기록 데이터 패킷의 제 1 부분을 제어기의 Qn 출력에서 출력하는 단계 510으로 진행한다. 단계 520에서, 메모리 디바이스 (200) 는 활성화된 데이터 스트로브 신호를 디바이스의 DSI 입력에서 수신하고, 전술한 바와 같이, 기록 데이터 패킷의 제 1 부분을 디바이스의 Dn 입력에서 디바이스 (200) 로 입력한다. 단계 530 에서, 제어기 (110) 는, 기록 데이터 패킷의 최종 부분이 메모리 제어기 (110) 로부터 출력되었는지 여부를 결정한다. 출력되지 않았다면, 시퀀스는 단계 540으로 진행하여, 제어기 (110) 는 기록 데이터 패킷의 다음 부분을 출력하고, 전술한 바와 같이, 메모리 디바이스 (200) 는 그 다음 부분을 디바이스 (200) 로 입력한다.
단계 530에서, 기록 데이터 패킷의 최종 부분이 메모리 제어기 (110) 로부터 출력된 것으로 제어기 (110) 가 결정하면, 시퀀스는 단계 550으로 진행하여, 제어기는 비활성화된 데이터 스트로브 신호를 제어기의 DSO 출력에서 출력하여, 기록 데이터 패킷의 종료를 나타낸다. 단계 560에서, 메모리 디바이스 (200) 는 비활성화된 데이터 스트로브 신호를 디바이스의 DSI 입력에서 수신하고, 기록 데이터 패킷이 디바이스로 입력되었다고 결정한다. 시퀀스는 단계 595에서 종료된다.
도 6은 본 발명의 일 실시형태에 따라 메모리 디바이스 (200) 로 기록 데이터 패킷을 입력하는데 이용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다. 데이터 스트로브 신호가 디바이스의 DSI 입력에서 활성화되는 동안, 디바이스의 Dn 입력에 존재하는 데이터 패킷 부분은, CK 또는 CK# 입력에 존재하는 클록 신호와 연관된 클록 에지에서 디바이스 (200) 로 클록된다. 기록 데이터 패킷의 후속 부분들은 후속 클록 전이에서 디바이스 (200) 로 클록된다. 전술한 바와 같이, 이 부분을 포함하는 기록 데이터 패킷의 비트의 수는 Dn의 폭에 의존한다.
시간 tIS는 셋업 시간을 나타내고, 시간 tIH는 Dn 입력에 존재하는 기록 데이터 패킷 부분에 대한 입력 홀드 시간을 나타낸다. 데이터 스트로브 신호는 기록 데이터 패킷의 지속기간 동안 활성화되고, 기록 데이터 패킷을 기술하는데 이용된다. 데이터 스트로브 신호는, 기록 데이터 패킷의 최종 부분이 메모리 디바이스 (200) 로 클록된 이후 비활성화된다.
기록 데이터 패킷은, 디바이스 (200) 가 기록 모드인 동안 메모리 디바이스 (200) 로 입력된다는 것을 주목한다. 메모리 디바이스 (200) 는 명령어 (예를 들어, 버스트 데이터 로드 시작 명령어, 버스트 데이터 로드 명령어) 의 실행에 응답하여 기록 모드에 진입한다. 기록 모드는, 메모리 디바이스 (200) 가 (1) 디바이스의 Dn 입력을 통해 기록 데이터 패킷을 수신 (입력) 하고, (2) 기록 데이터 패킷에 포함된 기록 데이터를 페이지 버퍼 (217) 에 전송하도록 구성된 모드이다. 디바이스 (200) 가 기록 모드인 동안, DSO 및 Qn 출력은 정상 상태를 유지하도록 구성되고, 기록 데이터 패킷이 디바이스 (200) 로 입력되는 동안 그 기록 데이터 패킷의 상태에 영향받지 않는다. 이것은, DSO 및 Qn이 능동적으로 상태를 변경하지 않아서 추가적 전력을 소모하지 않기 때문에 전력을 보존하도록 동작한다. 디바이스 (200) 는, 더 늦게 디바이스 (200) 로 입력되는 또 다른 명령어 패킷에 포함된 또 다른 명령어 (예를 들어, 페이지 프로그램 명령어) 를 실행함으로써 기록 모드를 종료한다.
도 7은 본 발명의 일 실시형태에 따라 시스템 (100) 에서 메모리 디바이스 (200) 로부터 판독 데이터 패킷을 출력하는데 이용될 수도 있는 단계들의 시퀀스에 대한 흐름도이다. 도 1 및 도 7을 참조하면, 이 시퀀스는 단계 705 에서 시작하고, 판독 데이터 패킷의 길이에 대한 활성화된 데이터 스트로브 신호를 제어기의 DSO 출력에서 출력함으로써 제어기 (110) 가 판독 데이터 패킷을 디바이스로부터 요청하는 단계 710으로 진행한다. 활성화된 데이터 스트로브 신호는 요청된 판독 데이터 패킷을 나타낸다. 단계 720에서는, 메모리 디바이스 (200) 가 그 활성화된 데이터 스트로브 신호를 디바이스의 DSI 입력에서 수신하고, 그 활성화된 데이터 스트로브 신호의 사본을 디바이스의 DSO 출력에서 출력하고, 전술한 바와 같이, 데이터 패킷의 제 1 부분을 디바이스의 Qn 출력에서 출력한다. 단계 730 에서, 제어기 (110) 는, 디바이스 (200) 로부터 활성화된 데이터 스트로브 신호의 사본을 제어기의 DSI 입력에서 수신하고, 제어기의 CK 또는 CK# 입력에 존재하는 클록 신호의 전이에서 판독 데이터 패킷의 제 1 부분을 제어기의 Dn 입력에서 클록한다.
단계 740에서, 메모리 디바이스 (200) 는, 판독 데이터 패킷의 최종 부분이 메모리 디바이스 (200) 로부터 출력되었는지 여부를 결정한다. 출력되지 않았다면, 시퀀스는 단계 750으로 진행하여, 메모리 디바이스 (200) 는 판독 데이터 패킷의 다음 부분을 출력하고, 제어기 (110) 는 전술한 바와 같이, 판독 데이터 패킷의 다음 부분을 제어기 (110) 로 입력한다. 그 후, 시퀀스는 단계 740으로 리턴한다.
단계 740에서, 판독 데이터 패킷의 최종 부분이 메모리 디바이스 (200) 에 의해 출력된 것으로 메모리 디바이스 (200) 가 결정하면, 시퀀스는 단계 760으로 진행하여, 메모리 디바이스 (200) 는 그 비활성화된 데이터 스트로브 신호를 자신의 DSO 출력에서 출력한다. 단계 770에서, 제어기 (110) 는 비활성화된 데이터 스트로브 신호를 자신의 DSI 입력에서 수신하고, 판독 데이터 패킷이 디바이스 (200) 로부터 출력되었다고 결정한다. 시퀀스는 단계 795에서 종료된다.
도 8은 본 발명의 일 실시형태에 따라 메모리 디바이스 (200) 로부터 판독 데이터 패킷을 출력하는데 이용될 수도 있는 타이밍 정보를 도시하는 타이밍도이다. 도 8을 참조하면, 전술한 바와 같이, 데이터 스트로브 신호가 활성화되고 디바이스의 DSI 입력에서 디바이스 (200) 에 의해 수신된다. 시간 tIS는 활성화된 데이터 스트로브 신호의 셋업 시간을 나타내고, 시간 tIH는 활성화된 데이터 스트로브 신호에 대한 홀드 시간을 나타낸다. 디바이스 (200) 는 그 활성화된 데이터 스트로브 신호의 사본을 디바이스의 DSO 출력에서 출력한다. 출력된 데이터 스트로브 신호는 그 수신된 활성화된 데이터 스트로브 신호와 동일한 지속기간 동안 활성화된다.
판독 데이터 패킷은, 그 활성화된 데이터 스트로브 신호의 사본이 디바이스 (200) 로부터 출력되는 동안 디바이스 (200) 로부터 출력된다. 시간 tOH 는, 활성화된 데이터 스트로브 신호가 디바이스 (200) 에 의해 인식된 시간으로부터 판독된 데이터 패킷의 제 1 부분이 디바이스의 Qn 출력에 존재하는 시간까지를 나타내는 출력 레이턴시 시간이다. 각각의 클록 전이에서, 판독 데이터 패킷 부분은 디바이스의 Qn 출력에 존재한다. 시간 tOA 는 출력 액세스 시간을 나타내고, 시간 tOH 는, 디바이스의 Qn 출력에 존재하는 판독 데이터 패킷 부분에 대한 출력 홀드 시간을 나타낸다.
판독 데이터 패킷은, 디바이스 (200) 가 판독 모드인 동안 디바이스 (200) 로부터 출력됨을 유의해야 한다. 본 발명의 일 실시형태에서, 디바이스 (200) 는 버스트 데이터 판독 명령어와 같은 명령어를 실행함으로써 판독 모드에 진입하고, 디바이스 (200) 로 또 다른 명령어가 입력되는 경우 그 판독 모드를 종료한다.
도 9a 및 도 9b는 본 발명의 일 실시형태에 따라 시스템 (100) 에서 데이터를 메모리 디바이스 (200) 에 저장하는데 이용될 수도 있는 단계들의 시퀀스에 대한 흐름도이다. 도 1, 9a 및 9b를 참조하면, 이 시퀀스는 단계 905에서 시작하고, 전술한 바와 같이, 제어기 (110) 가 버스트 데이터 로드 시작 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷을 출력하는 단계 910으로 진행한다. 단계 915에서, 메모리 디바이스 (200) 는 전술한 바와 같이, 명령어 패킷을 입력하고, 기록 모드로 진입하는 것을 포함하여 그 패킷을 처리한다. 단계 920에서, 제어기 (110) 는 전술한 바와 같이, 디바이스의 메모리 (205) 에 기록될 데이터를 포함하는 기록 데이터 패킷을 메모리 디바이스 (200) 로 출력한다. 단계 925에서, 메모리 디바이스 (200) 는 전술한 바와 같이, 기록 데이터 패킷을 입력하고, 기록 데이터 패킷에 포함된 기록 데이터를, 명령어 패킷에서 특정된 칼럼 어드레스에서 시작하는 디바이스의 페이지 버퍼 (217) 로 전송한다.
단계 930에서, 제어기 (110) 는 페이지 프로그램 명령어 및 로우 어드레스를 포함하는 명령어 패킷을 출력한다. 단계 935에서, 메모리 디바이스 (200) 는 전술한 바와 같이, 명령어 패킷을 입력하고, 페이지 버퍼의 컨텐츠를, 그 명령어 패킷에 포함된 로우 어드레스에 의해 특정된 위치에서 시작하는 메모리 (205) 로 전송하는 것을 포함하여 그 패킷을 처리한다.
단계 940 (도 9b) 에서, 제어기 (110) 는 판독 상태 레지스터 명령어를 포함하는 명령어 패킷을 메모리 디바이스 (200) 로 출력한다. 판독 상태 레지스터 명령어는 디바이스 (200) 로 하여금 그 디바이스 (200) 의 상태를 출력하게 하는데 이용될 수도 있다. 단계 945에서, 메모리 디바이스 (200) 는 전술한 바와 같이, 명령어 패킷을 입력하고, 판독 모드에 진입하는 것을 포함하여 그 패킷을 처리한다.
단계 950에서, 제어기 (110) 는 전술한 바와 같이, 활성화된 데이터 스트로브 신호를 자신의 DSO 출력에서 출력함으로써 디바이스 (200) 로부터 상태를 요청한다. 단계 955에서, 디바이스 (200) 는 그 요청 (즉, 활성화된 데이터 스트로브 신호) 을 자신의 DSI 입력에서 수신하고, 그 요청된 상태를 자신의 Qn 출력에서 출력한다. 단계 960에서, 제어기 (110) 는 그 요청된 상태를 Dn 입력에서 입력한다.
단계 965에서, 제어기 (110) 는, 그 상태가 메모리 디바이스 (200) 가 준비된 것을 나타내는지 여부를 결정한다. 메모리 디바이스 (200) 는, 데이터를 메모리 (205) 에 기록하는 것을 완료한 이후 디바이스 (200) 가 준비된 것을 나타내는 상태를 출력한다. 그 상태가 디바이스 (200) 가 준비된 것을 나타내지 않으면, 시퀀스는 단계 955로 리턴한다. 그렇지 않으면, 시퀀스는 단계 970으로 진행하여, 제어기 (110) 는 비활성화된 데이터 스트로브 신호를 DSO 에서 출력하고, 데이터가 디바이스 메모리 (205) 에 기록되었다고 결정한다. 이 시퀀스는 단계 995에서 종료된다.
도 10 은 본 발명의 일 실시형태에 따라 메모리 디바이스 (200) 로 데이터를 저장하는데 이용될 수도 있는 타이밍 정보를 나타내는 타이밍도이다. 도 10 을 참조하면, 전술한 바와 같이, 디바이스 (200) 로 어드레싱되며 버스트 데이터 로드 시작 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷이 디바이스 (200) 로 입력된다. 칼럼 어드레스는, 데이터가 기록될 디바이스의 페이지 버퍼 (217) 에서의 시작 어드레스를 나타낸다. 명령어 패킷이 디바이스 (200) 로 어드레싱되기 때문에, 디바이스 (200) 는 명령어를 처리하여, 시간 T1 내지 T2 로서 타이밍도에 지정되는 기록 모드에 진입한다.
전술한 바와 같이, 활성화된 데이터 스트로브 신호가 CSI 내지 DSI 의 간격 시간인 시간 tCDS 에 디바이스의 DSI 입력에서 디바이스 (200) 로 입력되고, 디바이스의 메모리 (205) 로 기록될 데이터를 포함하는 기록 데이터 패킷이 디바이스의 Dn 입력에서 디바이스 (200) 로 입력된다. 기록 데이터 패킷에 포함된 데이터는 명령어 패킷에 특정된 시작 칼럼 어드레스에서 시작하는 디바이스의 페이지 버퍼 (217) 에 배치된다. 그 후에, 전술한 바와 같이, 디바이스의 디바이스 어드레스, 페이지 프로그램 명령어 및 로우 어드레스를 포함하는 명령어 패킷이 디바이스 (200) 로 입력된다. 명령어 패킷은, DSI 내지 CSI 의 간격 시간인 시간 간격 tDCS 이후에 디바이스 (200) 로 입력된다. 페이지 프로그램 명령어는, 디바이스 (200) 로 하여금 명령어 패킷에 포함된 로우 어드레스에서 시작하는 디바이스의 메모리 (205) 로 페이지 버퍼 (217) 에 포함된 데이터를 기록하도록 지시한다.
그런 다음, 전술한 바와 같이, 판독 상태 명령어를 포함하는 명령어 패킷이 디바이스 (200) 로 입력된다. 판독 상태 명령어는 디바이스 (200) 로 하여금 (시간 T3 내지 T4 로서 타이밍도에 지정된) 판독 모드에 진입하여 디바이스의 Qn 출력에서, 디바이스 (200) 의 상태 (예를 들어, 비지, 준비) 를 출력하도록 한다. 전술한 바와 같이, 활성화된 데이터 스트로브 신호가 디바이스의 DSI 입력에서 디바이스 (200) 로 입력되어, 디바이스 (200) 가 그 상태를 출력하는 것을 요청한다. 이 데이터 스트로브 신호는 CSI 내지 DSI 의 간격 시간인 시간 tCDS 이후에 활성화된다. 디바이스 (200) 가 데이터를 메모리 (205) 로 기록하는 비지 상태에 있는 동안에, 디바이스 (200) 는 디바이스의 Qn 출력에 비지 상태를 보고한다. 디바이스 (200) 가 데이터를 메모리 (205) 로 기록하는 것을 완료한 이후에, 디바이스 (200) 는 디바이스의 Qn 출력에 준비 상태를 보고한다. 디바이스가 준비 상태를 보고한 이후에, 디바이스의 DSI 입력으로 입력되는 데이터 스트로브 신호는 비활성화된다. 디바이스 (200) 로 입력되는 다음의 명령어는 이 디바이스로 하여금 준비 모드를 종료하게 한다.
도 11a 및 도 11b 는 본 발명의 일 실시형태에 따라 시스템 (100) 에서 메모리 디바이스 (200) 로부터 데이터를 검색하는데 이용될 수도 있는 단계 시퀀스의 흐름도이다. 도 1, 도 11a 및 도 11b 를 참조하면, 이 시퀀스는 단계 1105 에서 시작하여, 제어기 (110) 가 페이지 판독 명령어 및 로우 어드레스를 포함하는 명령어 패킷을 출력하는 단계 1110 으로 진행한다. 단계 1115 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 명령어 패킷을 입력하고, 명령어 패킷에 포함된 로우 어드레스에서 시작하는 메모리 (205) 로부터 데이터를 검색하는 것, 및 이 검색된 데이터를 디바이스의 페이지 버퍼 (217) 에 전송하는 것을 포함하여 이 명령어 패킷을 처리한다.
단계 1120 에서, 제어기 (110) 는 판독 상태 명령어를 포함하는 명령어 패킷을 출력한다. 단계 1125 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 명령어 패킷을 입력하고, 판독 모드에 진입하는 것을 포함하여 이 명령어 패킷을 처리한다. 단계 1130 에서, 전술한 바와 같이, 제어기 (110) 는 디바이스의 상태를 요청한다. 단계 1135 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 이 요청을 수신하여 그 상태를 디바이스의 Qn 출력에서 출력한다. 단계 1140 에서, 제어기 (110) 는 그 상태를 입력하며 이를 검사한다.
단계 1145 에서, 제어기 (110) 는 디바이스 (200) 가 준비 상태에 있다고 그 상태가 나타내는지 여부를 판정한다. 디바이스 (200) 는 페이지 판독 명령어를 완료한 이후에 판독 상태를 나타낸다. 디바이스 (200) 가 준비 상태에 있다고 그 상태가 나타내지 않는 경우에는, 이 시퀀스는 단계 1135 로 리턴하고; 디바이스 (200) 가 준비 상태에 있다고 그 상태가 나타내는 경우에는, 이 시퀀스는, 제어기 (110) 가 버스트 데이터 판독 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷을 출력하는 단계 1150 (도 11b 참조) 으로 진행한다.
단계 1155 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 버스트 데이터 판독 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷을 입력하고, 판독 상태 명령어와 연관된 판독 모드를 종료한다. 단계 1160 에서, 메모리 디바이스 (200) 는, (버스트 데이터 판독 명령어와 연관된) 판독 모드에 진입하는 것, 및 명령어 패킷에 특정된 칼럼 어드레스에서 시작하는 페이지 버퍼 (217) 로부터 데이터를 검색하는 것을 포함하여, 이 버스트 데이터 판독 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷을 처리한다. 단계 1165 에서, 전술한 바와 같이, 제어기 (110) 는 활성화된 데이터 스트로브 신호를 출력함으로써 메모리 디바이스 (200) 로부터 데이터를 요청한다. 단계 1170 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 이 요청을 수신하여, 검색된 데이터를 포함하는 판독 데이터 패킷을 제어기 (110) 로 출력한다. 단계 1175 에서, 제어기 (110) 는 검색된 데이터를 포함하는 판독 데이터 패킷을 수신한다. 이 시퀀스는 단계 1195 에서 종료된다.
도 12 는 본 발명의 일 실시형태에 따라 메모리 디바이스 (200) 로부터 데이터를 검색하는데 이용될 수도 있는 타이밍 정보를 나타내는 타이밍도이다. 전술한 바와 같이, 활성화된 명령어 스트로브 신호가 디바이스의 CSI 입력에서 디바이스 (200) 로 입력되고, 페이지 판독 명령어 및 로우 어드레스를 포함하는 명령어 패킷이 디바이스의 Dn 입력에서 디바이스 (200) 로 입력된다. 검색되는 데이터를 포함하는 메모리 (205) 에서 페이지를 선택하는데 로우 어드레스가 이용된다. 디바이스 (200) 는, 로우 어드레스에 의해 지시된 페이지에서 시작하는 메모리 (205) 로부터 데이터를 검색하는 것, 및 이 데이터를 디바이스의 페이지 버퍼 (217) 로 전송하는 것을 포함하여, 이 명령어 패킷을 처리한다.
그런 다음, 전술한 바와 같이, 판독 상태 명령어를 포함하는 명령어 패킷이 디바이스 (200) 로 입력된다. 전술한 바와 같이, 디바이스 (200) 는 (시간 T1 내지 T2 로서 타이밍도에 도시된) 판독 모드에 진입하여, 디바이스의 Qn 출력에서 디바이스 (200) 의 상태 (예를 들어, 비지, 준비) 를 출력한다. 디바이스 (200) 가 메모리 (205) 로부터 데이터를 판독하는 비지 상태에 있는 동안에, 디바이스 (200) 는 디바이스의 Qn 출력에 비지 상태를 보고한다. 시간 tR 은 데이터가 메모리 (205) 로부터 판독되어 디바이스의 페이지 버퍼 (217) 로 전송되고 있는 시간을 나타낸다. 디바이스 (200) 가 메모리 (205) 로부터 데이터를 판독하여 이 데이터를 페이지 버퍼 (217) 로 전송하는 것을 완료한 이후에, 디바이스 (200) 는 디바이스의 Qn 출력에 준비 상태를 보고한다.
그런 다음, 전술한 바와 같이, 버스트 데이터 판독 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷이 디바이스 (200) 로 입력된다. 판독 상태 명령어와 연관된 판독 모드는 활성화된 CSI 신호가 디바이스 (200) 로 입력되는 시간에 종료된다는 것에 주목한다. 버스트 데이터 판독 명령어는 디바이스 (200) 를 (시간 T3 내지 T4 로서 타이밍도에 도시된) 버스트 데이터 판독 명령어와 연관된 판독 모드에 두어, 페이지 버퍼 (217) 에 포함된 데이터로 하여금 디바이스 (200) 로부터 출력되도록 한다. 명령어 패킷에 포함된 칼럼 어드레스는 데이터가 판독되는 페이지 버퍼 (217) 에서의 시작 어드레스를 나타낸다. 그런 다음, 전술한 바와 같이, 활성화된 데이터 스트로브 신호가 디바이스 (200) 에 의해 디바이스의 DSI 입력에서 수신되어, (1) 디바이스 (200) 는 이 수신되는 활성화된 데이터 스트로브 신호를 디바이스의 DSO 출력에서 출력하며, (2) 데이터를 포함하는 판독 데이터 패킷을 디바이스의 Qn 출력에서 출력한다. 디바이스 (200) 로 입력되는 연속적인 명령어 패킷은 디바이스로 하여금 버스트 데이터 판독 명령어와 연관된 판독 모드를 종료하게 한다.
도 13a 및 도 13b 는 본 발명의 일 실시형태에 따라 시스템 (100) 에서 메모리 디바이스 (200) 로의 기록 데이터 패킷의 입력을 일시정지 및 재개하는데 이용될 수도 있는 단계 시퀀스의 흐름도이다. 이 시퀀스는 단계 1305 에서 시작하여, 전술한 바와 같이, 제어기 (110) 가 제어기의 DSO 출력에서 활성화된 데이터 스트로브 신호를 출력하며 기록 데이터 패킷의 제 1 부분을 메모리 디바이스 (200) 로 출력하는 단계 1310 으로 진행한다. 단계 1315 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 그 DSI 입력에서 활성화된 데이터 스트로브 신호를 수신하여, 기록 데이터 패킷의 제 1 부분을 디바이스 (200) 로 입력한다.
단계 1320 에서, 제어기 (110) 는 기록 데이터 패킷의 최종 부분이 제어기 (110) 로부터 출력되었는지 여부를 판정한다. 기록 데이터 패킷의 최종 부분이 제어기 (110) 로 출력된 경우에는, 이 시퀀스는, 제어기 (110) 가 이 출력된 데이터 스트로브 신호를 비활성화시키는 단계 1325, 및 메모리 디바이스 (200) 가 비활성화된 데이터 스트로브 신호를 수신하여 기록 데이터 패킷이 메모리 디바이스 (200) 로 입력되었다고 결론짓는 단계 1330 으로 진행한다. 이 시퀀스는 단계 1395 에서 종료된다.
단계 1320 에서, 기록 데이터 패킷의 최종 부분이 제어기 (110) 로부터 출력되지 않았다고 제어기 (110) 가 판정하는 경우에는, 이 시퀀스는, 제어기 (110) 가 기록 데이터 패킷의 출력을 일시정지해야 하는지 여부를 판정하는 단계 1335 (도 13b 참조) 로 진행한다. 기록 데이터 패킷의 출력을 일시정지해서는 안 된다고 제어기 (110) 가 판정하는 경우에는, 이 시퀀스는, 전술한 바와 같이, 제어기 (110) 가 기록 데이터 패킷의 다음 부분을 메모리 디바이스 (200) 로 출력하며 이 다음 부분이 메모리 디바이스 (200) 로 입력되는 단계 1340 으로 진행한다. 그런 다음, 이 시퀀스는 단계 1320 으로 리턴한다.
단계 1335 에서, 기록 데이터 패킷의 출력을 일시정지해야 한다고 제어기 (110) 가 판정하는 경우에는, 이 시퀀스는, 제어기 (110) 가 그 DSO 출력에 출력된 데이터 스트로브 신호를 비활성화시키는 단계 1345 로 진행한다. 단계 1350 에서, 디바이스 (200) 는 그 DSI 입력에서 이 비활성화된 데이터 스트로브 신호를 수신하여, 일시정지 상태에 진입한다. 일시정지 상태에 있는 동안에, 디바이스 (200) 는 그 Dn 입력에 기록 데이터 패킷을 입력하는 것을 일시정지한다.
단계 1355 에서, 제어기 (110) 는 기록 데이터 패킷을 메모리 디바이스 (200) 로 출력하는 것을 재개해야 하는지 여부를 판정한다. 기록 데이터 패킷을 메모리 디바이스 (200) 로 출력하는 것을 재개해서는 안 되는 경우에는, 이 시퀀스는 단계 1355 로 리턴한다. 기록 데이터 패킷을 메모리 디바이스 (200) 로 출력하는 것을 재개해야 하는 경우에는, 이 시퀀스는, 전술한 바와 같이, 제어기 (110) 가 그 DSO 출력에서 활성화된 데이터 스트로브 신호를 출력하며 그 Qn 출력에 기록 데이터 패킷의 다음 부분을 출력하는 단계 1360 으로 진행한다. 단계 1365 에서, 전술한 바와 같이, 메모리 디바이스 (200) 는 그 DSI 입력에서 활성화된 데이터 스트로브 신호를 수신하며 기록 데이터 패킷의 다음 부분을 디바이스 (200) 로 입력한다. 그런 다음, 이 시퀀스는 단계 1320 으로 리턴한다.
도 14 는 본 발명의 일 실시형태에 따라 메모리 디바이스 (200) 로의 기록 데이터 패킷의 입력을 일시정지 및 재개하는데 이용될 수도 있는 타이밍 정보를 나타내는 타이밍도이다. 이 타이밍도가 2112 바이트 데이터 패킷을 3 개의 704-바이트 버스트로 디바이스 (200) 에 입력하는 것과 연관된 타이밍 정보의 일례를 나타내고, 이 데이터 패킷의 첫번째 704 바이트는 제 1 버스트로 입력되고, 이 데이터 패킷의 두번째 704 바이트는 제 2 버스트로 입력되며, 이 데이터 패킷의 세번째 704 바이트는 제 3 버스트로 입력된다는 것에 주목한다.
도 14 를 참조하면, 전술한 바와 같이, 버스트 데이터 로드 시작 명령어 및 칼럼 어드레스를 포함하는 명령어 패킷이 디바이스 (200) 로 입력된다. 디바이스 (200) 는, 시간 T1 내지 T2 로서 타이밍도에 도시된 기록 모드에 진입하는 것을 포함하여 이 명령어 패킷을 처리한다. 그런 다음, 전술한 바와 같이, 활성화된 데이터 스트로브 신호가 디바이스의 DSI 입력에서 디바이스 (200) 로 입력되고, 기록 데이터 패킷의 첫번째 704 바이트가 디바이스 (200) 로 입력되어, 디바이스의 페이지 버퍼 (217) 로 전송된다. 그 후에, 데이터 스트로브 신호가 비활성화되어, 디바이스 (200) 로의 기록 데이터 패킷의 입력을 중단시킨다. 다음에, 전술한 바와 같이, 데이터 스트로브 신호가 재활성되어, 기록 데이터 패킷의 다음의 704 바이트가 디바이스 (200) 로 입력되어, 디바이스의 페이지 버퍼 (217) 로 전송된다. 역시, 데이터 스트로브 신호가 비활성화되어, 디바이스 (200) 로의 기록 데이터 패킷의 입력을 중단시킨다. 그 후에, 전술한 바와 같이, 데이터 스트로브 신호가 재활성화되어, 기록 데이터 패킷의 나머지 704 바이트가 디바이스 (200) 로 입력되어, 디바이스의 페이지 버퍼 (217) 로 전송된다.
그런 다음, 전술한 바와 같이, 페이지 프로그램 명령어를 포함하는 명령어 패킷이 디바이스 (200) 로 입력되어, 페이지 버퍼 (217) 의 데이터를 디바이스의 메모리 (205) 로 기록하도록 디바이스 (200) 에 지시한다. 마찬가지로, 전술한 바와 같이, 판독 상태 명령어를 포함하는 명령어 패킷이 디바이스 (200) 로 입력되어, 디바이스의 상태를 획득하며 디바이스가 준비 상태인지 여부를 판정한다. 디바이스 (200) 는 페이지 프로그램 동작이 완료된 이후에 준비 상태를 보고한다. 페이지 프로그램 동작은 데이터가 디바이스의 메모리 (205) 로 기록되는 경우에 완료된다.
본 발명이 그 특정 실시형태를 참조하여 본 명세서에서 예시 및 설명되었지만, 형태 및 상세에서의 변경, 변형, 변동과 등가물은 본 발명의 사상 및 범위를 벗어나지 않고 이루어지거나 고려될 수도 있다는 것이 당업자에게 이해되어야 한다.

Claims (51)

  1. 메모리 디바이스로서,
    메모리;
    하나 이상의 패킷들을 상기 메모리 디바이스로 입력하도록 구성된 제 1 데이터 링크;
    명령어 스트로브 신호를 상기 메모리 디바이스로 입력하도록 구성된 제 1 입력부로서, 상기 명령어 스트로브 신호는 상기 제 1 데이터 링크에서 상기 메모리 디바이스로 입력되는 제 1 패킷을 기술 (delineate) 하고, 상기 제 1 패킷은 상기 메모리 디바이스에 의해 실행되는 명령어를 포함하는, 상기 제 1 입력부;
    데이터 스트로브 신호를 상기 메모리 디바이스로 입력하도록 구성된 제 2 입력부로서, 상기 데이터 스트로브 신호는 상기 제 1 데이터 링크에서 상기 메모리 디바이스로 입력되는 제 2 패킷을 기술하고, 상기 제 2 패킷은 데이터를 포함하는, 상기 제 2 입력부; 및
    상기 명령어에 응답하여 상기 데이터를 상기 메모리에 저장하도록 구성되는 회로를 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 명령어 스트로브 신호를 상기 메모리 디바이스로부터 출력하도록 구성된 출력부를 더 포함하는, 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 명령어 스트로브 신호가 상기 출력부에서 상기 메모리 디바이스로부터 출력되는 동안, 상기 메모리 디바이스로부터 상기 제 1 패킷을 출력하도록 구성된 제 2 데이터 링크를 더 포함하는, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 데이터 스트로브 신호를 상기 메모리 디바이스로부터 출력하도록 구성된 출력부를 더 포함하는, 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 데이터 스트로브 신호가 상기 출력부에서 상기 메모리 디바이스로부터 출력되는 동안, 상기 메모리 디바이스로부터 상기 제 2 패킷을 출력하도록 구성된 제 2 데이터 링크를 더 포함하는, 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 제 2 패킷이 상기 제 1 데이터 링크를 통해 상기 메모리 디바이스로 입력되는 동안, 상기 출력부 및 제 2 데이터 링크는 정상 상태 (steady state) 를 유지하는, 메모리 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 데이터 링크의 폭을 확립하도록 구성된 링크 구성 회로를 더 포함하는, 메모리 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 데이터가 상기 메모리에 저장되기 전에 상기 데이터를 버퍼링하도록 구성된 데이터 버퍼를 더 포함하는, 메모리 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 상기 명령어의 실행에 응답하여 기록 모드로 진입하고, 상기 기록 모드는, 상기 제 2 패킷을 상기 제 1 데이터 링크를 통해 상기 메모리 디바이스로 입력하도록 상기 메모리 디바이스를 구성하는, 메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 입력부에서 제 2 명령어 스트로브 신호가 상기 메모리 디바이스로 입력되는 동안, 상기 제 1 데이터 링크는 제 3 패킷을 상기 제 1 데이터 링크를 통해 상기 메모리 디바이스로 입력하도록 구성되고, 상기 제 3 패킷은 상기 메모리 디바이스에 의해 실행되는 명령어를 포함하고, 상기 메모리 디바이스는 상기 제 3 패킷에 포함된 상기 명령어의 실행에 응답하여 상기 기록 모드를 종료하는, 메모리 디바이스.
  11. 제 9 항에 있어서,
    메모리에 저장될 데이터를 홀딩하도록 구성된 데이터 버퍼; 및
    상기 기록 모드에 있는 상기 메모리 디바이스에 응답하여 상기 제 2 패킷에 포함된 상기 데이터를 상기 데이터 버퍼로 전송하도록 구성된 회로를 더 포함하는, 메모리 디바이스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 패킷은 상기 메모리 디바이스와 연관된 디바이스 어드레스를 포함하고, 상기 디바이스 어드레스는 상기 제 1 패킷을 상기 메모리 디바이스로 어드레싱하는데 사용되는, 메모리 디바이스.
  13. 메모리 디바이스의 제 1 입력부에서, 활성화된 명령어 스트로브 신호를 상기 메모리 디바이스로 입력하는 단계로서, 상기 활성화된 명령어 스트로브 신호는 상기 메모리 디바이스의 제 1 데이터 링크에서 상기 메모리 디바이스로 입력되는 제 1 패킷을 기술하고, 상기 제 1 패킷은 상기 메모리 디바이스에 의해 실행되는 명령어를 포함하는, 상기 메모리 디바이스의 제 1 입력부에서 상기 활성화된 명령어 스트로브 신호를 입력하는 단계;
    상기 메모리 디바이스의 제 2 입력부에서, 활성화된 데이터 스트로브 신호를 상기 메모리 디바이스로 입력하는 단계로서, 상기 활성화된 데이터 스트로브 신호는 상기 제 1 데이터 링크에서 상기 메모리 디바이스로 입력되는 제 2 패킷을 기술하고, 상기 제 2 패킷은 데이터를 포함하는, 상기 메모리 디바이스의 제 2 입력부에서 상기 활성화된 데이터 스트로브 신호를 입력하는 단계; 및
    상기 데이터를 상기 메모리 디바이스에 포함된 메모리에 저장하는 단계를 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 메모리 디바이스의 출력부에서, 상기 활성화된 명령어 스트로브 신호를 상기 메모리 디바이스로부터 출력하는 단계를 더 포함하는, 방법.
  15. 제 14 항에 있어서,
    상기 활성화된 명령어 스트로브 신호가 상기 출력부에서 상기 메모리 디바이스로부터 출력되는 동안, 상기 메모리 디바이스의 제 2 데이터 링크에서 상기 제 1 패킷을 상기 메모리 디바이스로부터 출력하는 단계를 더 포함하는, 방법.
  16. 제 13 항에 있어서,
    상기 메모리 디바이스의 출력부에서 상기 활성화된 데이터 스트로브 신호를 상기 메모리 디바이스로부터 출력하는 단계를 더 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 활성화된 명령어 스트로브 신호가 상기 출력부에서 상기 메모리 디바이스로부터 출력되는 동안, 상기 메모리 디바이스의 제 2 데이터 링크에서 상기 제 2 패킷을 상기 메모리 디바이스로부터 출력하는 단계를 더 포함하는, 방법.
  18. 제 17 항에 있어서,
    상기 제 2 패킷이 상기 제 1 데이터 링크를 통해 상기 메모리 디바이스로 입력되는 동안, 상기 출력부 및 제 2 데이터 링크를 정상 상태로 유지하는 단계를 더 포함하는, 방법.
  19. 제 13 항에 있어서,
    상기 데이터 스트로브 신호는 상기 제 2 입력부에서 비활성화되어, 상기 제 1 데이터 링크에서 상기 제 2 패킷의 입력을 중단시키는, 방법.
  20. 제 18 항에 있어서,
    상기 데이터 스트로브 신호는 상기 제 2 입력부에서 재활성화되어, 상기 제 1 데이터 링크에서 상기 제 2 패킷의 입력을 재개시키는, 방법.
  21. 메모리 디바이스로서,
    플래시 메모리;
    데이터 패킷들을 수신하도록 구성된 제 1 입력부;
    상기 제 1 입력부에서 수신된 상기 데이터 패킷들의 길이를 기술하는 스트로브 신호를 수신하도록 구성된 제 2 입력부; 및
    상기 수신된 데이터 패킷들을 처리하고 상기 플래시 메모리를 수정하도록 구성된 회로를 포함하는, 메모리 디바이스.
  22. 제 21 항에 있어서,
    클록 입력을 더 포함하고,
    상기 회로는, 상기 스트로브 신호의 활성화된 상태 동안 상기 클록 입력의 전이에 기초하여 대응하는 데이터 패킷을 수신하도록 상기 제 1 입력부에 존재하는 데이터를 클록 인 (clock in) 하도록 구성되는, 메모리 디바이스.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 제 1 입력부에서 수신된 상기 데이터 패킷들 중 적어도 하나는 상기 플래시 메모리에 저장하기 위해 순차적으로 수신된 데이터 비트 시퀀스를 포함하는, 메모리 디바이스.
  24. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 스트로브 신호의 제 1 에지는, 주어진 데이터 패킷의 시작이 상기 제 1 입력부에 존재하는 시각에 대응하고; 그리고
    상기 제 1 에지 다음의, 상기 스트로브 신호의 제 2 에지는, 주어진 데이터 패킷의 끝이 상기 제 1 입력부에 존재하는 시각에 대응하는, 메모리 디바이스.
  25. 제 21 항에 있어서,
    상기 제 1 입력부에서 수신된 상기 데이터 패킷들은 제 1 데이터 패킷 및 제 2 데이터 패킷을 포함하고;
    상기 회로는 상기 스트로브 신호의 논리 레벨에 기초하여 상기 제 2 데이터 패킷으로부터 상기 제 1 데이터 패킷의 존재를 기술하도록 구성되는, 메모리 디바이스.
  26. 제 21 항에 있어서,
    상기 스트로브 신호는 상기 제 1 입력부에서 수신된 명령어 데이터 패킷과 연관된 제 1 에지 및 제 2 에지를 포함하고;
    상기 스트로브 신호의 상기 제 1 에지는 상기 명령어 데이터 패킷의 시작에 대응하고;
    상기 제 1 에지 다음의, 상기 스트로브 신호의 상기 제 2 에지는 상기 명령어 데이터 패킷의 끝에 대응하고; 그리고
    상기 명령어 데이터 패킷은 상기 플래시 메모리의 콘텐츠를 수정하기 위해 대응하는 명령어를 포함하는, 메모리 디바이스.
  27. 제 26 항에 있어서,
    상기 회로는 상기 제 1 입력부에서 기록 데이터 패킷을 수신하도록 구성되고, 상기 기록 데이터 패킷은 상기 플래시 메모리에 저장하기 위한 데이터를 포함하고; 그리고
    상기 회로는, 상기 기록 데이터 패킷 내의 수신된 데이터를 상기 플래시 메모리에 기록하도록 상기 명령어 데이터 패킷 내의 상기 대응하는 명령어를 실행하도록 구성되는, 메모리 디바이스.
  28. 제 27 항에 있어서,
    상기 회로에 의한 사용을 위해 데이터 스트로브 신호를 수신하여 상기 기록 데이터 패킷의 대응하는 시작 및 끝을 기술하도록 구성된 제 3 입력부를 더 포함하는, 메모리 디바이스.
  29. 제 21 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 1 입력부에서 수신된 상기 데이터 패킷들은 어드레스 패킷 및 기록 데이터 패킷을 포함하고, 상기 어드레스 패킷은, 상기 기록 데이터 패킷과 연관된 데이터를 저장할 상기 플래시 메모리의 위치를 나타내는 어드레스 정보를 포함하는, 메모리 디바이스.
  30. 제 21 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 1 입력부에서 수신된 상기 데이터 패킷들은 명령어 패킷 및 기록 데이터 패킷을 포함하고, 상기 명령어 패킷은, 상기 기록 데이터 패킷 내의 수신된 데이터를 상기 플래시 메모리에 기록하는 것을 나타내는 페이지 기록 명령어를 포함하는, 메모리 디바이스.
  31. 제 30 항에 있어서,
    클록 입력을 더 포함하고; 그리고
    상기 회로는, 상기 스트로브 신호가 활성화되는 시간 동안 상기 클록 입력의 전이에 기초하여 상기 명령어 패킷을 수신하도록 구성되는, 메모리 디바이스.
  32. 제 21 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 수신된 데이터 패킷들을 다른 메모리 디바이스로 출력하는 제 1 출력부; 및
    상기 스트로브 신호를 상기 다른 메모리 디바이스로 출력하는 제 2 출력부를 더 포함하는, 메모리 디바이스.
  33. 제 21 항에 있어서,
    상기 제 1 입력부에서 수신된 상기 데이터 패킷들은 제 1 패킷, 제 2 패킷, 및 제 3 패킷을 포함하고:
    상기 제 1 패킷은 상기 제 2 패킷 내의 데이터를 페이지 버퍼에 기록하기 위한 명령어를 포함하고; 그리고
    상기 제 3 패킷은 상기 페이지 버퍼의 콘텐츠를 기록할 상기 플래시 메모리의 로우 어드레스를 나타내는, 메모리 디바이스.
  34. 제 1 입력부에서 데이터 패킷들을 수신하는 단계;
    제 2 입력부에서 스트로브 신호를 수신하는 단계로서, 상기 스트로브 신호는 상기 제 1 입력부에서 수신된 상기 데이터 패킷들을 기술하는, 상기 스트로브 신호의 수신 단계; 및
    플래시 메모리의 콘텐츠를 수정하기 위해 상기 수신된 데이터 패킷들을 처리하는 단계를 포함하는, 방법.
  35. 제 34 항에 있어서,
    클록 입력을 수신하는 단계; 및
    상기 스트로브 신호가 활성화되는 시간 동안 상기 클록 입력의 전이에 기초하여, 상기 제 1 입력부에서 대응하는 데이터 패킷을 수신하는 단계를 더 포함하는, 방법.
  36. 제 34 항 또는 제 35 항에 있어서,
    상기 제 1 입력부에서 데이터 패킷들을 수신하는 단계는 상기 플래시 메모리에 저장하기 위해 순차적으로 전송된 데이터 비트 시퀀스를 수신하는 단계를 포함하는, 방법.
  37. 제 34 항에 있어서,
    상기 스트로브 신호의 제 1 에지를 식별하는 단계로서, 상기 제 1 에지는, 주어진 데이터 패킷의 시작이 상기 제 1 입력부에 존재하는 시각에 대응하는, 상기 제 1 에지 식별 단계; 및
    상기 제 1 에지 다음의, 상기 스트로브 신호의 제 2 에지를 식별하는 단계로서, 상기 제 2 에지는 상기 주어진 데이터 패킷의 끝이 상기 제 1 입력부에 존재하는 시각에 대응하는, 상기 제 2 에지 식별 단계를 더 포함하는, 방법.
  38. 제 34 항에 있어서,
    상기 데이터 패킷들을 수신하는 단계는
    제 1 데이터 패킷 및 제 2 데이터 패킷을 수신하는 단계; 및
    상기 제 2 입력부에서 수신된 상기 스트로브 신호의 논리 레벨에 기초하여 상기 제 2 데이터 패킷으로부터 상기 제 1 데이터 패킷의 존재를 기술하는 단계를 포함하는, 방법.
  39. 제 34 항에 있어서,
    상기 제 2 입력부에서 수신된 상기 스트로브 신호와 연관된 제 1 에지 및 제 2 에지를 검출하는 단계로서, 상기 스트로브 신호의 상기 제 1 에지는 상기 제 1 입력부에서 수신되는 명령어 데이터 패킷의 시작에 대응하고, 상기 제 1 에지 다음의, 상기 스트로브 신호의 상기 제 2 에지는 상기 제 1 입력부에서 수신되는 상기 명령어 데이터 패킷의 끝에 대응하는, 상기 제 1 에지 및 제 2 에지의 검출 단계; 및
    상기 명령어 데이터 패킷 내의 명령어의 실행에 기초하여 상기 플래시 메모리의 콘텐츠를 수정하는 단계를 더 포함하는, 방법.
  40. 제 39 항에 있어서,
    상기 제 1 입력부에서 기록 데이터 패킷을 수신하는 단계로서, 상기 기록 데이터 패킷은 상기 플래시 메모리에 저장하기 위한 데이터를 포함하는, 상기 기록 데이터 패킷의 수신 단계; 및
    상기 기록 데이터 패킷에 수신된 데이터를 상기 플래시 메모리에 기록하기 위해 상기 명령어 데이터 패킷 내의 상기 명령어를 실행하는 단계를 더 포함하는, 방법.
  41. 제 40 항에 있어서,
    제 3 입력부에서 데이터 스트로브 신호를 수신하는 단계로서, 상기 데이터 스트로브 신호는 상기 기록 데이터 패킷의 대응하는 시작 및 끝을 기술하는, 상기 데이터 스트로브 신호를 수신하는 단계를 더 포함하는, 방법.
  42. 제 34 항에 있어서,
    상기 데이터 패킷들을 수신하는 단계는 어드레스 패킷 및 기록 데이터 패킷을 수신하는 단계를 포함하고, 상기 어드레스 패킷은, 상기 기록 데이터 패킷과 연관된 데이터를 저장할 상기 플래시 메모리의 위치를 나타내는 어드레스 정보를 포함하는, 방법.
  43. 제 34 항에 있어서,
    상기 데이터 패킷들을 수신하는 단계는 명령어 패킷 및 기록 데이터 패킷을 수신하는 단계를 포함하고, 상기 명령어 패킷은 상기 기록 데이터 패킷 내에 존재하는 데이터를 상기 플래시 메모리에 기록하는 것을 나타내는 페이지 기록 명령어를 포함하는, 방법.
  44. 제 43 항에 있어서,
    클록 입력을 수신하는 단계; 및
    상기 스트로브 신호의 활성화 동안, 상기 클록 입력의 전이에 기초하여 상기 명령어 패킷을 클록 인 (clock in) 하는 단계를 더 포함하는, 방법.
  45. 제 34 항에 있어서,
    제 1 출력부에서, 상기 수신된 데이터 패킷들을 메모리 디바이스로 출력하는 단계; 및
    제 2 출력부에서, 상기 스트로브 신호를 상기 메모리 디바이스로 출력하는 단계를 더 포함하는, 방법.
  46. 제 34 항에 있어서,
    상기 데이터 패킷들을 수신하는 단계는 제 1 패킷, 제 2 패킷, 및 제 3 패킷을 수신하는 단계를 포함하고:
    상기 제 1 패킷은 상기 제 2 패킷 내의 데이터를 페이지 버퍼에 기록하기 위한 명령어를 포함하고; 그리고
    상기 제 3 패킷은 상기 페이지 버퍼의 콘텐츠를 기록할 상기 플래시 메모리의 로우 어드레스를 나타내는, 방법.
  47. 제어기; 및
    플래시 메모리를 포함하는 메모리 디바이스를 포함하고,
    상기 제어기는,
    데이터 패킷들을 제 1 링크 상에서 상기 메모리 디바이스로 출력하고; 그리고
    스트로브 신호를 제 2 링크 상에서 상기 메모리 디바이스로 출력하도록 구성되고, 상기 스트로브 신호는 상기 제 1 링크 상에서 상기 메모리 디바이스로 출력된 상기 데이터 패킷들을 기술하고;
    상기 메모리 디바이스는,
    상기 데이터 패킷들을 수신하고;
    상기 데이터 패킷들을 식별하기 위해서 상기 스트로브 신호를 수신하고; 그리고
    상기 수신된 데이터 패킷들을 처리하고 상기 플래시 메모리를 수정하도록 구성되는, 메모리 시스템.
  48. 제 47 항에 있어서,
    상기 스트로브 신호의 제 1 에지는, 주어진 데이터 패킷의 시작이 상기 제 1 링크에 존재하는 시각에 대응하고;
    상기 제 1 에지 다음의, 상기 스트로브 신호의 제 2 에지는 상기 주어진 데이터 패킷의 끝이 상기 제 1 링크에 존재하는 시각에 대응하는, 메모리 시스템.
  49. 제 47 항에 있어서,
    상기 제 1 링크 상에서 상기 메모리 디바이스에 의해 수신된 상기 데이터 패킷들은 제 1 데이터 패킷 및 제 2 데이터 패킷을 포함하고;
    상기 메모리 디바이스 내의 회로는 상기 제 2 링크 상에서 수신된 상기 스트로브 신호의 논리 레벨에 기초하여 상기 제 2 데이터 패킷으로부터 상기 제 1 데이터 패킷의 존재를 기술하도록 구성되는, 메모리 시스템.
  50. 제 47 항에 있어서,
    상기 메모리 디바이스 내의 회로는 상기 제 1 링크 상에서 상기 제어기로부터 기록 데이터 패킷을 수신하도록 구성되고, 상기 기록 데이터 패킷은 상기 플래시 메모리에 저장하기 위한 데이터를 포함하고;
    상기 메모리 디바이스 내의 상기 회로는 상기 제 1 링크 상에서 상기 제어기로부터 명령어 데이터 패킷을 수신하도록 구성되고, 상기 명령어 데이터 패킷은 대응하는 명령어를 포함하고; 그리고
    상기 메모리 디바이스 내의 상기 회로는 상기 기록 데이터 패킷 내의 수신된 데이터를 상기 플래시 메모리로 기록하기 위해 상기 명령어 데이터 패킷 내의 상기 대응하는 명령어를 실행하도록 구성되는, 메모리 시스템.
  51. 제 47 항에 있어서,
    상기 메모리 디바이스는, 상기 제 1 링크 상에서 상기 제어기에 의해 상기 메모리 디바이스로 전송된 명령어 패킷을 수신하기 위해서 상기 제 2 링크 상에서 상기 제어기로부터 수신된 상기 스트로브 신호를 이용하도록 구성되고; 그리고
    상기 제어기는 스트로브 신호를 제 3 링크 상에서 상기 메모리 디바이스로 출력하도록 구성되고; 그리고
    상기 메모리 디바이스는 상기 수신된 명령어 패킷 내의 명령어에 따라서 상기 플래시 메모리에 저장하기 위해 상기 제 1 링크 상에서 상기 제어기에 의해 전송된 데이터 패킷들을 수신하기 위해 상기 제 3 링크 상에서 수신된 상기 스트로브 신호를 이용하도록 구성되는, 메모리 시스템.
KR1020107002967A 2007-07-18 2008-07-07 데이터 제어를 구비한 메모리 KR20100046005A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/779,587 US7688652B2 (en) 2007-07-18 2007-07-18 Storage of data in memory via packet strobing
US11/779,587 2007-07-18

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR20157004360A Division KR20150038167A (ko) 2007-07-18 2008-07-07 데이터 제어를 구비한 메모리

Publications (1)

Publication Number Publication Date
KR20100046005A true KR20100046005A (ko) 2010-05-04

Family

ID=40259238

Family Applications (2)

Application Number Title Priority Date Filing Date
KR20157004360A KR20150038167A (ko) 2007-07-18 2008-07-07 데이터 제어를 구비한 메모리
KR1020107002967A KR20100046005A (ko) 2007-07-18 2008-07-07 데이터 제어를 구비한 메모리

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR20157004360A KR20150038167A (ko) 2007-07-18 2008-07-07 데이터 제어를 구비한 메모리

Country Status (7)

Country Link
US (2) US7688652B2 (ko)
EP (1) EP2183747A4 (ko)
KR (2) KR20150038167A (ko)
CN (2) CN101849262B (ko)
CA (1) CA2693929A1 (ko)
TW (1) TWI466129B (ko)
WO (1) WO2009009865A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101529291B1 (ko) * 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
US20090296514A1 (en) * 2008-05-29 2009-12-03 Chih-Hui Yeh Method for accessing a memory chip
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US8756486B2 (en) * 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US8200925B2 (en) * 2008-10-31 2012-06-12 Mosaid Technologies Incorporated Data mirroring in serial-connected memory system
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
US8843692B2 (en) * 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
CN102971795A (zh) * 2010-05-07 2013-03-13 莫塞德技术公司 使用单个缓冲区同时读取多个存储器装置的方法和设备
US8463959B2 (en) 2010-05-31 2013-06-11 Mosaid Technologies Incorporated High-speed interface for daisy-chained devices
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
US8825967B2 (en) * 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
JP2015520459A (ja) * 2012-05-29 2015-07-16 ノヴァチップス カナダ インコーポレイテッド リングトポロジーステータス指示
CN103680577A (zh) * 2012-09-11 2014-03-26 华邦电子股份有限公司 储存媒体及存取系统
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
US9281020B2 (en) * 2012-10-29 2016-03-08 Winbond Electronics Corp. Storage medium and accessing system utilizing the same
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
KR102129968B1 (ko) 2013-11-29 2020-07-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 입출력 제어 회로
KR102251809B1 (ko) 2014-05-28 2021-05-13 삼성전자주식회사 메모리 시스템, 메모리 인터페이스 장치 및 메모리 시스템에서의 인터페이싱 방법
KR102398201B1 (ko) 2017-06-30 2022-05-17 삼성전자주식회사 프로세서의 개입 없이 단순 작업을 관리하는 스토리지 장치

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1012440B (it) * 1974-05-16 1977-03-10 Honeywell Inf Systems Apparato di controllo dei canali di ingresso e uscita delle informa zioni di un calcolatore
US4174536A (en) * 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
JPS58169383A (ja) * 1982-03-30 1983-10-05 Fujitsu Ltd 半導体記憶装置
JPS60193193A (ja) 1984-03-13 1985-10-01 Toshiba Corp メモリｌｓｉ
US4683555A (en) * 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
JPS62152050A (ja) * 1985-12-26 1987-07-07 Nec Corp 半導体メモリ
JPS63113624A (ja) * 1986-10-30 1988-05-18 Tokyo Electric Co Ltd 電子秤のプリンタインタ−フエ−ス
US5136292A (en) * 1989-03-15 1992-08-04 Oki Electric Industry Co., Ltd. Serial data receiving circuit for serial to parallel conversion
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5319598A (en) * 1990-12-10 1994-06-07 Hughes Aircraft Company Nonvolatile serially programmable devices
US5237218A (en) 1991-05-03 1993-08-17 Lattice Semiconductor Corporation Structure and method for multiplexing pins for in-system programming
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
KR950012019B1 (ko) 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼
JPH06275069A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd シリアルメモリ
US5452259A (en) * 1993-11-15 1995-09-19 Micron Technology Inc. Multiport memory with pipelined serial input
US5596724A (en) * 1994-02-04 1997-01-21 Advanced Micro Devices Input/output data port with a parallel and serial interface
US5878240A (en) * 1995-05-11 1999-03-02 Lucent Technologies, Inc. System and method for providing high speed memory access in a multiprocessor, multimemory environment
JP2817672B2 (ja) 1995-08-11 1998-10-30 日本電気株式会社 半導体メモリ
KR0164395B1 (ko) * 1995-09-11 1999-02-18 김광호 반도체 메모리 장치와 그 리이드 및 라이트 방법
JP3693721B2 (ja) 1995-11-10 2005-09-07 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法
KR0170723B1 (ko) * 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US5938750A (en) * 1996-06-28 1999-08-17 Intel Corporation Method and apparatus for a memory card bus design
WO1998013828A1 (fr) * 1996-09-26 1998-04-02 Mitsubishi Denki Kabushiki Kaisha Memoire a semi-conducteur du type synchrone
KR100258859B1 (ko) 1997-04-30 2000-06-15 김영환 메모리의 데이터 출력 버퍼
US5964857A (en) 1997-05-30 1999-10-12 Quality Semiconductor, Inc. Priority encoder for a content addressable memory system
JPH1166874A (ja) * 1997-08-08 1999-03-09 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4039532B2 (ja) * 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US6102963A (en) * 1997-12-29 2000-08-15 Vantis Corporation Electrically erasable and reprogrammable, nonvolatile integrated storage device with in-system programming and verification (ISPAV) capabilities for supporting in-system reconfiguring of PLD's
WO1999045460A2 (en) 1998-03-02 1999-09-10 Lexar Media, Inc. Flash memory card with enhanced operating mode detection and user-friendly interfacing system
US6304921B1 (en) * 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
US7130958B2 (en) * 2003-12-02 2006-10-31 Super Talent Electronics, Inc. Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
US20050160218A1 (en) * 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US6988154B2 (en) 2000-03-10 2006-01-17 Arc International Memory interface and method of interfacing between functional entities
US6807613B1 (en) * 2000-08-21 2004-10-19 Mircon Technology, Inc. Synchronized write data on a high speed memory bus
US6449213B1 (en) * 2000-09-18 2002-09-10 Intel Corporation Memory interface having source-synchronous command/address signaling
KR100382736B1 (ko) * 2001-03-09 2003-05-09 삼성전자주식회사 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
US6763426B1 (en) 2001-12-27 2004-07-13 Cypress Semiconductor Corporation Cascadable content addressable memory (CAM) device and architecture
US7062601B2 (en) 2002-06-28 2006-06-13 Mosaid Technologies Incorporated Method and apparatus for interconnecting content addressable memory devices
KR100499686B1 (ko) 2002-07-23 2005-07-07 주식회사 디지털웨이 메모리 확장 가능한 휴대용 플래쉬 메모리 장치
KR100437454B1 (ko) * 2002-07-30 2004-06-23 삼성전자주식회사 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템
US7032039B2 (en) * 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
US7308524B2 (en) * 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
KR100520677B1 (ko) * 2003-04-28 2005-10-11 주식회사 하이닉스반도체 동기형 반도체 메모리 장치의 데이터 입력 장치 및 이를이용한 데이터 입력 방법
KR100522426B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
US7194581B2 (en) * 2003-06-03 2007-03-20 Intel Corporation Memory channel with hot add/remove
TWI252494B (en) * 2003-06-11 2006-04-01 Samsung Electronics Co Ltd Memory system with reduced pin count
KR100542712B1 (ko) 2003-08-25 2006-01-11 주식회사 하이닉스반도체 동기형 디램의 라이트 패스 구조
DE10339787B4 (de) 2003-08-28 2005-11-03 Infineon Technologies Ag Speichermodul
IES20030722A2 (en) * 2003-10-01 2005-04-06 Yqa Now Ltd A data storage device
US7433258B2 (en) 2003-10-10 2008-10-07 Datasecure Llc. Posted precharge and multiple open-page RAM architecture
KR100554845B1 (ko) * 2003-12-15 2006-03-03 주식회사 하이닉스반도체 반도체 메모리 소자의 ｄｑｓ 신호 생성 회로 및 그 생성 방법
US20050138267A1 (en) 2003-12-23 2005-06-23 Bains Kuljit S. Integral memory buffer and serial presence detect capability for fully-buffered memory modules
US7031221B2 (en) * 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips
US7254663B2 (en) 2004-07-22 2007-08-07 International Business Machines Corporation Multi-node architecture with daisy chain communication link configurable to operate in unidirectional and bidirectional modes
US7126874B2 (en) * 2004-08-31 2006-10-24 Micron Technology, Inc. Memory system and method for strobing data, command and address signals
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
US7334070B2 (en) 2004-10-29 2008-02-19 International Business Machines Corporation Multi-channel memory architecture for daisy chained arrangements of nodes with bridging between memory channels
WO2006080065A1 (ja) * 2005-01-27 2006-08-03 Spansion Llc 記憶装置、およびその制御方法
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
TWI446356B (zh) * 2005-09-30 2014-07-21 Mosaid Technologies Inc 具有輸出控制之記憶體及其系統
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US7499369B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation Method of high-performance flash memory data transfer
US8407395B2 (en) * 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
US7889578B2 (en) * 2007-10-17 2011-02-15 Mosaid Technologies Incorporated Single-strobe operation of memory devices
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8594110B2 (en) * 2008-01-11 2013-11-26 Mosaid Technologies Incorporated Ring-of-clusters network topologies
US7894294B2 (en) * 2008-01-23 2011-02-22 Mosaid Technologies Incorporated Operational mode control in serial-connected memory based on identifier
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems

Also Published As

Publication number Publication date
CA2693929A1 (en) 2009-01-22
WO2009009865A8 (en) 2010-03-04
US20090021992A1 (en) 2009-01-22
TW200917275A (en) 2009-04-16
CN101849262A (zh) 2010-09-29
TWI466129B (zh) 2014-12-21
US7688652B2 (en) 2010-03-30
KR20150038167A (ko) 2015-04-08
US8144528B2 (en) 2012-03-27
CN101849262B (zh) 2014-03-26
CN103761986A (zh) 2014-04-30
EP2183747A4 (en) 2011-07-13
EP2183747A1 (en) 2010-05-12
WO2009009865A1 (en) 2009-01-22
US20100202224A1 (en) 2010-08-12

Similar Documents

Publication Publication Date Title
KR20100046005A (ko) 데이터 제어를 구비한 메모리
US11017849B2 (en) Non-volatile memory device with concurrent bank operations
US9230654B2 (en) Method and system for accessing a flash memory device
JP2008090978A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right