KR100522426B1 - 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로 - Google Patents

반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로 Download PDF

Info

Publication number
KR100522426B1
KR100522426B1 KR10-2003-0026942A KR20030026942A KR100522426B1 KR 100522426 B1 KR100522426 B1 KR 100522426B1 KR 20030026942 A KR20030026942 A KR 20030026942A KR 100522426 B1 KR100522426 B1 KR 100522426B1
Authority
KR
South Korea
Prior art keywords
data
rising
signal
data strobe
polling
Prior art date
Application number
KR10-2003-0026942A
Other languages
English (en)
Other versions
KR20040095916A (ko
Inventor
권기창
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0026942A priority Critical patent/KR100522426B1/ko
Priority to TW092137316A priority patent/TWI271744B/zh
Priority to US10/749,353 priority patent/US6909643B2/en
Priority to CNB2004100372034A priority patent/CN100376006C/zh
Publication of KR20040095916A publication Critical patent/KR20040095916A/ko
Application granted granted Critical
Publication of KR100522426B1 publication Critical patent/KR100522426B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터 스트로브 신호를 분리하여 사용함으로써 데이터의 정렬에 필요한 마진을 충분히 확보하여 쓰기 동작을 원할하게 하는 데에 목적이 있다.
이를 위한 본 발명의 입력되는 쓰기 데이터 정렬 회로는, 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단; 상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및 상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함할 수 있다.

Description

반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로{WRITE DATA ALIGNING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 소자에 관한 것으로서, 구체적으로는 쓰기 동작시의 타이밍 마진을 확보할 수 있는 반도체 기억 소자에 관한 것이다.
상용화되고 있는 DDR SDRAM은 고속화 고주파수화의 추세에 부응하기 위해 2 비트 혹은 4비트의 데이터를 동시에 프리페치하는 기술을 사용하고 있다. 그러나, 종래기술의 구성에 의하면 복수 비트의 데이터를 프리페치 하고자 할 때 도메인 크로스 부분에서 타이밍 마진이 작아 데이터의 고속처리에 부적합하다. 예를 들어 종래기술의 문제점을 설명하고자 한다.
도 1은 종래기술에 따른 쓰기 데이터 정렬을 위한 전체 블록도로서, 각 블록의 기능은 다음과 같다.
데이터 스트로브 입력 버퍼(110)는, 데이터 입력시 데이터가 정렬되는 기준이 되는 신호인 데이터 스트로브 신호(ds)를 입력받아 라이트 명령 신호에 의해 데이터 스트로브 입력 버퍼를 인에이블시키는 스타트바아신호(startz)가 인에이블되면 데이터 스트로브 신호의 입력을 받아 데이터 스트로브 라이징 신호(dsr0)와 데이터 스트로브 폴링 신호(dsf0)를 출력한다.
데이터 입력 버퍼(120)는, 라이트 명령 신호에 의한 데이터 스트로브 입력 버퍼의 인에이블신호(startz)가 인에이블되면 입력된 데이터를 출력(out/outz)한다.
데이터 라이징 입력 래치(130)는, 데이터 스트로브 입력 버퍼로부터 출력되는 데이터 스트로브 라이징 신호와 데이터 입력 버퍼의 출력(out/outz)을 입력받아 데이터를 래치하고, 데이터 스트로브 폴링 신호(dsf0)에 의해 데이터 폴링 입력 래치와 같은 타이밍에 데이터(align_dsr0_data)를 출력한다.
데이터 폴링 입력 래치(140)는, 데이터 스트로브 입력 버퍼로부터 출력되는 데이터 스트로브 폴링 신호(dsf0)와 데이터 입력 버퍼의 출력(out/outz)을 입력받아 데이터(align_dsf0_data)를 출력한다.
데이터 분할부(150, 160)는, 데이터 라이징 입력 래치(130)와 데이터 폴링 입력 래치(140)의 출력과 데이터 스트로브 폴링 신호(dsf0)를 입력으로 받아 동작하며, 파이프 구조로서 데이터 스트로브 폴링 신호(dsf0)의 첫번째 클럭의 라이징에서 데이터(align_first_data)를 래치하고 두번째 클럭의 라이징에서 데이터(align_second_data)를 래치한다.
도 2는 종래기술에 따른 라이트 데이터 정렬을 위한 타이밍도이다.
위와 같은 동작에 의해 도 2와 같은 타이밍을 갖는 신호들이 출력된다. 이러한 타이밍에서 데이터 스트로브 신호(ds)에 정렬된 데이터는 클럭에 동기되어 다른 클럭에 동기된 신호들과의 타이밍 마진을 가지며, 데이터를 라이트하게 된다.
도 2에서 볼 수 있듯이 데이터 스트로브 신호에 정렬된 데이터는 클럭에 동기될 때 반 주기((1/2)*tCK)만큼의 마진을 갖는다. 즉, 데이터는 클럭에 동기된 데이터 스트로브 신호에 의해 반주기동안에 실려야 한다. 이는 일반적으로 8개의 데이터는 하나의 데이터 스트로브 신호에 동기되어 입력되며, 여러개의 데이터 스트로브 신호를 입력으로 받는 칩의 경우 모두 동일한 타이밍에 데이터 스트로브 신호의 입력을 받는 것이 아니라 각각의 데이터 스트로브 신호간의 스큐를 갖게 되기 때문이다.
도 3은 일반적인 클럭과 데이터 스트로브 신호와의 타이밍도이다.
데이터 스트로브 신호간의 스큐는 tDQSS(클럭으로부터 데이터 스트로브 신호의 첫 라이징 에지까지의 시간)로 나타나는데, 가장 빠른 데이터 스트로브 신호(DQS1)의 경우 라이트 명령으로부터 0.75 tCK 후 인에이블될 수 있고, 가장 늦은 데이터 스트로브 신호(DQS2)의 경우 라이트 명령으로부터 1.25 tCK 후 인에이블되어 동작한다. 즉, 하나의 데이터 스트로브 신호도 라이트 동작이 수행될 때마다 항상 동일한 타이밍에 입력되는 것이 아니라 주변의 환경변화에 따라 빠르게 혹은 늦게 입력된다.
이 경우, 각각의 데이터 스트로브 신호에 정렬된 데이터(align_first/second_data)는 0.5 tCK 만큼의 스큐를 갖는다. 따라서, 제1 라이트 명령에 의해 입력된 데이터 중 가장 늦은 데이터는 제2 라이트 명령에 의해 입력된 데이터 중 가장 빠른 데이터가 인에이블되기 전에 클럭 도메인의 제어신호가 아닌 데이터 스트로브 신호에 의해 데이터를 래치하여야 한다. 이와 같은 이유로, 데이터 스트로브 신호에 정렬된 데이터는 도메인 크로스 부분(데이터 스트로브 도메인에서 클럭 도메인으로 데이터가 전이되는 부분)에서 0.5 tCK 만큼의 타이밍 마진을 갖게 된다. 따라서, 1주기(tCK)가 작아질수록 타이밍 마진은 점차 줄어들게 되어 고주파수 영역에서의 쓰기 동작을 제한하게 된다.
상기의 문제점을 해결하기 위하여 본 발명은 데이터 스트로브 신호를 분리하여 사용함으로써 데이터의 정렬에 필요한 마진을 충분히 확보하여 쓰기 동작을 원할하게 하는 데에 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 입력되는 쓰기 데이터 정렬 회로는, 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단; 상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및 상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함할 수 있다.
바람직하게는, 본 발명의 상기 데이터 스트로브 분배수단으로부터 출력되는 신호는, 상기 제1 데이터 스트로브 신호의 라이징 에지에 동기되는 제1 데이터 스트로브 라이징 신호, 상기 제1 데이터 스트로브 신호의 폴링 에지에 동기되는 제1 데이터 스트로브 폴링 신호, 상기 제2 데이터 스트로브 신호의 라이징 에지에 동기되는 제2 데이터 스트로브 라이징 신호 및 상기 제2 데이터 스트로브 신호의 폴링 에지에 동기되는 제2 데이터 스트로브 폴링 신호를 병렬 출력하며, 외부 주기의 2배에 해당한다.
바람직하게는, 본 발명의 상기 래치수단은, 상기 제1 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징0 래치부; 상기 제1 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링0 래치부; 상기 제2 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징1 래치부; 및 상기 제2 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링1 래치부를 포함할 수 있다.
바람직하게는, 본 발명의 상기 정렬수단은, 상기 라이징0 래치부로부터 출력되는 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제1 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징0 정렬부; 상기 폴링0 래치부로부터 출력되는 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 래치된 제1 폴링 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 폴링0 정렬부; 및 상기 라이징1 래치부로부터 출력되는 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제2 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징1 정렬부를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명의 일실시예에 따른 쓰기 데이터 정렬을 위한 전체 블록도로서, 각 블록의 기능은 다음과 같다.
데이터 스트로브 버퍼부(400)는, 데이터 스트로브 신호를 입력받아 버퍼링하여 버퍼링된 데이터 스트로브 신호(dsbuf_out)를 출력한다.
데이터 입력 버퍼부(410)는, 데이터를 입력받아 버퍼링하여 버퍼링된 데이터(din_out)를 출력한다.
데이터 스트로브 신호 분배부(420)는, 데이터 스트로브 버퍼부(400)로부터 출력되는 버퍼링된 데이터 스트로브 신호(dsbuf_out)를 입력받아 버퍼링된 데이터 스트로브 신호(dsbuf_out) 중 제1 라이징과 제2 라이징을 분리하고, 제1 폴링과 제2 폴링을 분리한다. 이 때, 제1 데이터 스트로브 라이징 신호(dsr0), 제1 데이터 스트로브 폴링 신호(dsf0), 제2 데이터 스트로브 라이징 신호(dsr1) 그리고 제2 데이터 스트로브 폴링 신호(dsf1)는 각각 버퍼링된 데이터 스트로브 신호(dsbuf_out)의 제1 라이징, 제1 폴링, 제2 라이징 그리고 제2 폴링에 동기되는 신호이다. 동작의 시작점은 라이트 명령에 의한 데이터 스트로브 분배부(420)의 인에이블신호(startz)가 인에이블되는 시점이다. 이에 대한 구체 회로도는 도 5에 보인다.
도 6은 도 5의 데이터 스트로브 신호 분배부의 타이밍도이다.
본 발명의 일실시예에 따른 데이터 스트로브 신호 분배부는 쓰기 명령에 의한 데이터 스트로브 분배부(420) 인에이블신호(startz)가 인에이블되면 버퍼링된 데이터 스트로브 신호(dsbf_out)의 첫번째 라이징 에지에 동기된 제1 데이터 스트로브 라이징 신호(dsr0)를 출력하고, 이후 순차적으로 버퍼링된 데이터 스트로브 신호(dsbf_out)의 첫번째 폴링 에지에 동기된 제1 데이터 스트로브 폴링 신호(dsf0)를, 버퍼링된 데이터 스트로브 신호(dsbf_out)의 두번째 라이징 에지에 동기된 제2 데이터 스트로브 라이징 신호(dsr1)를, 데이터 스트로브 신호(dsbf_out)의 두번째 폴링 에지에 동기된 제2 데이터 스트로브 폴링 신호(dsf0)를 각각 출력한다.
제1 데이터 스트로브 라이징 신호(dsr0), 제1 데이터 스트로브 폴링 신호(dsf0), 제2 데이터 스트로브 라이징 신호(dsr1) 및 제2 데이터 스트로브 폴링 신호(dsf1)는 각각 라이징0 래치부(430), 폴링0 래치부(440), 라이징1 래치부(450) 및 폴링1 래치부(460)에 입력되어 각각의 라이징 에지에서 데이터를 래치할 때 사용되며, 라이징0 정렬부(470), 폴링0 정렬부(480) 및 라이징1 정렬부(490)에 입력되어 빨리 입력된 신호가 늦게 입력된 신호에 동기되도록 하는 데에 사용된다.
라이징0 래치부(430)는, 데이터 입력 버퍼부(410)로부터 출력되는 버퍼링된 데이터(din_out)와 제1 데이터 스트로브 라이징 신호(dsr0)를 입력받아 데이터 스트로브 신호의 첫번째 라이징에서 입력된 데이터를 래치하며, 제1 데이터 스트로브 라이징 신호(dsr0)의 라이징 에지에서 버퍼링된 데이터(din_out)를 래치하여 제1 라이징 출력 데이터(r0_out)로 출력한다.
폴링0 래치부(440)는, 데이터 입력 버퍼부(410)로부터 출력되는 버퍼링된 데이터(din_out)와 제1 데이터 스트로브 폴링 신호(dsf0)를 입력받아 데이터 스트로브 신호의 첫번째 폴링에서 입력된 데이터를 래치하며, 제1 데이터 스트로브 폴링 신호(dsf0)의 라이징 에지에서 버퍼링된 데이터(din_out)를 래치하여 제1 폴링 출력 데이터(f0_out)로 출력한다.
라이징1 래치부(450)는, 데이터 입력 버퍼부(410)로부터 출력되는 버퍼링된 데이터(din_out)와 제2 데이터 스트로브 라이징 신호(dsr1)를 입력받아 데이터 스트로브 신호의 두번째 라이징에서 입력된 데이터를 래치하며, 제2 데이터 스트로브 라이징 신호(dsr1)의 라이징 에지에서 버퍼링된 데이터(din_out)를 래치하여 제2 라이징 출력 데이터(r1_out)로 출력한다.
폴링1 래치부(460)는, 데이터 입력 버퍼부(410)로부터 출력되는 버퍼링된 데이터(din_out)와 제2 데이터 스트로브 폴링 신호(dsf1)를 입력받아 데이터 스트로브 신호의 두번째 폴링에서 입력된 데이터를 래치하며, 제2 데이터 스트로브 폴링 신호(dsf1)의 라이징 에지에서 버퍼링된 데이터(din_out)를 래치하여 제2 폴링 정렬 데이터(align_f1_out)로 출력한다.
도 7은 도 4의 라이징0 정렬부의 구체 회로도로서, 라이징0 정렬부(470)는, 제1 데이터 스트로브 폴링 신호(dsf0)에 제어받아 입력되는 제1 라이징 출력 데이터(r0_out)를 전달하기 위한 전달게이트(701), 전달게이트(701)의 출력을 반전시키기 위한 인버터(702), 인버터(702)의 출력을 래치하기 위한 역병렬결합된 복수의 인버터(703, 704), 제2 데이터 스트로브 라이징 신호(dsr1)에 제어받아 제2 인버터(703)의 출력을 전달하기 위한 전달게이트(705), 전달게이트(705)의 출력을 반전시키기 위한 인버터(706), 인버터(706)의 출력을 래치하기 위한 역병렬결합된 복수의 인버터(707, 708), 및 제2 데이터 스트로브 폴링 신호(dsf1)에 제어받아 제5 인버터(707)의 출력을 전달하기 위한 전달게이트(709)를 포함할 수 있다. 이러한 구성의 라이징0 정렬부(470)는, 라이징0 래치부(430)의 출력인 제1 라이징 출력 데이터(r0_out)와 제1 데이터 스트로브 폴링 신호(dsf0)/제2 데이터 스트로브 라이징 신호(dsr1)/제2 데이터 스트로브 폴링 신호(dsf1)를 입력받아 제1 라이징 출력 데이터(r0_out)가 제1 데이터 스트로브 폴링 신호(dsf0), 제2 데이터 스트로브 라이징 신호(dsr1) 그리고 제2 데이터 스트로브 폴링 신호(dsf1) 각각에 동기되어 제1 라이징 정렬 데이터(align_r0_out)를 출력한다. 도면에 보이는 신호 중 dsf0z, dsr1z, dsf1z는 각각 dsf0, dsr1, dsf1의 반전신호이다.
도 8은 도 4의 폴링0 정렬부의 구체 회로도로서, 폴링0 정렬부(480)는, 제2 데이터 스트로브 라이징 신호(dsr1)에 제어받아 입력되는 제1 폴링 출력 데이터(f0_out)를 전달하기 위한 전달게이트(801), 전달게이트(801)의 출력을 반전시키기 위한 인버터(802), 인버터(802)의 출력을 래치하기 위한 역병렬결합된 복수의 인버터(803, 804), 및 제2 데이터 스트로브 폴링 신호(dsf1)에 제어받아 인버터(803)의 출력을 전달하기 위한 전달게이트(805)를 포함할 수 있다. 폴링0 정렬부(480)는, 폴링0 래치부(440)의 출력인 제1 폴링 출력 데이터(f0_out)와 제2 데이터 스트로브 라이징 신호(dsr1)/제2 데이터 스트로브 폴링 신호(dsf1)를 입력받아 제1 폴링 출력 데이터(f0_out)가 각각 제2 데이터 스트로브 라이징 신호(dsr1)와 제2 데이터 스트로브 폴링 신호(dsf1)에 동기된 제1 폴링 정렬 데이터(align_f0_out)를 출력한다.
도 9는 도 4의 라이징1 정렬부의 구체 회로도로서, 라이징1 정렬부(490)는, 제2 데이터 스트로브 폴링 신호(dsf1)에 제어받아 입력되는 제2 라이징 출력 데이터(r1_out)를 전달하기 위한 전달게이트(901)를 포함할 수 있다. 라이징1 정렬부(490)는, 라이징1 래치부(450)의 출력인 제2 라이징 출력 데이터(r1_out)와 제2 데이터 스트로브 폴링 신호(dsf1)를 입력으로 받아 제2 라이징 출력 데이터(r1_out)를 제2 데이터 스트로브 폴링 신호(dsf1)에 동기된 제2 라이징 정렬 데이터(align_r1_out)를 출력한다.
도 10은 도 4의 쓰기 데이터 정렬을 위한 타이밍도이다.
도 10에서 볼 수 있듯이, 가장 빠른 데이터 스트로브 신호(DQS1)에 의해 래치되는 데이터와 가장 늦은 데이터 스트로브 신호(DQS2)에 의해 래치되는 데이터의 정렬 마진은 1.5 tCK에 해당하고, 종래 기술에 대비하여 약 1tCK 정도 더 확장될 수 있음을 알 수 있다.
도 11은 본 발명의 다른 실시예에 따른 쓰기 데이터 정렬을 위한 전체 블록도로서, 본 발명의 다른 실시예는 2n 비트 프리페치에 적용될 수 있는 경우를 보인다.
즉, 데이터 스트로브 분배장치(1300) 내에 복수의 직렬연결된 데이터 스트로브 분배부(1310, 1320, ..., 13N0)를 사용하고, 도 4의 라이징0 래치부, 폴링0 래치부, 라이징1 래치부 및 폴링1 래치부(430, 440, 450, 460)를 한조로 하여 병렬로 된 N개조의 래치부(1400)는 N개의 데이터 스트로브 분배부 각각으로부터 출력되는 제1 및 제2 데이터 스트로브 라이징/폴링 신호를 병렬적으로 입력받아 처리하며, 도 4의 라이징0 정렬부, 폴링0 정렬부 및 라이징1 정렬부(470, 480, 490)를 한조로 하여 병렬로 된 N개조의 정렬부(1500)는 래치부(1400)로부터 출력되는 신호들을 도 4에 보이는 바와 같이 선택적으로 이용하여 라이징/폴링 정렬 데이터를 출력할 수 있다.
N개조의 정렬부(1500)의 구성을 제1 정렬부(1510)를 예로 들어 설명하면 다음과 같다. 제1 정렬부(1510)내 제1 라이징0 정렬부(1511)는 제1 데이터 스트로브 라이징 신호(dsr0_1)를 제외한 데이터 스트로브 분배부(1300)의 모든 출력과 제1 라이징0 래치부(1411)의 출력(r0_1_out)을 입력받아 라이징 정렬 데이터(align_r0_1_out)를 출력한다. 제1 폴링0 정렬부(1512)와 제1 라이징1 정렬부(1513)의 입출력관계와 나머지 정렬부(1520, ..., 15N0)의 입출력관계는 당업자라면 도 4로부터 당연히 예상할 수 있으므로 더 이상의 설명은 생략하기로 한다.
또한, 본 발명의 또 다른 실시예는 도4의 정렬부(470, 480, 490) 혹은 도 11의 정렬부(1500)가 데이터 스트로브 버퍼부(400, 1100)로부터 출력되는 버퍼링된 데이터 스트로브 신호(dsbuf_out)의 라이징 에지에 정렬된 제2 데이터 스트로브 라이징 신호(dsr1)의 사용은 제외하고, 버퍼링된 데이터 스트로브 신호(dsbuf_out)의 폴링 에지에 정렬된 제1 및 제2 데이터 스트로브 폴링 신호(dsf0/dsf1)를 사용하여 정렬할 수도 있다.
예를 들어, 도 4의 라이징0 정렬부(470)와 폴링0 정렬부(480)의 입력 중 제2 데이터 스트로브 라이징 신호(dsr1)를 입력에서 제외할 수 있다. 즉, 라이징0 정렬부(470)는, 제1 데이터 스트로브 폴링 신호(dsf0)에 제어받아 입력되는 제1 라이징 출력 데이터(r0_out)를 전달하기 위한 전달게이트(701), 전달게이트(701)의 출력을 반전시키기 위한 인버터(702), 인버터(702)의 출력을 래치하기 위한 역병렬결합된 복수의 인버터(703, 704), 및 제2 데이터 스트로브 폴링 신호(dsf1)에 제어받아 인버터(702)의 출력을 전달하기 위한 전달게이트(709)를 포함할 수 있다. 또한, 폴링0 정렬부(480)는, 제2 데이터 스트로브 폴링 신호(dsf1)에 제어받아 입력되는 제1 폴링 출력 데이터(f0_out)를 전달하기 위한 전달게이트를 포함할 수 있다. 이에 따라 정렬부에서 사용되는 트랜지스터의 개수가 줄어들어 전체적인 레이아웃의 면적이 줄어들며, 동작되는 트랜지스터의 개수가 줄어들므로 전류량이 줄게 된다. 이 때 라이징 에지/폴링 에지를 모두 사용하여 정렬하는 것에 비해 정렬과정 중에 발생하는 타이밍 마진은 줄어드나, 도메인 크로스 부분에서의 타이밍 마진은 그대로 유지될 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 쓰기 동작시 도메인 크로스 부분에서의 타이밍 마진을 확보함으로써 데이터 쓰기 동작을 원할하게 수행할 수 있는 유리한 효과가 있다.
도 1은 종래기술에 따른 쓰기 데이터 정렬을 위한 전체 블록도,
도 2는 종래기술에 따른 쓰기 데이터 정렬을 위한 타이밍도,
도 3은 일반적인 클럭과 데이터 스트로브 신호와의 타이밍도,
도 4는 본 발명의 일실시예에 따른 쓰기 데이터 정렬을 위한 전체 블록도,
도 5는 도 4의 데이터 스트로브 신호 분배부의 구체회로도,
도 6은 도 5의 데이터 스트로브 신호 분배부의 타이밍도,
도 7은 도 4의 라이징0 정렬부의 구체 회로도,
도 8은 도 4의 폴링0 정렬부의 구체 회로도,
도 9는 도 4의 라이징1 정렬부의 구체 회로도,
도 10은 도 4의 쓰기 데이터 정렬을 위한 타이밍도,
도 11은 본 발명의 다른 실시예에 따른 쓰기 데이터 정렬을 위한 전체 블록도.
* 도면의 주요 부분에 대한 설명 *
400: 데이터 스트로브 버퍼부 410: 데이터 입력 버퍼부
420: 데이터 스트로브 신호 분배부 430: 라이징0 래치부
440: 폴링0 래치부 450: 라이징1 래치부
460: 폴링1 래치부 470: 라이징0 정렬부
480: 폴링0 정렬부 490: 라이징1 정렬부

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 입력되는 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단;
    상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함하고,
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호는,
    상기 제1 데이터 스트로브 신호의 라이징 에지에 동기되는 제1 데이터 스트로브 라이징 신호, 상기 제1 데이터 스트로브 신호의 폴링 에지에 동기되는 제1 데이터 스트로브 폴링 신호, 상기 제2 데이터 스트로브 신호의 라이징 에지에 동기되는 제2 데이터 스트로브 라이징 신호 및 상기 제2 데이터 스트로브 신호의 폴링 에지에 동기되는 제2 데이터 스트로브 폴링 신호를 병렬 출력하며, 외부 주기의 2배에 해당하며,
    상기 래치수단은,
    상기 제1 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징0 래치부;
    상기 제1 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링0 래치부;
    상기 제2 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징1 래치부; 및
    상기 제2 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링1 래치부를 포함하고,
    상기 정렬수단은,
    상기 라이징0 래치부로부터 출력되는 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제1 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징0 정렬부;
    상기 폴링0 래치부로부터 출력되는 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 래치된 제1 폴링 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 폴링0 정렬부; 및
    상기 라이징1 래치부로부터 출력되는 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제2 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징1 정렬부를 포함하며,
    상기 라이징0 정렬부는,
    상기 제1 데이터 스트로브 폴링 신호에 제어받아 입력되는 상기 제1 라이징 출력 데이터를 전달하기 위한 제1 전달게이트;
    상기 제1 전달게이트의 출력을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력을 래치하기 위한 역병렬결합의 제2 및 제3 인버터;
    상기 제2 데이터 스트로브 라이징 신호에 제어받아 상기 제2 인버터의 출력을 전달하기 위한 제2 전달게이트;
    상기 제2 전달게이트의 출력을 반전시키기 위한 제4 인버터;
    상기 제4 인버터의 출력을 래치하기 위한 역병렬결합의 제5 및 제6 인버터; 및
    상기 제2 데이터 스트로브 폴링 신호에 제어받아 상기 제5 인버터의 출력을 전달하기 위한 제3 전달게이트
    를 포함하는 것을 특징으로 하는 쓰기 데이터 정렬 회로.
  6. 입력되는 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단;
    상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함하고,
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호는,
    상기 제1 데이터 스트로브 신호의 라이징 에지에 동기되는 제1 데이터 스트로브 라이징 신호, 상기 제1 데이터 스트로브 신호의 폴링 에지에 동기되는 제1 데이터 스트로브 폴링 신호, 상기 제2 데이터 스트로브 신호의 라이징 에지에 동기되는 제2 데이터 스트로브 라이징 신호 및 상기 제2 데이터 스트로브 신호의 폴링 에지에 동기되는 제2 데이터 스트로브 폴링 신호를 병렬 출력하며, 외부 주기의 2배에 해당하며,
    상기 래치수단은,
    상기 제1 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징0 래치부;
    상기 제1 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링0 래치부;
    상기 제2 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징1 래치부; 및
    상기 제2 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링1 래치부를 포함하고,
    상기 정렬수단은,
    상기 라이징0 래치부로부터 출력되는 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제1 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징0 정렬부;
    상기 폴링0 래치부로부터 출력되는 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 래치된 제1 폴링 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 폴링0 정렬부; 및
    상기 라이징1 래치부로부터 출력되는 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제2 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징1 정렬부를 포함하며,
    상기 폴링0 정렬부는,
    상기 제2 데이터 스트로브 라이징 신호에 제어받아 입력되는 상기 제1 폴링 출력 데이터를 전달하기 위한 제1 전달게이트;
    상기 제1 전달게이트의 출력을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력을 래치하기 위한 역병렬결합의 제2 및 제3 인버터; 및
    상기 제2 데이터 스트로브 폴링 신호에 제어받아 상기 제2 인버터의 출력을 전달하기 위한 제2 전달게이트
    를 포함하는 것을 특징으로 하는 쓰기 데이터 정렬 회로.
  7. 입력되는 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단;
    상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함하고,
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호는,
    상기 제1 데이터 스트로브 신호의 라이징 에지에 동기되는 제1 데이터 스트로브 라이징 신호, 상기 제1 데이터 스트로브 신호의 폴링 에지에 동기되는 제1 데이터 스트로브 폴링 신호, 상기 제2 데이터 스트로브 신호의 라이징 에지에 동기되는 제2 데이터 스트로브 라이징 신호 및 상기 제2 데이터 스트로브 신호의 폴링 에지에 동기되는 제2 데이터 스트로브 폴링 신호를 병렬 출력하며, 외부 주기의 2배에 해당하며,
    상기 래치수단은,
    상기 제1 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징0 래치부;
    상기 제1 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링0 래치부;
    상기 제2 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징1 래치부; 및
    상기 제2 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링1 래치부를 포함하고,
    상기 정렬수단은,
    상기 라이징0 래치부로부터 출력되는 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제1 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징0 정렬부;
    상기 폴링0 래치부로부터 출력되는 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 래치된 제1 폴링 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 폴링0 정렬부; 및
    상기 라이징1 래치부로부터 출력되는 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제2 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징1 정렬부를 포함하며,
    상기 라이징1 정렬부는,
    상기 제2 데이터 스트로브 폴링 신호에 제어받아 입력되는 상기 제2 라이징 출력 데이터를 전달하기 위한 제1 전달게이트
    를 포함하는 것을 특징으로 하는 쓰기 데이터 정렬 회로.
  8. 입력되는 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단;
    상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함하고,
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호는,
    상기 제1 데이터 스트로브 신호의 라이징 에지에 동기되는 제1 데이터 스트로브 라이징 신호, 상기 제1 데이터 스트로브 신호의 폴링 에지에 동기되는 제1 데이터 스트로브 폴링 신호, 상기 제2 데이터 스트로브 신호의 라이징 에지에 동기되는 제2 데이터 스트로브 라이징 신호 및 상기 제2 데이터 스트로브 신호의 폴링 에지에 동기되는 제2 데이터 스트로브 폴링 신호를 병렬 출력하며, 외부 주기의 2배에 해당하며,
    상기 래치수단은,
    상기 제1 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징0 래치부;
    상기 제1 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링0 래치부;
    상기 제2 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징1 래치부; 및
    상기 제2 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링1 래치부를 포함하고,
    상기 정렬수단은,
    상기 라이징0 래치부로부터 출력되는 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제1 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징0 정렬부;
    상기 폴링0 래치부로부터 출력되는 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 래치된 제1 폴링 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 폴링0 정렬부; 및
    상기 라이징1 래치부로부터 출력되는 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제2 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징1 정렬부를 포함하며,
    상기 라이징0 정렬부는,
    상기 제1 데이터 스트로브 폴링 신호에 제어받아 입력되는 상기 제1 라이징 출력 데이터를 전달하기 위한 제1 전달게이트;
    상기 제1 전달게이트의 출력을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력을 래치하기 위한 역병렬결합의 제2 및 제3 인버터;
    및
    상기 제2 데이터 스트로브 폴링 신호에 제어받아 상기 제2 인버터의 출력을 전달하기 위한 제2 전달게이트
    를 포함하는 것을 특징으로 하는 쓰기 데이터 정렬 회로.
  9. 입력되는 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되며 적어도 외부클럭 주기의 2배 이상의 주기를 갖는 신호를 각각 병렬 출력하기 위한 데이터 스트로브 분배수단;
    상기 제1 및 제2 데이터 스트로브 신호의 라이징 에지와 폴링 에지에 동기되는 신호에 제어받아 입력되는 데이터를 래치하기 위한 래치수단; 및
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호들을 선택적으로 이용하여 상기 래치수단으로부터 출력되는 데이터들을 동시에 출력하기 위한 정렬수단을 포함하고,
    상기 데이터 스트로브 분배수단으로부터 출력되는 신호는,
    상기 제1 데이터 스트로브 신호의 라이징 에지에 동기되는 제1 데이터 스트로브 라이징 신호, 상기 제1 데이터 스트로브 신호의 폴링 에지에 동기되는 제1 데이터 스트로브 폴링 신호, 상기 제2 데이터 스트로브 신호의 라이징 에지에 동기되는 제2 데이터 스트로브 라이징 신호 및 상기 제2 데이터 스트로브 신호의 폴링 에지에 동기되는 제2 데이터 스트로브 폴링 신호를 병렬 출력하며, 외부 주기의 2배에 해당하며,
    상기 래치수단은,
    상기 제1 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징0 래치부;
    상기 제1 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링0 래치부;
    상기 제2 데이터 스트로브 라이징 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 라이징1 래치부; 및
    상기 제2 데이터 스트로브 폴링 신호와 상기 데이터를 입력받아 상기 제2 데이터 스트로브 폴링 신호의 라이징 에지에서 상기 데이터를 래치하기 위한 폴링1 래치부를 포함하고,
    상기 정렬수단은,
    상기 라이징0 래치부로부터 출력되는 상기 제1 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제1 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징0 정렬부;
    상기 폴링0 래치부로부터 출력되는 상기 제1 데이터 스트로브 폴링 신호의 라이징 에지에서 래치된 제1 폴링 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 폴링0 정렬부; 및
    상기 라이징1 래치부로부터 출력되는 상기 제2 데이터 스트로브 라이징 신호의 라이징 에지에서 래치된 제2 라이징 출력 데이터를 상기 폴링1 래치부로부터 출력되는 데이터와 정렬하기 위한 라이징1 정렬부를 포함하며,
    상기 폴링0 정렬부는,
    상기 제2 데이터 스트로브 폴링 신호에 제어받아 입력되는 상기 제1 폴링 출력 데이터를 전달하기 위한 제1 전달게이트
    를 포함하는 것을 특징으로 하는 쓰기 데이터 정렬 회로.
KR10-2003-0026942A 2003-04-29 2003-04-29 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로 KR100522426B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0026942A KR100522426B1 (ko) 2003-04-29 2003-04-29 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
TW092137316A TWI271744B (en) 2003-04-29 2003-12-29 Semiconductor memory device having advanced data strobe circuit
US10/749,353 US6909643B2 (en) 2003-04-29 2003-12-31 Semiconductor memory device having advanced data strobe circuit
CNB2004100372034A CN100376006C (zh) 2003-04-29 2004-04-22 具有数据选通脉冲电路的半导体内存装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0026942A KR100522426B1 (ko) 2003-04-29 2003-04-29 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로

Publications (2)

Publication Number Publication Date
KR20040095916A KR20040095916A (ko) 2004-11-16
KR100522426B1 true KR100522426B1 (ko) 2005-10-20

Family

ID=33308304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0026942A KR100522426B1 (ko) 2003-04-29 2003-04-29 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로

Country Status (4)

Country Link
US (1) US6909643B2 (ko)
KR (1) KR100522426B1 (ko)
CN (1) CN100376006C (ko)
TW (1) TWI271744B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446240B2 (en) 2017-06-02 2019-10-15 SK Hynix Inc. Semiconductor device and method of operating the same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7054215B2 (en) * 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
US7233543B2 (en) * 2005-03-01 2007-06-19 Hewlett-Packard Development Company, L.P. System and method to change data window
KR100625297B1 (ko) * 2005-04-30 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
KR100822578B1 (ko) * 2006-04-18 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 소자의 쓰기 장치
KR100866130B1 (ko) * 2006-09-29 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 정렬 회로 및 데이터 정렬방법
WO2008063199A1 (en) 2006-11-20 2008-05-29 Rambus Inc. Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift
KR100865328B1 (ko) * 2006-11-28 2008-10-27 삼성전자주식회사 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
WO2009042329A2 (en) 2007-09-27 2009-04-02 Rambus Inc. Reconfigurable memory system data strobes
KR100929845B1 (ko) * 2007-09-28 2009-12-04 주식회사 하이닉스반도체 동기식 반도체 메모리 소자 및 그의 구동방법
KR100892677B1 (ko) * 2007-10-09 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 프리 페치 회로 및 그 제어 방법
KR101374336B1 (ko) 2007-10-11 2014-03-17 삼성전자주식회사 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부
KR101290764B1 (ko) 2007-10-24 2013-07-30 삼성전자주식회사 고속동작에 적합한 입력 회로를 갖는 반도체 메모리 장치
US8473335B2 (en) * 2008-09-09 2013-06-25 Outside.In, Inc. Providing geocoded targeted web content
KR101575816B1 (ko) * 2009-06-19 2015-12-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치를 구비하는 메모리 시스템
US8300479B2 (en) * 2010-03-25 2012-10-30 Infinera Corporation Temporal alignment of data unit groups in a switch
KR102006243B1 (ko) * 2012-12-24 2019-08-01 에스케이하이닉스 주식회사 반도체 장치의 데이터 라이트 회로
US9183902B2 (en) 2013-08-28 2015-11-10 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same
KR102666132B1 (ko) * 2016-12-21 2024-05-14 삼성전자주식회사 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법
US10339997B1 (en) * 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US156481A (en) * 1874-11-03 Improvement in filters
US6525971B2 (en) * 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5610864A (en) * 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US7681005B1 (en) * 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
JPH10334659A (ja) * 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100306966B1 (ko) * 1998-08-04 2001-11-30 윤종용 동기형버스트반도체메모리장치
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
KR100324820B1 (ko) * 1999-06-29 2002-02-28 박종섭 싱크로너스 메모리 소자
US6728162B2 (en) * 2001-03-05 2004-04-27 Samsung Electronics Co. Ltd Data input circuit and method for synchronous semiconductor memory device
KR100419012B1 (ko) * 2001-07-19 2004-02-14 삼성전자주식회사 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치및 이 장치의 데이터 처리 방법
DE10136852C2 (de) * 2001-07-27 2003-09-25 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Erzeugung eines Datenstrobesignals für sehr schnelle Halbleiterspeichersysteme
JP2003249077A (ja) 2002-02-21 2003-09-05 Elpida Memory Inc 半導体記憶装置及びその制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446240B2 (en) 2017-06-02 2019-10-15 SK Hynix Inc. Semiconductor device and method of operating the same

Also Published As

Publication number Publication date
KR20040095916A (ko) 2004-11-16
CN1551237A (zh) 2004-12-01
TWI271744B (en) 2007-01-21
US20040218424A1 (en) 2004-11-04
CN100376006C (zh) 2008-03-19
US6909643B2 (en) 2005-06-21
TW200423135A (en) 2004-11-01

Similar Documents

Publication Publication Date Title
KR100522426B1 (ko) 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
US6914829B2 (en) Multi-stage output multiplexing circuits and methods for double data rate synchronous memory devices
KR100567065B1 (ko) 메모리 장치용 입력 회로
KR20080050461A (ko) 고속 애플리케이션에서 병렬 데이터를 직렬 데이터로변환하기 위한 방법 및 장치
KR101441028B1 (ko) 시리얼 ｉ／ｏ 버스트 게이팅을 이용한 저전력 ｓｅｒｄｅｓ 아키텍처
US20040240302A1 (en) Synchronous semiconductor memory device with input-data controller advantagous to low power and high frequency
KR100654125B1 (ko) 반도체메모리소자의 데이터 출력장치
US6741520B1 (en) Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices
US20080265967A1 (en) Integrated circuit for clock generation for memory devices
US6791370B1 (en) Apparatus and method for adjusting clock skew
KR100498473B1 (ko) 제어신호 발생회로 및 상기 제어신호 발생회로를 구비하는데이터 전송회로
KR20090045495A (ko) 클럭 조절회로 및 이를 포함하는 데이터 정렬회로
US20040000940A1 (en) Circuit and method for outputting aligned strobe signal and parallel data signal
KR100933667B1 (ko) 버스 반전 기술을 적용한 반도체 메모리 장치
US11031056B2 (en) Clock generation circuitry for memory device to generate multi-phase clocks and output data clocks to sort and serialize output data
KR100496817B1 (ko) 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치
US5828608A (en) Selectively decoupled I/O latch
US20230326504A1 (en) Semiconductor devices capable of performing write training without read training, and memory system including the same
KR100496816B1 (ko) 4비트 프리페치를 위한 파이프래치를 갖는 반도체 기억 장치
KR101987304B1 (ko) 반도체 메모리 장치
KR100476381B1 (ko) 동기식 반도체 메모리 소자
KR100495915B1 (ko) 정렬을 간소화할 수 있는 파이프래치를 갖는 반도체 기억장치
KR20030002228A (ko) 고속의 데이터 라이트를 위한 디디알 메모리
US7859319B2 (en) Setup/hold time control circuit
KR20110078107A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee