CN1551237A - 具有先进的数据选通脉冲电路的半导体内存装置 - Google Patents

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Abstract

一种用以预取M个N位数据的数据选通脉冲电路，M和N为正整数，包括用以根据数据选通脉冲信号，产生M个对齐控制信号的数据选通脉冲缓冲单元；具有M个闭锁块的同步块，每个闭锁块用以接收N位数据，然后响应N－1个对齐控制信号，以并联形式输出N－1位数据，及响应其余的对齐控制信号，输出1位预取数据；及具有M个对齐块的输出块，每个对齐块以并联形式接收N－1位数据，使N－1位数据和对齐控制信号同步，然后输出已同步的N－1位数据，作为N－1位预取数据。

Description

具有先进的数据选通脉冲电路的半导体内存装置
技术领域
本发明涉及一种半导体内存装置，尤其涉及一种对于在数据写入操作时具有较多时间边限的半导体内存装置中的数据选通脉冲电路。
背景技术
一般而言，在双数据速率同步动态随机存取存储器中(以下简称为DDR SDRAM)，已经使用预取2位数据或4位数据的方法，以增加DDR SDRAM的操作速度。但是，因为当DDR SDRAM根据现有技术预取多位数据的各个位时，时间边限很小，所以会产生一些严重的问题。因此，为了增加DDR SDRAM的操作速度，预取多位数据的方法被视为一种限制条件。
图1A为现有技术的DDR SDRAM的数据选通脉冲电路框图，而图1B为现有技术的DDR SDRAM的数据选通脉冲电路中，分割后的第一/第二数据块160的电路图。
如图1A所示，DDR SDRAM的数据选通脉冲电路包括：数据选通脉冲输入缓冲器110、数据输入缓冲器120、数据上升输入闭锁130、数据下降输入闭锁140、第一数据分割块150和第二数据分割块160。
数据选通脉冲输入缓冲器110接收数据选通脉冲信号DQS，将其作为参考信号，以便排列输入数据。若启始缓冲信号STARTZ通过数据写入指令启动，则数据选通脉冲输入缓冲器110输出数据选通脉冲上升信号DSR0和数据选通脉冲下降信号DSF0。在此，使用启始缓冲信号STARTZ启动数据选通脉冲输入缓冲器110。
若启始缓冲信号STARTZ通过数据写入指令启动，则数据输入缓冲器120将输入的数据输出到数据上升输入闭锁130和数据下降输入闭锁140。
数据上升输入闭锁130接收自数据选通脉冲输入缓冲器110输入的数据选通脉冲上升信号DSR0，然后闭锁数据输入缓冲器120的输出。数据下降输入闭锁140接收自数据选通脉冲输入缓冲器110输入的数据选通脉冲下降信号DSF0，然后闭锁数据输入缓冲器120的输出。在此，由数据选通脉冲上升信号DSR0控制的数据上升输入闭锁130，在自数据下降输入闭锁140输出下降对齐数据ALIGN_DSF0_DATA的同时，输出上升对齐数据ALIGN_DSR0_DATA。
第一和第二数据分割块150和160接收上升和下降对齐数据ALIGN_DSR0_DATA和ALIGN_DSF0_DATA。第一和第二数据分割块150和160，分别在数据选通脉冲下降信号DSF0的第一上升沿输出第一对齐数据ALIGN_FIRST_DATA[0:1]，及在数据选通脉冲下降信号DSF0的第二上升沿输出第二对齐数据ALIGN_SECOND_DATA[0:1]。
图2为现有技术的DDR SDRAM的数据选通脉冲电路写入操作的时序图。如上所述，在接收数据选通脉冲信号DS之后，数据选通脉冲电路产生数据选通脉冲上升和下降信号DSR0和DSF0，然后响应数据选通脉冲下降信号DSF0，输出第一和第二对齐数据。
如图所示，当自数据选通脉冲电路输出的第一和第二对齐数据ALIGN_FIRST_DATA[0:1]和ALIGN_SECOND_DATA[0:1]与外部CLK同步时，数据选通脉冲电路可只具有外部时钟CLK一半周期的时序边限。即，第一和第二对齐数据，在外部时钟CLK的一半周期期间，应该要通过数据选通脉冲下降信号DSF0输出。一般而言，当某一个数据选通脉冲信号，如DS，输入到数据选通脉冲电路时，与该数据选通脉冲信号同步的8个数据，也会输入到数据选通脉冲电路。在数据选通脉冲电路接收许多数据选通脉冲信号的情形下，各数据选通脉冲信号不会同时，而是依序输入。结果，输出的数据选通脉冲信号之间会发生时钟变形。
图3为展示与外部时钟CLK相比较的数据选通脉冲信号，如DQS、DQS1、DQS2的时序图。
数据选通脉冲信号之间的时序边限可以使用tDQSS确定，即，从外部时钟CLK的上升沿到数据选通脉冲信号的第一上升沿的时间。例如，在输入写入指令之后，最早的第一数据选通脉冲信号DQS1可经过去的0.75tCK启动。在此，1tCK表示外部时钟CLK的1个周期。在输入写入指令之后，后面的第二数据选通脉冲信号DQS2可经过去的1.25tCK启动。即，数据选通脉冲信号是在不同的响应时序下输入，而不是在相同的时序下输入。
在图3的情形中，通过各数据选通脉冲信号排列的第一和第二对齐数据的时序边限只有0.5tCK。结果，在许多数据当中，最早的数据被通过第二写入指令输入之前，通过第一写入指令输入的许多数据当中的最后的数据，应该不是由时钟域的控制信号闭锁，而是应该由数据选通脉冲信号闭锁。即，由于操作的参考时钟从数据选通脉冲信号DS变成外部时钟CLK，各对齐数据具有0.5tCK的时序边限。因此，外部时钟CLK的较短的一个周期，即1tCK，使各对齐数据具有较短的时序边限，即0.5tCK；所以现有技术的数据选通脉冲电路不适用于使用高频的半导体内存装置的高速操作。
发明内容
因此，本发明的目的在于提供一种具有先进的数据选通脉冲电路的半导体内存装置，通过将产生数据选通脉冲信号的过程与依序接收输入数据的过程分开的方法，保证数据排列操作有足够的时序边限。
根据本发明的一个方面，提供一种用以预取M个N位数据的数据选通脉冲电路，其中M和N为正整数，包括：用以根据数据选通脉冲信号，产生M个对齐控制信号的数据选通脉冲缓冲单元；具有M个闭锁块的同步块，每个闭锁块用以接收N位数据，然后响应N-1个对齐控制信号，以并联形式输出N-1位数据，及响应其余的对齐控制信号，输出1位预取数据；及具有M个对齐块的输出块，每个对齐块以并联形式接收N-1位数据，使N-1位数据和对齐控制信号同步，然后输出已同步的N-1位数据，作为N-1位预取数据。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中：
图1A为现有技术的DDR SDRAM的数据选通脉冲电路框图；
图1B为现有技术的DDR SDRAM的数据选通脉冲电路中，分割后的第一/第二数据块的电路图；
图2为现有技术的DDR SDRAM的数据选通脉冲电路的写入操作时序图；
图3为展示与外部时钟CLK相较的数据选通脉冲信号的时序图；
图4为本发明实施例的数据选通脉冲电路的框图；
图5为图4所示的数据选通脉冲电路的数据选通脉冲分割块电路图；
图6为图5所示的数据选通脉冲分割块的操作展示时序图；
图7为图4所示的数据选通脉冲电路的第一对齐单元电路图；
图8为图4所示的数据选通脉冲电路的第二对齐单元电路图；
图9为图4所示的数据选通脉冲电路的第三对齐单元电路图；
图10为图4所示的数据选通脉冲电路的操作展示时序图；及
图11为本发明另一实施例的数据选通脉冲电路的框图。
具体实施方式
下文中，将参考附图，详细说明根据本发明具有先进的数据选通脉冲电路的半导体内存装置。
图4为本发明实施例的数据选通脉冲电路的框图。
如图所示，数据选通脉冲电路包括数据选通脉冲缓冲器块400、数据选通脉冲分割块420、数据输入缓冲器块410，具有第一到第四闭锁单元430到460的闭锁块，及具有第一到第三对齐单元470到490的数据对齐块。
数据选通脉冲缓冲器块400接收数据选通脉冲信号DS，然后输出缓冲后的数据选通脉冲信号DSBUF_OUT。数据输入缓冲器块410接收输入数据DIN，然后输出缓冲后的输入数据DIN_OUT。数据选通脉冲分割块420接收缓冲后的数据选通脉冲信号DSBUF_OUT，然后产生第一上升和下降数据选通脉冲信号DSR0和DSF0，及第二上升和下降数据选通脉冲信号DSR1和DSF1。在此，第一上升和下降数据选通脉冲信号DSR0和DSF0，及第二上升和下降数据选通脉冲信号DSR1和DSF1，依序与缓冲后的数据选通脉冲信号DSBUF_OUT的第一上升沿、第一下降沿、第二上升沿和第二下降沿同步。当然，数据选通脉冲分割块420操作在选通脉冲启动信号STARTZ被启动时的时序点。数据选通脉冲分割块420的电路图示于图5中。
图6为数据选通脉冲分割块420的操作展示的时序图。
若响应写入指令启动选通脉冲启动信号STARTZ，则本发明实施例的数据选通脉冲分割块420，输出与缓冲后的数据选通脉冲信号DSBUF_OUT的第一上升沿同步的第一上升数据选通脉冲信号DSR0。然后，数据选通脉冲分割块420依序输出：与缓冲后的数据选通脉冲信号DSBUF_OUT的第一下降沿同步的第一下降数据选通脉冲信号DSF0；与缓冲后的数据选通脉冲信号DSBUF_OUT的第二上升沿同步的第二上升数据选通脉冲信号DSR1；及与缓冲后的数据选通脉冲信号DSBUF_OUT的第二下降沿同步的第二下降数据选通脉冲信号DSF1。
分别输入到第一闭锁单元430、第二闭锁单元440、第三闭锁单元450及第四闭锁单元460的第一上升和下降数据选通脉冲信号DSR0和DSF0，及第二上升和下降数据选通脉冲信号DSR1和DSF1，用以在各数据选通脉冲信号，即DSR0、DSF0、DSR1和DSF1的上升沿，闭锁缓冲后的输入数据DIN_OUT。此外，第一下降数据选通脉冲信号DSF0、第二上升数据选通脉冲信号DSR1和第二下降数据选通脉冲信号DSF1单独输入到第一到第三对齐单元470到490，使得自第一到第三对齐单元470到490输出的对齐数据与自第4闭锁单元460输出的所闭锁的数据同步。
具体地，第一闭锁单元430接收第一上升数据选通脉冲信号DSR0和自数据输入缓冲器块410输出的缓冲输入数据DIN_OUT，然后在第一上升数据选通脉冲信号DSR0的第一上升沿，闭锁缓冲后的输入数据DIN_OUT。然后，第一闭锁单元430在第一上升数据选通脉冲信号DSR0的下一个上升沿，将第一闭锁数据R0_OUT输出到第一对齐单元470。
第二闭锁单元440接收第一下降数据选通脉冲信号DSF0和自数据输入缓冲器块410输出的缓冲后的输入数据DIN_OUT，然后在第一下降数据选通脉冲信号DSF0的第一上升沿，闭锁缓冲后的输入数据DIN_OUT。然后，第二闭锁单元440在第一下降数据选通脉冲信号DSF0的下一个上升沿，将第二闭锁数据F0_OUT输出到第二对齐单元480。
第三闭锁单元450接收第二上升数据选通脉冲信号DSR1和自数据输入缓冲器块410输出的缓冲后的输入数据DIN_OUT，然后在第二上升数据选通脉冲信号DSR1的第一上升沿，闭锁缓冲后的输入数据DIN_OUT。然后，第三闭锁单元450在第二上升数据选通脉冲信号DSR1的下一个上升沿，将第三闭锁数据R1_OUT输出到第三对齐单元490。
第四闭锁单元460接收第二下降数据选通脉冲信号DSF1和自数据输入缓冲器块410输出的缓冲后的输入数据DIN_OUT，然后在第二下降数据选通脉冲信号DSF1的第一上升沿，闭锁缓冲后的输入数据DIN_OUT。然后，第一闭锁单元430在第二下降数据选通脉冲信号DSF1的下一个上升沿，输出第四对齐数据ALIGN_F1_OUT。在此，在与自第一到第三对齐单元470到490输出的对齐数据同步之后，第四对齐数据ALIGN_F1_OUT自第四闭锁单元460输出。
图7为图4所示的第一对齐单元470的电路图。
如图所示，第一对齐单元470包括：用以响应第一上升数据选通脉冲信号DSR0的上升沿，传输第一闭锁数据R0_OUT的第一传输门701、用以反相自第一传输门701输出的第一闭锁数据R0_OUT的第一反相器702、用以接收自第一反相器702输出的反相第一闭锁数据/R0_OUT的第二反相器703、循环连接到第二反相器703，用以闭锁自第一反相器702输出的第一闭锁数据R0_OUT的第三反相器704、用以响应第二上升数据选通脉冲信号DSR1的上升沿，输出自第二反相器703输出的反相第一闭锁数据/R0_OUT的第二传输门705、用以反相自第二传输门705输出的反相第一闭锁数据/R0_OUT的第四反相器706、用以接收自第四反相器706输出的反相第一闭锁数据/R0_OUT的第五反相器707、循环连接到第五反相器707，用以闭锁输出自第四反相器706的第一闭锁数据R0_OUT的第六反相器708、及用以响应第二下降数据选通脉冲信号DSF1的上升沿，输出自第五反相器707输出的第一闭锁数据R0_OUT的第三传输门709。
即，第一对齐单元470接收第一闭锁数据R0_OUT、第一下降数据选通脉冲信号DSF0、第二上升数据选通脉冲信号DSR1和第二下降数据选通脉冲信号DSF1，然后输出第一对齐数据ALIGN_R0_OUT，即，与第二下降数据选通脉冲信号DSF1同步的第一闭锁数据R0_OUT。
图8为图4所示的第二对齐单元480的电路图。
如图所示，第二对齐单元480包括：用以响应第二上升数据选通脉冲信号DSR1的上升沿，传输第二闭锁数据F0_OUT的第四传输门801、用以反相自第四传输门801输出的第二闭锁数据F0_OUT的第六反相器802、用以接收自第六反相器802输出的反相第二闭锁数据/F0_OUT的第七反相器803、循环连接到第七反相器803，用以闭锁自第七反相器803输出的第二闭锁数据F0_OUT的第八反相器804、及用以响应第二下降数据选通脉冲信号DSF1的上升沿，输出自第七反相器803输出的第二闭锁数据F0_OUT的第五传输门805。
第二对齐单元480接收第二闭锁数据F0_OUT、第二上升数据选通脉冲信号DSR1和第二下降数据选通脉冲信号DSF1，然后输出第二对齐数据ALIGN_F0_OUT，即，与第二下降数据选通脉冲信号DSF1同步的第二闭锁数据F0_OUT。
图9为图4所示的第三对齐单元490的电路图。
如图所示，第三对齐单元490包括：用以响应第二下降数据选通脉冲信号DSF1的上升沿，传输第三闭锁数据R1_OUT的第六传输门901。第三对齐单元490接收第三闭锁数据R1_OUT和第二下降数据选通脉冲信号DSF1，然后输出第三对齐数据ALIGN_R1_OUT，即，与第二下降数据选通脉冲信号DSF1同步的第三闭锁数据R1_OUT。
图10为图4所示的数据选通脉冲电路的操作展示时序图。
如图所示，因为第一数据由数据选通脉冲信号DQS到DQS2的最早输入信号第一数据选通脉冲信号DQS1所闭锁，直到第二数据由数据选通脉冲信号DQS到DQS2的最后输入信号第二数据选通脉冲信号DQS2闭锁，所以时序边限约为1.5tCK。本发明的数据选通脉冲电路的时序边限，即1.5tCK长于现有技术的数据选通脉冲电路的时序边限，即0.5tCK。
图11为本发明另一实施例的数据选通脉冲电路的框图。本实施例的数据选通脉冲电路可以应用到可同时预取2n位数据的半导体内存装置。
如图所示，数据选通脉冲多重分割块1300包括许多数据选通脉冲分割单元1310到13N0。多重闭锁块1400也具有许多闭锁块1410到14N0，而多重对齐块1500包括许多对齐块1510到15N0。因为每一个闭锁块都闭锁一个数据组，所以数据选通脉冲电路可以预取N个数据组，即2n位数据(N为正整数)。在此，每一个数据选通脉冲分割单元，如1310，每一个闭锁块，如1410，和每一个对齐块，如1510，都和图4所示的那些相似。为了方便，省略那些块详细的操作说明。
另一方面，有一个本发明另一实施例的数据对齐块。参考图4和图11，第一对齐单元，如470，和第一对齐块，如1510的第一数据对齐单元，如1511，分别接收3个数据选通脉冲信号。但是，每一个单元470或1511可以不用分别接收数据选通脉冲信号DSR1或DSR1_1，就对齐输入数据。例如，传输门705和3个反相器706、707和708不是必要组件，所以这些组件可以自第一对齐单元470中去除。因为第一对齐单元470包括用以暂时储存输入数据的回路连接式反相器703和704，所以第一对齐单元470可以通过只接收数据选通脉冲信号DSF0和DSF1对齐输入数据。
在此情形下，数据选通脉冲电路可通过减少数据对齐单元中所含有的晶体管的数量实现。结果，即使数据选通脉冲电路的操作的时序边限保持不变，电流消耗也可以减少，而且也可以减少数据选通脉冲电路的总面积。
具有本发明的数据选通脉冲电路的半导体内存装置，因为保证有足够的时序边限，所以具有稳定写入操作的优点。
虽然结合具体实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明范围的情况下，做出各种变化和修改。

Claims (16)

1.一种用以预取M个N位数据的数据选通脉冲电路，其中M和N为正整数，包括：
用以根据数据选通脉冲信号，产生M个对齐控制信号的数据选通脉冲缓冲单元；
具有M个闭锁块的同步块，每个闭锁块用以接收N位数据，然后响应N-1个对齐控制信号，以并联形式输出N-1位数据，及响应其余的对齐控制信号，输出1位预取数据；及
具有M个对齐块的输出块，每个对齐块以并联形式接收N-1位数据，使N-1位数据和对齐控制信号同步，然后输出已同步的N-1位数据，作为N-1位预取数据。
2.如权利要求1所述的数据选通脉冲电路，其特征在于：至少一个或多个对齐控制信号具有至少比数据选通脉冲信号的周期长2倍的周期。
3.如权利要求1所述的数据选通脉冲电路，其特征在于：所述同步块包括M个闭锁块，每个闭锁块具有N个闭锁，每一个闭锁用以响应一个对齐控制信号，闭锁1位数据。
4.如权利要求1所述的数据选通脉冲电路，其特征在于：所述输出块包括M个对齐块，每个对齐块具有N-1个对齐单元，每一个对齐单元用以接收至少一个对齐控制信号，使1位数据与所述对齐控制信号同步，然后输出已同步的1位数据，作为1位预取数据。
5.如权利要求1所述的数据选通脉冲电路，其特征在于：N等于4。
6.如权利要求5所述的数据选通脉冲电路，其特征在于：数据选通脉冲分割装置响应数据选通脉冲信号的上升沿和下降沿，产生第一上升和下降数据选通脉冲信号，及第二上升和下降数据选通脉冲信号。
7.如权利要求6所述的数据选通脉冲电路，其特征在于：所述同步块包括至少一个闭锁块，用以响应第一上升和下降数据选通脉冲信号与第二上升和下降数据选通脉冲信号而闭锁输入的4位数据，然后响应第二下降数据选通脉冲信号，输出1位闭锁的数据，作为1位预取数据。
8.如权利要求7所述的数据选通脉冲电路，其特征在于：所述输出块包括至少一个对齐块，用以响应第一下降数据选通脉冲信号、第二上升数据选通脉冲信号和第二下降数据选通脉冲信号，接收自闭锁装置输入的3位数据，而且同时输出3位已同步的数据作为3位预取数据。
9.如权利要求6所述的数据选通脉冲电路，其特征在于：第一上升数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第一周期的上升沿；第一下降数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第一周期的下降沿；第二上升数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第二周期的上升沿；及第二下降数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第二周期的下降沿。
10.如权利要求9所述的数据选通脉冲电路，其特征在于：所述闭锁块包括：
用以响应第一上升数据选通脉冲信号的上升沿，闭锁第一数据的第一上升闭锁；
用以响应第一下降数据选通脉冲信号的上升沿，闭锁第二数据的第一下降闭锁；
用以响应第二上升数据选通脉冲信号的上升沿，闭锁第三数据的第二上升闭锁：及
用以响应第二下降数据选通脉冲信号的上升沿，闭锁第四数据的第二下降闭锁。
11.如权利要求10所述的数据选通脉冲电路，其特征在于：所述对齐块包括：
在自第二下降闭锁块输出第四数据的时间点，用以同时输出第一上升闭锁块所闭锁的第一数据的第一上升对齐块；
在自第二下降闭锁块输出第四数据的时间点，用以同时输出第一下降闭锁块所闭锁的第二数据的第一下降对齐块；及
在自第二下降闭锁块输出第四数据的时间点，用以同时输出第二上升闭锁块所闭锁的第三数据的第二上升对齐块。
12.如权利要求11所述的数据选通脉冲电路，其特征在于：所述第一上升对齐块包括：
用以响应第一下降数据选通脉冲信号的上升沿，传输输入的第一数据的第一传输门；
用以反相自第一传输门输出的第一数据的第一反相器；
用以接收自第一反相器输出的反相第一数据的第二反相器；
循环连接到第二反相器，用以闭锁自第一反相器输出的第一数据的第三反相器；
用以响应第二上升数据选通脉冲信号的上升沿，输出自第二反相器输出的第一数据的第二传输门；
用以反相自第二传输门输出的第一数据的第四反相器；
用以接收自第四反相器输出的反相第一数据的第五反相器；
循环连接到第五反相器，用以闭锁自第四反相器输出的第一数据的第六反相器；及
用以响应第二下降数据选通脉冲信号的上升沿，输出自第五反相器输出的第一数据的第三传输门。
13.如权利要求11所述的数据选通脉冲电路，其特征在于：所述第一下降对齐块包括：
用以响应第二上升数据选通脉冲信号的上升沿，传输输入的第二数据的第一传输门；
用以反相自第一传输门输出的第二数据的第一反相器；
用以接收自第一反相器输出的反相第二数据的第二反相器；
循环连接到第二反相器，用以闭锁自第一反相器输出的第二数据的第三反相器；及
用以响应第二下降数据选通脉冲信号的上升沿，输出自第二反相器输出的第二数据的第二传输门。
14.如权利要求11所述的数据选通脉冲电路，其特征在于：所述第二上升对齐块包括：
用以响应第二下降数据选通脉冲信号的上升沿，传输输入的第三数据的第一传输门。
15.如权利要求11所述的数据选通脉冲电路，其特征在于：所述第一上升对齐块包括：
用以响应第二下降数据选通脉冲信号的上升沿，输出自第五反相器输出的第一数据的第一传输门。
16.如权利要求11所述的数据选通脉冲电路，其特征在于：所述第一下降对齐块包括：
用以响应第二下降数据选通脉冲信号的上升沿，输出自第五反相器输出的第一数据的第一传输门。
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