CN1508804A - 同步半导体存储器件及在其中产生输出控制信号的方法 - Google Patents

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Abstract

一种同步半导体存储器件，包括输出控制信号产生电路，该输出控制信号产生电路响应于内部时钟信号、输出控制时钟信号和CAS等待时间信号而产生数据输出控制信号。输出控制信号产生电路响应其源时钟相同的内部时钟信号和输出控制时钟信号逐次的移位读取信息信号，并响应于CAS等待时间信号产生移位的读取信息信号中的一个作为用于指出数据输出周期的输出控制信号。同步半导体存储器件可以同步在输出控制信号产生电路中使用的时钟信号的源时钟，从而减少时钟抖动的影响。

Description

同步半导体存储器件及在其中产生输出控制信号的方法
本申请要求于2002年12月10日向韩国知识产权局提交的韩国专利申请第2002-78386号的优先权，其内容整体结合于此作为参考。
技术领域
本发明涉及半导体存储器件，具体涉及用于在同步半导体存储器件中产生输出控制信号的方法及相关同步半导体存储器件。
背景技术
在许多计算机系统中，半导体存储器件被用作主要的记忆存储器件。向半导体存储器件输入和从其中输出数据的速率是决定计算机系统运行速度的重要因素。为了提高半导体存储器件的运行速度，已经使用了同步动态随机存取存储器(SDRAM)，在其中存储器件与由计算机系统产生的外部时钟信号同步运行。
SDRAM存储器件可以使用列地址选通(CAS)等待时间功能来增大运行的速度。CAS等待时间被定义为在可以将由存储器件产生的输出数据信号假设为有效之前，从应用读取命令的时间开始所需要的时间延迟。这一时间延迟可以被表示为外部时钟信号周期的整数倍。读取命令通常与外部时钟同步。
图1是传统的同步半导体存储器件的输出控制信号产生电路100的电路图。参照图1，输出控制信号产生电路100包括多路复用器110、移位寄存器130、第一、第二、第三和第四延迟电路151-154。在美国专利公开第2002/0093871号中公开了图1中的输出控制信号产生电路100的一个示例。
如图1所示，移位寄存器130包括多个触发电路131-136。读取信息信号PREAD和内部时钟信号PCLK被输入到触发器131。移位寄存器130响应于输入到触发器132-136的内部时钟信号PCLK和输出控制时钟信号PCLKDQ，逐次地移位读取信息信号PREAD。在输出控制时钟信号PCLKDQ被输入到触发器132-135之前，经过一个或多个延迟电路151-154对其进行延迟。因此，移位寄存器130响应于内部时钟信号PCLK和输出控制时钟信号PCLKDQ这两个不同的时钟信号，逐次的移位读取信息信号。
可以通过包含在同步半导体存储器件中的输入延迟锁定环路(未示出)来产生内部时钟信号PCLK。通常，内部时钟信号PCLK与外部时钟信号ECLK(未示出)同步。可以通过包含在同步半导体存储器件中的输出延迟锁定环路(未示出)来产生输出控制时钟信号PCLKDQ。通常，输出控制时钟信号PCLKDQ与外部时钟信号的上升和下降沿同步。这一输出控制时钟信号被用来控制数据从同步半导体存储器件中输出的定时。通常，在相应的外部时钟信号产生之前产生输出控制时钟信号PCLKDQ，以满足条件tAC(来自外部时钟的数据存取时间)为零。
触发器132-136的输出被输入到多路复用器110。这些输出中的每一个对应于一个可能的CAS等待时间值，在图1所示的例子中，对应于CAS等待时间值CL3、CL4、CL5、CL6和CL7。多路复用器110根据输入到多路复用器110的CAS等待时间信号(CLi，i＝3，4，5，6，7)输出移位寄存器130多个输出信号中的一个，作为输出控制信号LATENCY。输出控制信号LATENCY被施加到包含在同步半导体存储器件中的一个输出缓冲器(未示出)上，以便在适当的数据输出周期期间从存储器件中输出数据。
图2是说明作为外部时钟内时钟抖动的结果在可用定时边缘中(timingmargin“TM”)可能发生的减少的示例性时序图，所述定时边缘用于从具有图1所示输出控制信号产生电路的同步半导体存储器件中输出数据。
在图2的示例性时序图中，外部时钟信号ECLK的第一周期ECLK1中的时钟抖动TJ1将外部时钟信号的第一周期ECLK1的忙闲度(duty cycle)从预期的50％∶50％的比例改变为55％∶45％。因此与第一周期ECLK1相关联的忙闲度误差为5％。同样的，外部时钟信号ECLK的第二周期ECLK2中的时钟抖动TJ2将第二周期ECLK2的忙闲度改变至45％∶55％，其也表示5％的忙闲度误差。假设外部时钟信号ECLK随后的周期不受时钟抖动的影响。
如图2所示，与外部时钟信号ECLK的第二周期ECLK2同步地产生读取命令READ。响应于这一READ命令，将读取信息信号PREAD激活至高电平达一预定的时间周期。
内部时钟信号PCLK是从外部时钟信号ECLK产生的(并因此与之同步)。如图2所示，从外部时钟信号的第二周期ECLK2产生标记为PCLK1的内部时钟信号的周期。由于周期ECLK2具有5％的忙闲度误差，因此内部时钟信号的周期PCLK1同样具有5％的忙闲度误差。
在内部时钟信号PCLK的周期PCLK1被激活至高电平之后，输入到图1所示的第一触发器131的两个输入都处于高电平。这导致触发器131的输出Q(在图2中被指定为PREAD)被激活至高电平达一个预定的时间周期(在本例中是PCLK的2个周期)。
输出控制时钟信号PCLKDQ也是从外部时钟信号ECLK产生的(并因此与之同步)。输出控制时钟信号PCLKDQ-A是信号PCLKDQ的延迟型式，其与图1中标示为“A”的节点处存在的信号相对应。如图2所示，由于信号PCLKDQ和PCLKDQ-A都是从外部时钟信号ECLK产生的，因此在外部时钟ECLK的第一和第二周期所存在的忙闲度误差同样的存在于输出控制时钟信号PCLKDQ和PCLKDQ-A的相应的周期中。
如图2所示，一旦PREAD1和周期PCLKDQ-A1两者都被激活至高电平，则触发器132的输出Q(其在图2中被指定为PREAD2)被激活至高电平。
如图2所示，在外部时钟信号ECLK中没有时钟抖动的情况下，用于对第一触发器131的读取信息信号PREAD和输出信号PREAD1采样的定时边缘将是时间TM1。但是，由于在外部时钟信号ECLK的第一和第二周期ECLK1和ECLK2中存在时钟抖动，会导致10％的忙闲度误差并且定时边缘会被减少至时间TM2。因此，外部时钟信号中的时钟抖动可能会起到减少负面影响同步半导体存储器件运行速度的可用定时边缘的作用。。
发明内容
根据本发明的实施例，提供了多种用于响应由同步半导体存储器件接收到的读取命令来产生输出控制信号的方法。根据这些方法，可以从外部时钟信号中产生第一和第二时钟信号。然后至少第一时钟信号可以经过一个延迟电路提供补偿的第一始终信号。例如，可以通过使第一时钟信号经过一个延迟电路(诸如包括一个或多个单位周期延迟单元的电路)传输来实现这一操作，所述延迟电路将第一时钟信号延迟整数个时钟周期。随后可以在所述列地址选通(“CAS”)等待时间信号、补偿的第一时钟信号和第二时钟信号的基础上产生输出控制信号。这一方法可用于使补偿的第一时钟信号和第二时钟信号被同步到与外部时钟信号的相同周期。
在本发明的特定实施例中，可以从输入延迟锁定环路中产生第一时钟信号，以便使所述第一时钟信号在经过了输入锁定时间之后与外部时钟信号同步，并且可以从输出延迟锁定环路产生第二时钟信号，以便使第二时钟信号在经过了输出锁定时间之后与外部时钟信号同步。可以根据列地址选通(“CAS”)等待时间信号的值确定施加在第一时钟信号上的延迟量。
根据本发明的另一个实施例，提供了多种运行同步半导体存储器件的方法，在该方法中产生与外部时钟信号的不同周期同步的第一时钟信号和第二时钟信号。随后可以将第一时钟信号和第二时钟信号同步到外部时钟的相同周期，并可以响应于读取信息信号、列地址选通(“CAS”)等待时间信号和同步的第一和第二时钟信号而产生数据输出控制信号。在这些方法中，第一时钟信号可以是内部时钟信号而第二时钟信号可以是输出控制时钟信号。将第一时钟信号和第二时钟信号同步到外部时钟信号的相同周期的步骤可以包括将第一时钟信号和第二时钟信号中的至少一个延迟整数个时钟周期。此外，可以根据CAS等待时间信号的值来改变第一时钟信号和第二时钟信号被延迟的量。
根据本发明的另一个方面，提供了一种同步半导体存储器件，包括(a)第一时钟信号产生电路，(b)第二时钟信号产生电路，(c)输出控制信号产生电路，(d)第一传输/延迟电路和(e)输出缓冲器。第一时钟信号产生电路可以产生与外部源时钟的第一周期同步的第一时钟信号，而第二时钟信号产生电路产生与外部源时钟的二第周期同步的第二时钟信号。第一传输/延迟电路被耦合在第一时钟信号产生电路和输出控制信号产生电路之间，并且可被用来延迟第一时钟信号，从而使该第一时钟信号和第二时钟信号被同步到外部源时钟的相同周期。输出控制信号产生电路可被用来响应于读取信号、列地址选通(“CAS”)等待时间信号、第一时钟信号和第二时钟信号而产生输出控制信号，并且输出缓冲器响应所述输出控制信号输出数据。
在这些器件的特定实施例中，第一传输/延迟电路可以包括多个传输/延迟单元，所述多个传输/延迟单元用于将第一时钟信号延迟零个、一个、两个或三个时钟周期。该器件还可以包括耦合在第二时钟信号产生电路和输出控制信号产生电路之间的第二传输/延迟电路，其在第二时钟信号被传输至输出控制信号产生电路之前延迟该第二时钟信号。这样的第二传输/延迟电路也可以包括多个传输/延迟单元，所述多个传输/延迟单元用于将第二时钟信号延迟零个、一个、两个或三个时钟周期。所述第一和/或第二传输/延迟电路可以包括多个延迟单元和第一多路复用器，所述多个延迟单元的每一个包括多个单位周期延迟电路，所述多个单位周期延迟电路用于延迟第一时钟信号；和所述第一多路复用器在所述CAS等待时间信号的基础上选择一个延迟电路的输出。
附图说明
结合附图，通过对本发明实施例的详细描述，本发明的上述特征和优点将变得更加清楚，其中：
图1是传统同步半导体存储器件的输出控制信号产生电路的电路图；
图2是说明在图1的输出控制信号产生电路中的可用定时边缘的减少的示例性时序图，所述减少在存在时钟抖动时可能发生；
图3是根据本发明实施例的同步半导体存储器件的方框图；
图4是说明图3的第一传输/延迟电路的实施例的详细方框图；
图5是说明图3的第二传输/延迟电路的实施例的详细方框图；
图6是说明根据本发明实施例的同步半导体存储器件的工作的详细方框图。
具体实施方式
现在将参考其中示出了典型实施例的附图更加充分的描述本发明。但是，本发明可以以不同的形式体现，并且不应当被解释为受限于此处阐述的实施例。相反，提供这些实施例以使这一公开将彻底和完整，并将向本领域的技术人员充分的传达本发明的范围。还应当明白，当称一个元件被“耦合”或“连接”至另一个元件时，该元件可以直接耦合或连接至所述另一个元件，或者也可以存在中介元件。相反，当称一个元件被“直接耦合”或“直接连接”至另一个元件时，则不存在中介元件。贯穿这一申请的，相似的参考数字指示相似的元件。
图3是根据本发明第一实施例的同步半导体存储器件的方框图。参照图3，同步半导体存储器件300包含输入延迟锁定环路310、输出延迟锁定环路320、第一传输/延迟电路330、第二传输/延迟电路340、输出控制信号产生电路350、输出缓冲器360、模式寄存器组(MRS)370和读取命令解码器380。
输入延迟锁定环路310产生内部时钟信号PCLK，该内部时钟信号在经过了预定的输入锁定时间之后与外部时钟信号ECLK同步。输入锁定时间可以是例如TCC、2TCC或3TCC，其中TCC是外部时钟信号ECLK的一个循环或一个周期。
输出延迟锁定环路320产生输出控制时钟信号PCLKDQ，该输出控制时钟信号同样的在经过了预定的输出锁定时间之后与外部时钟信号ECLK同步。预定的输出锁定时间可以是例如TCC、2TCC、3TCC、4TCC或5TCC。输出控制时钟信号PCLKDQ控制工作，以便与外部时钟信号ECLK同步地从输出缓冲器360输出数据DOUT。输入延迟锁定环路310和输出延迟锁定环路320可以有一条共同的压控延迟线(VCDL)。
第一传输/延迟电路330可以无延迟地将内部时钟信号PCLK传输至输出控制信号产生电路350，或可选的，可以将内部时钟信号PCLK延迟至少一个内部时钟信号PCLK的周期(即单位周期延迟时间)，以使内部时钟信号PCLK的源时钟与输出控制时钟信号PCLKDQ的源时钟同步。第一传输/延迟电路330的输出可以是在图3中被标明为PCLK_C的经过补偿的内部时钟信号。在无延迟地传输内部时钟信号的情形中，经过补偿的内部时钟PCLK_C可以与内部时钟信号PCLK相同。如图3所示，CAS等待时间信号(CLi，i＝3，4，5，6，7)被输入到第一传输/延迟电路330，并且第一传输/延迟电路330用CAS等待时间改变内部时钟信号PCLK的延迟时间。例如，当CAS等待时间是3并且工作频率是200MHz时，单位周期延迟时间是5ns。当CAS等待时间是6并且工作频率是400MHz时，单位周期延迟时间是2.5ns。
第二传输/延迟电路340同样无延迟地将输出控制时钟信号PCLKDQ传输至输出控制信号产生电路350，或可选的，可以将输出控制时钟信号PCLKDQ延迟至少一个周期(即单位周期延迟时间)，以使输出控制时钟信号PCLKDQ的源时钟与内部时钟信号PCLK的源时钟同步。第二传输/延迟电路340的输出是在图3中被标明为PCLKDQ_C的经过补偿的输出控制时钟信号。在无延迟地传输输出控制时钟信号的情形中，经过补偿的输出控制时钟信号PCLKDQ_C可以与输出控制时钟信号PCLKDQ相同。如图3所示，CAS等待时间信号(CLi，i＝3，4，5，6，7)被输入到第二传输/延迟电路340，并且第二传输/延迟电路340用CAS等待时间改变输出控制时钟信号PCLKDQ的延迟时间。
应当注意，尽管在图3中描述的同步半导体存储器件300包括第一传输/延迟电路330和第二传输/延迟电路340，但当内部时钟信号PCLK的源时钟的相位超前于输出控制时钟信号PCLKDQ的源时钟的相位时，只需要第一传输/延迟电路330，并且当输出控制时钟信号PCLKDQ的源时钟的相位超前于内部时钟信号PCLK的源时钟的相位时，只需要第二传输/延迟电路340。
除了用PCLK_C和PCLKDQ_C取代PCLK和PCLKDQ来作为控制信号之外，输出控制信号产生电路350可以包括与在图1中描述的输出控制信号产生电路100相同的那些组件。如上面针对图1进行的论述，输出控制信号产生电路350响应于补偿的内部时钟信号PCLK_C和补偿的输出控制时钟信号PCLKDQ_C而使读取信息信号PREAD移位，并响应于CAS等待时间信号CLi而输出移位的读取信息信号作为输出控制信号LATENCY。
输出控制信号LATENCY与输出控制时钟信号PCLKDQ一起被输入到输出缓冲器360。当输出控制信号LATENCY被激活至高状态时，在合适的输出周期期间将存储在同步半导体存储器件中的内部数据DATA作为数据DOUT输出。
模式寄存器组MRS 370响应于MRS命令而产生CAS等待时间信号CLi。读取命令解码器380解码读取命令READ CMD，并产生输入给输出控制产生电路350的读取信息信号PREAD。
图4是根据本发明实施例的图3的第一传输/延迟电路330的详细方框图。如图4中所示，第一传输/延迟电路330可以包括5个单独的传输/延迟电路331、332、333、334和335以及一个多路复用器336。第一单独传输/延迟电路331为CAS等待时间信号CLi为3的情形设定延迟，并且这一电路包括第一单位周期延迟电路3311、第二单位周期延迟电路33 12、第三单位周期延迟电路3313和多个熔丝3314。第二、第三、第四和第五单独传输/延迟电路332、333、334和335的每一个包括与第一单独传输/延迟电路331相同的组件，因此为了简短起见，这里只描述了第一单独传输/延迟电路331。电路332为CAS等待时间CLi为4的情形设定延迟，电路333为CAS等待时间CLi为5的情形设定延迟，电路334为CAS等待时间CLi为6的情形设定延迟，以及电路335为CAS等待时间CLi为7的情形设定延迟。
第一单独传输/延迟电路331将内部时钟信号PCLK传输至多路复用器336。如果有的话，由第一单独传输/延迟电路331所施加的延迟量取决于标记为F1-F4的的熔丝3314中的哪一个被切断。例如，当内部时钟信号PCLK将被延迟两个单位周期以使内部时钟信号PCLK的源时钟与输出控制时钟信号PCLKDQ的源时钟同步时，第三熔丝F3未切断而其他的熔丝F1、F2和F4被切断。尽管图4描述的本发明的实施例使用单位周期延迟电路3311-3313以及熔丝3314产生经过补偿的内部时钟信号PCLK_C，但是本领域的技术人员应当明白，也可以使用其他的硬件对内部时钟信号PCLK实现延迟。例如，可以使用金属选择代替熔丝来切断或连接到多路复用器336的传输/延迟路径。同样的，还应当明白，尽管在图4描述的实施例中单独传输/延迟电路331-335中的每一个包括3个单位延迟电路，但是在其他的实施例中单独传输/延迟电路331-335的每一个可以包括不同数目的单位周期延迟电路。
多路复用器336根据CAS等待时间信号(CLi，i＝3，4，5，6，7)，选择从第一、第二、第三、第四和第五单独传输/延迟电路331、332、333、334和335传输的内部时钟信号PCLK中的一个，从而产生经过补偿的内部时钟信号PCLK_C。
图5是根据本发明实施例的图3的第二传输/延迟电路340的详细方框图。如图5所示，第二传输/延迟电路340包括5个单独的传输/延迟电路341、342、343、344和345以及一个多路复用器346。第六单独传输/延迟电路341为CAS等待时间信号CLi为3的情形设定延迟，并且这一电路包括第四单位周期延迟电路3411、第五单位周期延迟电路3412、第六单位周期延迟电路3413和多个熔丝3414。第七、第八、第九和第十单独传输/延迟电路342、343、344和345的每一个包括与第一单独传输/延迟电路341的相同的组件，因此为了简短起见，这里只描述了第六单独传输/延迟电路341。电路342为CAS等待时间CLi为4的情形设定延迟，电路343为CAS等待时间CLi为5的情形设定延迟，电路344为CAS等待时间CLi为6的情形设定延迟，以及电路345为CAS等待时间CLi为7的情形设定延迟。
第六单独传输/延迟电路341将输出控制时钟信号PCLKDQ传输至多路复用器346。如果有的话，由第六单独传输/延迟电路341所施加的延迟的数量取决于标记为F5-F8的的熔丝3414中的那一个被切断。例如，当输出控制时钟信号PCLKDQ应当被延迟两个单位周期以使内部时钟信号PCLK的源时钟与输出控制时钟信号PCLKDQ的源时钟同步时，第七熔丝F7未切断而其他的熔丝F5、F6和F8被切断。尽管图5描述的本发明的实施例使用单位周期延迟电路3411-3413以及熔丝3414产生经过补偿的输出控制时钟信号PCLKDQ_C，但是本领域的技术人员应当明白，也可以使用其他的硬件对输出控制时钟信号PCLKDQ实现延迟。例如，可以使用金属选择代替熔丝来切断或连接到多路复用器346的传输/延迟路径。同样的，还应当明白，尽管在图5描述的实施例中单独传输/延迟电路341-345中的每一个包括3个单位周期延迟电路，但是在其他的实施例中单独传输/延迟电路341-345的每一个可以包括不同数目的单位周期延迟电路。
多路复用器346根据CAS等待时间信号(CLi，i＝3，4，5，6，7)，选择从第六、第七、第八、第九和第十单独传输/延迟电路341、342、343、344和345传输的输出控制时钟信号PCLKDQ中的一个，从而产生经过补偿的输出控制时钟信号PCLKDQ_C。
图6示出了根据本发明的同步半导体存储器件的一个实施例在CAS等待时间为6的情况下的范例性运行时序图。
如图6所示，与外部时钟信号ECLK同步地施加MRS命令MRS CMD。如箭头所指示的，这将CAS等待时间信号CL6激活至表示是6的CAS等待时间被激活的高电平。随后，与外部时钟ECLK的第四周期ECLK4同步地施加读取命令READ。这使得读取信息信号PREAD被激活至高电平达一预定时间。
在图6的实施例中，图3的输入延迟锁定环路310的输入锁定时间是3TCC。同样如图6所示，第一内部时钟信号PCLK的周期PCLK1使用外部时钟信号ECLK的第二周期(周期ECLK2)作为源时钟。在图6的示例中，图3的输出延迟锁定环路320的输出延迟时间是5TCC。同样如图6所示，输出控制时钟信号PCLKDQ的周期PCLKDQ1使用外部时钟信号ECLK的第一周期(周期ECLK1)作为源时钟。
如图6所示，为了使内部时钟信号PCLK的周期PCLK1的源时钟(ECLK2)与输出控制时钟信号PCLKDQ的周期PCLKDQ1的源时钟(ECLK1)同步，由图3的第二传输/延迟电路340通过延迟输出控制时钟信号PCLKDQ一个单位周期(TD＝TCC)来产生经过补偿的输出控制时钟PCLKDQ_C。由图3的第一传输/延迟电路通过无延迟的传输内部时钟信号PCLK来产生经过补偿的内部时钟PCLK_C。
同时，在与第一有效输出控制时钟信号相对应的在图6中标明为PCLKDQ5的输出控制时钟信号的后续周期之前，由标明为PCLKDQ2、PCLKDQ3和PCLKDQ4的输出控制时钟信号的周期所计时和产生的输出控制信号LATENCY被激活至高电平。输出控制时钟信号PCLKDQ被设定为在图6的tSAC(使输出延迟时间有效的时钟)之前产生，以满足条件tAC＝0，并且tSAC是一个与工作频率无关的固定时间。与标明为ECLK10的外部时钟信号ECLK的周期的上升和下降沿同步的输出作为第一数据D0和第二数据D1的数据DOUT。
根据本发明另外的实施例，提供一种同步半导体存储器件，其包含输入延迟锁定环路、输出延迟锁定环路、输出控制信号产生电路和输出缓冲器。输入延迟锁定环路在经过了输入锁定时间之后可以产生与外部时钟信号同步的内部时钟信号，并且输出延迟锁定环路在经过了输出锁定时间之后可以产生与外部时钟信号同步的输出控制时钟信号。输出控制信号产生电路可被用来响应于内部时钟信号和输出控制时钟信号而逐次的移位读取信息信号，所述内部时钟信号和输出控制时钟信号的两个源时钟是相同的，从而移位的读取信息信号中的一个被输出作为控制信号，所述输出控制信号用来响应于指示CAS等待时间的激活的CAS等待时间信号而指示数据输出周期。输出缓冲器缓冲内部数据并响应于读取命令来输出数据。
同步半导体存储器件还可以包括第一传输/延迟电路，其无延迟的传输内部时钟信号，或将内部时钟信号延迟至少一个周期，从而使内部时钟信号的源时钟与输出控制时钟信号的源时钟同步。同步半导体存储器件还可以包括第二传输/延迟电路，其无延迟的传输输出控制时钟信号，或将输出控制时钟信号延迟至少一个周期，从而使内部时钟信号的源时钟与输出控制时钟信号的源时钟同步。
第一传输/延迟电路还可以包括与每一个可能的CAS等待时间值相对应的多个单独的传输/延迟单元。这些单独的传输/延迟单元的每一个可以被用来经过未切断的熔丝无延迟的传输内部时钟信号，或可被用来经过未切断的熔丝将内部时钟信号延迟内部时钟信号的一个、两个或三个周期。第一传输/延迟电路还可以包括第一多路复用器，其响应于CAS等待时间信号来选择经由多个单独传输/延迟电路中的一个传输/延迟的内部时钟信号中的一个。
除了单独传输/延迟电路的每一个无延迟的传输或延迟输出控制时钟信号或者延迟输出控制时钟信号一个、两个或三个内部时钟信号的周期之外，可以以和第一传输/延迟电路同样的方式实现第二传输/延迟电路。第二传输/延迟电路还可以包括第二多路复用器，其响应于CAS等待时间信号来选择经由多个单独传输/延迟电路传输/延迟的输出控制时钟信号中的一个。
第一和第二传输/延迟电路中包含的单独传输/延迟电路的每一个包含3个单位周期延迟电路。第一单位周期延迟电路可以被用来将输入时钟信号延迟一个内部时钟信号的周期，第二单位周期延迟电路可以被用来将已经经由第一单位周期延迟电路延迟了的内部时钟信号延迟内部时钟信号的第二周期，以及第三单位周期延迟电路可以被用来将已经经由第一和第二单位周期延迟电路延迟了的内部时钟信号延迟内部时钟信号的第三周期。单独传输/延迟电路的每一个还包括第一熔丝，其可被用来将输入时钟信号无延迟的传输至多路复用器；第二熔丝，其可被用来将经由第一单位延迟电路延迟的输入时钟信号传输至多路复用器；第三熔丝，其可被用来将经由第二单位延迟电路延迟的输入时钟信号传输至多路复用器；和第四熔丝，其可被用来将经由第三单位延迟电路延迟的输入时钟信号传输至多路复用器。哪个信号将被传输至多路复用器取决于哪个熔丝被切断。
根据本发明实施例的同步半导体存储器件可以对输出控制信号产生电路中的时钟信号的源时钟进行同步，所述输出控制信号产生电路计时不同类型的时钟信号。因此，可以改善忙闲度误差的容许偏差，并且可以减少时钟抖动的影响以提供更加稳定的工作。
虽然已经详细示出了本发明，并参考示例性实施例对其进行了描述，但本领域的技术人员应当明白，可以在不背离如随后的权利要求所限定的本发明的精神和范围的前提下，对本发明在形式和细节上做出各种变化。

Claims (23)

1.一种响应与同步半导体存储器件相关的读取命令产生输出控制信号的方法，该方法包括以下步骤：
从一个外部时钟信号产生第一时钟信号；
从一个外部时钟信号产生第二时钟信号；
使所述第一时钟经过一个延迟电路以提供一个经过补偿的第一时钟信号；
在一个列地址选通(“CAS”)等待时间信号、经过补偿的第一时钟信号和第二时钟信号的基础上产生所述输出控制信号。
2.如权利要求1所述的方法，其中，经过补偿的第一时钟信号和第二时钟信号被同步到所述外部时钟信号的相同周期。
3.如权利要求1所述的方法，其中，从一个输入延迟锁定环路产生所述第一时钟信号，以便使该第一时钟信号在经过一个输入锁定时间之后与所述外部时钟信号同步，且其中，从一个输出延迟锁定环路产生所述第二时钟信号，以便使该第二时钟信号在经过一个输出锁定时间之后与所述外部时钟信号同步；其中，所述输入锁定时间与所述输出锁定时间不同。
4.如权利要求1所述的方法，其中，使所述第一时钟经过一个延迟电路以提供一个经过补偿的第一时钟信号的步骤包括使所述第一时钟信号经过将所述第一时钟信号延迟整数个时钟周期的延迟电路。
5.如权利要求1所述的方法，其中通过延迟电路传输第一时钟信号以提供补偿的第一时钟信号的步骤包括通过一个或多个单位周期延迟电路传输第一时钟信号。
6.如权利要求5所述的方法，其中，通过多个熔丝中的哪一个未被切断来确定第一时钟周期信号所经过的单位周期延迟电路的编号。
7.如权利要求6所述的方法，其中，所述第一时钟周期信号经过的单位周期延迟电路的编号还基于列地址选通(“CAS”)等待时间信号的值。
8.一种运行同步半导体存储器件的方法，该方法包括以下步骤：
产生与一个外部时钟信号的不同周期同步的第一时钟信号和第二时钟信号；
将所述第一时钟信号和第二时钟信号同步到所述外部时钟的相同周期；
响应于读取信息信号、列地址选通(“CAS”)等待时间信号和同步的第一和第二时钟信号而产生一个数据输出控制信号。
9.如权利要求8所述的方法，其中，第一时钟信号是一个内部时钟信号而第二时钟信号是一个输出控制时钟信号。
10.如权利要求8所述的方法，其中，将所述第一时钟信号和第二时钟信号同步到所述外部时钟信号的相同周期的步骤包括将所述第一时钟信号和第二时钟信号中的至少一个延迟整数个时钟周期。
11.如权利要求10所述的方法，其中，根据CAS等待时间信号来改变所述第一时钟信号和第二时钟信号中的至少一个被延迟的量。
12.如权利要求10所述的方法，其中，将所述第一时钟信号和第二时钟信号中的至少一个延迟整数个时钟周期的步骤包括使所述第一时钟信号和第二时钟信号中的至少一个经过至少一个单位周期延迟电路传输。
13.一种用于存储数据的同步半导体存储器件，包括：
第一时钟信号产生电路，用于产生与一个外部源时钟的第一周期同步的第一时钟信号；
第二时钟信号产生电路，用于产生与所述外部源时钟的第二周期同步的第二时钟信号；
输出控制信号产生电路，用于响应一个读取信号、列地址选通(“CAS”)等待时间信号、第一时钟信号和第二时钟信号而产生一个输出控制信号；
耦合在所述第一时钟信号产生电路和所述输出控制信号产生电路之间的第一传输/延迟电路，用于在所述第一时钟信号被传输至所述输出控制信号产生电路之前延迟该第一时钟信号，以便使该第一时钟信号和第二时钟信号被同步到所述外部源时钟的相同周期；和
输出缓冲器，用于响应所述输出控制信号输出所述数据。
14.如权利要求13所述的同步半导体存储器件，其中，所述第一传输/延迟电路包括多个传输/延迟单元，所述多个传输/延迟单元被用于将所述第一时钟信号延迟零个、一个、两个或三个时钟周期。
15.如权利要求13所述的同步半导体存储器件，还包括耦合在所述第二时钟信号产生电路和所述输出控制信号产生电路之间的第二传输/延迟电路，用于在所述第二时钟信号被传输至所述输出控制信号产生电路之前延迟该第二时钟信号，以便使所述第二时钟信号和第一时钟信号被同步到所述外部源时钟的相同周期。
16.如权利要求15所述的同步半导体存储器件，其中，所述第二传输/延迟电路包括多个传输/延迟单元，所述多个传输/延迟单元用于将所述第二时钟信号延迟零个、一个、两个或三个时钟周期。
17.如权利要求13所述的同步半导体存储器件，其中，所述第一传输/延迟电路根据CAS等待时间信号改变在所述第一时钟信号和所述第一时钟信号的延迟型式之间的延迟时间。
18.如权利要求13所述的同步半导体存储器件，其中，所述第一时钟信号是一个内部时钟信号而所述第二时钟信号是一个输出控制时钟信号。
19.如权利要求13所述的同步半导体存储器件，其中，所述第一传输/延迟电路包括：
多个延迟单元，其中的每一个包括多个单位周期延迟电路，所述多个单位周期延迟电路用于将所述第一时钟信号延迟零个、一个、两个或三个时钟周期；和
第一多路复用器，用于根据CAS等待时间信号来选择所述延迟电路中的一个的输出。
20.如权利要求19所述的同步半导体存储器件，其中，所述多个延迟电路中的每一个包括：
第一单位周期延迟电路，用于将所述内部时钟信号延迟内部时钟信号的一个周期；
第二单位周期延迟电路，用于将经由所述第一单位周期延迟电路延迟的内部时钟信号延迟内部时钟信号的一个周期；
第三单位周期延迟电路，用于将经由第二单位周期延迟电路延迟的内部时钟信号延迟内部时钟信号的一个周期；
第一熔丝，用于在第一熔丝未被切断时将内部时钟信号无延迟的传输至所述第一多路复用器；
第二熔丝，用于在第二熔丝未被切断时将经由第一单位周期延迟电路延迟的内部时钟信号传输至所述第一多路复用器；
第三熔丝，用于在第三熔丝未被切断时将经由第二单位周期延迟电路延迟的内部时钟信号传输至所述第一多路复用器；
第四熔丝，用于在第四熔丝未被切断时将经由第三单位周期延迟电路延迟的内部时钟信号传输至所述第一多路复用器。
21.一种同步半导体存储器件，包括：
第一时钟信号产生电路，用于产生与外部源时钟的第一周期同步的第一时钟信号；
第二时钟信号产生电路，用于产生与外部源时钟的第二周期同步的第二时钟信号；
延迟电路，其运行所述第一时钟信号和所述第二时钟信号中的至少一个，以将所述第一时钟信号和所述第二时钟信号同步到所述外部时钟的相同周期；
输出控制信号产生电路，用于响应读取信号、列地址选通(“CAS”)等待时间信号和同步的所述第一和第二时钟信号产生一个输出控制信号。
22.如权利要求21所述的同步半导体存储器件，其中，所述延迟电路包括多个传输/延迟单元，所述多个传输/延迟单元用于将所述第一时钟信号和所述第二时钟信号中的至少一个延迟整数个时钟周期。
23.如权利要求21所述的同步半导体存储器件，其中，根据CAS等待时间信号来改变所述第一时钟信号和所述第二时钟信号中的至少一个被延迟的数量。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100405327C (zh) * 2004-10-19 2008-07-23 三星电子株式会社 存储器系统、存储器设备和输出数据选通信号生成方法
CN100437826C (zh) * 2004-09-16 2008-11-26 展讯通信（上海）有限公司 有异步缓存的双倍速动态随机存取存储器控制装置及方法
CN100446124C (zh) * 2004-09-07 2008-12-24 威盛电子股份有限公司 侦测资料选通信号的方法
US7675810B2 (en) 2005-09-29 2010-03-09 Hynix Semiconductor, Inc. Semiconductor memory device
CN101207472B (zh) * 2006-12-20 2012-03-14 国际商业机器公司 同步时钟信道和数据信道信号的通信系统及接收器和方法
CN107919149A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7065666B2 (en) 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
KR100608372B1 (ko) * 2004-12-03 2006-08-08 주식회사 하이닉스반도체 동기식 메모리 장치의 데이타 출력 시점 조절 방법
KR100636930B1 (ko) 2004-12-28 2006-10-19 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브신호 발생회로
KR100605572B1 (ko) 2005-06-30 2006-07-31 주식회사 하이닉스반도체 반도체메모리소자
KR100792363B1 (ko) 2005-06-30 2008-01-09 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전원 생성회로
JP4757583B2 (ja) * 2005-09-20 2011-08-24 エルピーダメモリ株式会社 出力制御信号発生回路
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
US7675797B2 (en) * 2006-10-31 2010-03-09 Samsung Electronics Co., Ltd. CAS latency circuit and semiconductor memory device including the same
US8045406B2 (en) * 2006-10-31 2011-10-25 Samsung Electronics Co., Ltd. Latency circuit using division method related to CAS latency and semiconductor memory device
KR100829455B1 (ko) * 2006-11-13 2008-05-15 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 제어신호 생성회로 및방법
KR100798792B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 반도체 메모리 장치
JP2009124532A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体集積回路
TWI358735B (en) * 2008-01-03 2012-02-21 Nanya Technology Corp Memory access control method
JP2010056888A (ja) * 2008-08-28 2010-03-11 Elpida Memory Inc 同期化制御回路、半導体装置及び制御方法
US7948816B2 (en) * 2009-03-24 2011-05-24 Arm Limited Accessing data within a memory formed of memory banks
KR101131893B1 (ko) * 2010-07-06 2012-04-03 주식회사 하이닉스반도체 지연고정루프

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US93871A (en) * 1869-08-17 Joseph funck
KR950010564B1 (en) * 1992-10-02 1995-09-19 Samsung Electronics Co Ltd Data output buffer of synchronous semiconductor memory device
CN1224217A (zh) * 1998-01-23 1999-07-28 三菱电机株式会社 防止无效数据输出的时钟同步半导体存贮装置
KR100305646B1 (ko) * 1998-05-29 2001-11-30 박종섭 클럭보정회로
KR100306965B1 (ko) * 1998-08-07 2001-11-30 윤종용 동기형반도체메모리장치의데이터전송회로
DE69926084T2 (de) * 1998-12-15 2006-05-04 Matsushita Electric Industrial Co., Ltd., Kadoma Taktphasenregelsystem, integrierte schaltung und entwurfsverfahren dafür
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
KR100618797B1 (ko) * 2000-02-03 2006-09-08 삼성전자주식회사 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어회로
KR100366618B1 (ko) * 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
US6424592B1 (en) * 2000-11-30 2002-07-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having circuit for correcting data output timing
KR100378191B1 (ko) * 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치
KR100425472B1 (ko) * 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100446124C (zh) * 2004-09-07 2008-12-24 威盛电子股份有限公司 侦测资料选通信号的方法
CN100437826C (zh) * 2004-09-16 2008-11-26 展讯通信（上海）有限公司 有异步缓存的双倍速动态随机存取存储器控制装置及方法
CN100405327C (zh) * 2004-10-19 2008-07-23 三星电子株式会社 存储器系统、存储器设备和输出数据选通信号生成方法
US7675810B2 (en) 2005-09-29 2010-03-09 Hynix Semiconductor, Inc. Semiconductor memory device
CN101207472B (zh) * 2006-12-20 2012-03-14 国际商业机器公司 同步时钟信道和数据信道信号的通信系统及接收器和方法
CN107919149A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN107919149B (zh) * 2016-10-06 2021-04-30 爱思开海力士有限公司 半导体器件

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