KR100792363B1 - 반도체 메모리 장치의 내부전원 생성회로 - Google Patents

반도체 메모리 장치의 내부전원 생성회로 Download PDF

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Abstract

본 발명은 메모리 장치의 내부 동작 상태를 변화시킬 수 있도록 내부전압의 레벨을 조정할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기준전압과 감지전압의 레벨을 비교한 비교신호를 제공하기 위한 비교부; 상기 비교신호에 응답하여 내부전압 출력단의 전압을 예정된 레벨까지 상승시키고, 상기 내부전압 출력단에 대응하는 감지전압을 상기 비교부로 제공하기 위한 내부전압 출력부; 및 상기 내부전압 출력단을 상기 예정된 레벨보다 더 높으면서도, 서로 다른 다수개의 전압레벨중 제어코드에 대응하여 선택된 전압레벨로 상승하도록 제어하는 내부전압 출력제어부를 구비하며, 상기 내부전압 출력단에 인가된 전압을 내부전압으로 출력하는 반도체 메모리 장치의 내부전압 생성회로를 제공한다.
반도체, 메모리, 카스레이턴시, 내부전원, 저항.

Description

반도체 메모리 장치의 내부전원 생성회로{INTERNAL VOLTAGE GENERATOR OF SEMICONDUCTOR DEVICE}
도1은 종래기술에 의한 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도.
도3은 DDR 동기식 메모리 장치의 JEDEC 스펙을 나타내는 도표.
도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도.
도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
MP1 ~ MP15 : 피모스트랜지스터
MN1 ~ MN6 : 앤모스트랜지스터
R1 ~ R7 : 저항
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부전원에 관한 것이다.
일반적으로 반도체 메모리 장치는 내부의 회로에서 필요한 내부전원을 생성하여 제공하는 내부전압 생성회로를 구비하고 있다.
내부전압 생성회로는 외부에서 입력되는 전원전압과 접지전압을 인가받아 내부회로에서 필요한 전압레벨을 가지는 내부전압을 생성하여 출력하게 된다.
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 회로도로서, 특히 내부전압을 출력하기 위한 내부전압 생성부를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치의 내부전압 생성부는 기준전압(VREF)과 감지전압(Vd)의 전압레벨을 비교하기 위한 비교부(10)와, 비교부(10)에서 비교한 결과에 대응하는 내부전압(Vint)을 출력하고, 출력되는 내부전압(Vint)의 레벨에 대응하는 감지전압(Vd)을 출력하기 위한 내부전압 출력부(20)을 구비한다.
비교부(10)은 전원전압 공급단(VDD)에 일측이 접속되고, 타측에는 게이트단이 접속되어 다이오드로 동작하는 피모스트랜지스터(MP2)와, 전원전압 공급단(VDD)에 일측이 접속되고 게이트단이 피모스트랜지스터(MP2)의 게이트에 접속되어 피모 스트랜지스터(MP2)와 전류미러를 형성하는 피모스트랜지터(MP1)와, 일측이 피모스트랜지스터(MP1)의 타측에 접속되며 게이트로 기준전압(VREF)을 입력받는 앤모스트랜지스터(MN2)와, 일측이 피모스트랜지스터(MN2)의 타측에 접속되며 게이트로 감지전압(Vd)을 입력받는 앤모스트랜지스터(MN3)와, 앤모스트랜지스터(MN2,MN3)의 타측에 일측이 공통으로 접속되고 타측은 접지전압 공급단(VSSI)에 접속되며 게이트로 기준전압(VREF)을 인가받는 모스트랜지스터(MN1)를 구비한다.
비교부(10)의 비교결과는 피모스트랜지스터(MP1)와 앤모스트랜지스터(MN2)의 공통노드를 통해 내부전압 출력부(20)로 제공된다.
내부전압 출력부(20)는 일측이 전원전압 공급답(VDD)에 접속되며 게이트로 비교부(10)의 비교결과를 제공받고 타측이 내부전압(Vint)을 제공하는 노드(X)에 접속된 피모스트랜지스터(MP3)와, 내부전압(Vint)을 제공하는 노드(X)와 접지전압 공급단(VSSI) 사이에 직렬연결된 저항(Ra,Rb)를 구비한다. 직렬연결된 두 저항(Ra,Rb)의 공통 노드에 인가되는 전압이 감지전압(Vd)으로, 앤모스트랜지스터(MN3)의 게이트로 출력된다.
계속해서 기준전압을 인가받아 내부전압을 생성하여 출력하게 되는 종래기술에 의한 내부전압 생성부의 동작을 살펴본다.
먼저 비교부(10)에 기준전압(VREF)이 입력되면, 앤모스트랜지스터(MN1)가 턴온상태가 되어 비교부(10)가 활성화 상태가 된다.
이어서 비교부(10)에서는 기준전압(VREF)와 감지전압(Vd)의 전압레벨을 비교하여, 기준전압(VREF)의 레벨이 감지전압(Vd)의 레벨보다 높은 상태이면, 로우레벨 의 비교신호(Vc)를 내부전압 출력부(20)의 피모스트랜지스터(MP3) 게이트단으로 출력한다.
따라서 피모스트랜지스터(MP3)는 턴온 상태가 되고, 그로 인해 노드(X)의 전압은 증가하게 되며, 감지전압(Vd)의 전압레벨도 증가하게 된다.
감지전압(Vd)의 전압레벨은 증가된 상태로 비교부(10)로 입력되며, 기준전압(VREF)의 전압레벨이 감지전압(Vd)의 레벨보다 낮아질 때까지 로우레벨의 비교신호(Vc)가 내부전압 출력부(20)의 피모스트랜지스터(MP3) 게이트단으로 출력된다.
비교부(10)에 입력되는 기준전압(VREF)의 전압레벨이 감지전압(Vd)의 전압레벨보다 낮게 되면 하이레벨의 신호가 내부전압 출력부(20)의 피모스트랜지스터(MP3) 게이트단으로 출력된다. 따라서 노드(X)의 전압과 감지전압(Vd)의 전압레벨이 더 이상 증가되지 않고 일정한 상태를 유지하게 된다. 일정한 상태가 유지될 때에 노드(X)에 인가되는 전압이 내부전압(Vint)로 메모리 장치의 코어회로로 제공되는 것이다.
만약 반도체 메모리 장치가 동작중에 내부전압(Vint)의 전압레벨이 감소하게 되어 비교부(10)에 입력되는 기준전압(VREF)보다 더 낮은 레벨의 감지전압(Vd)이 비교부(10)로 입력되면, 비교부(10)에서는 다시 로우레벨의 비교신호(Vc)를 내부전압 출력부(20)의 피모스트랜지스터(MP3) 게이트단으로 출력된다. 따라서 내부전압(Vint)과 감지전압(Vd)의 전압레벨은 다시 예정된 레벨까지 상승하게 되는 것이다.
비교부(10)에 입력되는 기준전압(VREF)은 외부에서 입력되는 전원전압의 전위상태, 공정상의 변화, 동작시 주변온도의 변화에 대해 일정한 레벨을 가지는 신 호이다.
종래기술에서는 전술한 바와 같이 내부전압(Vint)를 생성하기 때문에, 메모리 장치가 패키지된 상태에서 테스트시나 사용자의 요구에 의해 내부전압의 상태를 변화시키려고 하여도 할수 있는 어떠한 방법도 없었다.
외부에서 공급되는 전원전압(VDD)의 전압레벨을 증가시키더라도, 내부전압 생성부에 의해 생성되는 내부전압(Vint)은 일정한 레벨을 유지하게 되어, 그 전위를 바꿀 수가 없었다.
그래서 테스트시나 사용자의 필요에 의해 메모리 장치의 내부 처리속도를 변화시키기 위해 내부전압의 레벨을 변화를 주려고 해도 현재로서는 그것이 불가능하다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 메모리 장치의 내부 동작 상태를 변화시킬 수 있도록 내부전압의 레벨을 조정할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 기준전압과 감지전압의 레벨을 비교한 비교신호를 제공하기 위한 비교부; 상기 비교신호에 응답하여 내부전압 출력단의 전압을 예정된 레벨까지 상승시키고, 상기 내부전압 출력단에 대응하는 감지전압을 상기 비교부로 제공하기 위한 내부전압 출력부; 및 상기 내부전압 출력단을 상기 예정된 레벨보다 더 높으면서도, 서로 다른 다수개의 전압레벨중 제어코드에 대응하여 선택된 전압레벨로 상승하도록 제어하는 내부전압 출력제어부를 구비하며, 상기 내부전압 출력단에 인가된 전압을 내부전압으로 출력하는 반도체 메모리 장치의 내부전압 생성회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로는 기준전압(VREF)과 감지전압(Vd)의 레벨을 비교한 비교신호(Vc)를 제공하기 위한 비교부(100)와, 비교신호(Vc)에 응답하여 내부전압 출력단(int)의 전압을 예정된 레벨까지 상승시키고, 내부전압 출력단(int)에 대응하는 감지전압(Vd)을 비교부(10)로 제공하기 위한 내부전압 출력부(200)와, 내부전압 출력단(int)을 예정된 레벨보다 더 높으면서도 서로 다른 다수개의 전압레벨중 제어코드에 대응하여 선택된 레벨로 상승하도록 제어하는 내부전압 출력제어부(300)를 구비하며, 내부전압 출력단(300)에 인가된 전압을 내부전압으로 출력하는 것을 특징으로 한다.
내부전압 출력제어부(100)는 카스레이턴시(Cas Latency)에 대응하여 입력되 는 정보를 제어코드(A,B,C)로 이용하는 것을 특징으로 한다.
내부전압 출력제어부(100)는 일측이 전원전압 공급단(VDD)에 접속되며, 게이트로 제어코드(A,B,C)중 대응하는 하나를 입력받는 병렬연결된 다수의 모스트랜지스터(MP7 ~ MP9)와, 일측이 모스트랜지스터(MP7 ~ MP9)중 대응하는 하나의 타측노드에 각각 접속되며, 타측은 내부전압 출력단(int)에 공통으로 접속된 병렬연결된 다수의 제1 저항(R5,R6,R7)을 구비한다.
내부전압 출력부(100)는 전원전압 공급단(VDD)에 일측이 접속되며, 타측은 내부전압 출력단(int)에 접속되며, 게이트로 비교신호(Vc)를 인가받는 피모스트랜지스터(MP6)와, 피모스트랜지스터(MP6)의 타측과 접지전압 공급단(VSSI) 사이에 적어도 2개 이상이 직렬연결된 저항(R1 ~ R4)을 구비하며, 저항(R1 ~ R4)에 의해 분배되는 전압을 감지전압(Vc)으로 제공하는 것을 특징으로 한다.
비교부(100)는 전원전압 공급단(VDD)에 일측이 접속되며, 게이트단이 타측에 접속된 다이오드형 피모스트랜지스터(MP5)와, 일측이 전원전압 공급단(VDD)에 접속되며, 피모스트랜지스터(MP5)의 게이트에 게이트가 접속되어 피모스랜지스터(MP5)와 전류미러를 형성하는 피모스트랜지스터(MP4)와, 게이트로 기준전압(VREF)을 인가받고, 일측이 피모스트랜지스터(MP4)의 타측에 접속된 앤모스트랜지스터(MN5)와, 게이트로 감지전압(Vd)을 인가받고, 일측이 피모스트랜지스터(MP5)의 타측에 접속된 앤모스트랜지스터(MN6)와, 앤모스트랜지스터(MN5,MN6)의 공통 타측과 접지전압 공급단(VSSI)에 일측과 타측이 각각 접속되며, 게이트로 기준전압(VREF)을 인가받는 앤모스트랜지스터(MP4)를 구비한다.
여기서 비교신호(Vc)는 피모스트랜지스터(MP4)와 앤모스트랜지스터(MN5)의 공통노드를 통해 비교신호(Vc)를 제공하게 된다.
도3은 DDR 동기식 메모리 장치의 JEDEC 스펙을 나타내는 도표이다.
계속해서 도2와 도3을 참조하여 본 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로의 동작을 설명한다.
비교부(100)에 기준전압(VREF)이 입력되면, 앤모스트랜지스터(MN4)가 턴온상태가 되어 비교부(100)가 활성화 상태가 된다.
이어서 비교부(100)에서는 기준전압(VREF)과 감지전압(Vd)의 전압레벨을 비교하여, 기준전압(VREF)의 레벨이 감지전압(Vd)의 레벨보다 높은 상태이면, 로우레벨의 비교신호(Vc)를 내부전압 출력부(200)의 피모스트랜지스터(MP6) 게이트단으로 출력한다.
따라서 피모스트랜지스터(MP6)는 턴온 상태가 되고, 그로 인해 내부전압 출력단(int)의 전압은 증가하게 되며, 감지전압(Vd)의 전압레벨도 증가하게 된다.
기준전압(VREF)의 전압레벨이 감지전압(Vd)의 레벨보다 낮아질 때까지 로우레벨의 비교신호(Vc)가 내부전압 출력부(200)의 피모스트랜지스터(MP6) 게이트단으로 출력되어, 감지전압(Vd)의 전압레벨은 증가된 상태로 비교부(100)로 입력된다.
비교부(100)에 입력되는 기준전압(VREF)의 전압레벨이 감지전압(Vd)의 전압레벨보다 낮아지게 되면, 하이레벨의 비교신호(Vc)가 내부전압 출력부(200)의 피모스트랜지스터(MP6) 게이트단으로 출력된다.
따라서 내부전압 출력단(int)의 전압과 감지전압(Vd)의 전압레벨이 더 이상 증가되지 않고 일정한 상태를 유지하게 된다. 일정한 상태가 유지될 때에 내부전압 출력단(int)에 인가되는 전압이 내부전압(Vint)으로 되어 메모리 장치의 코어회로로 제공되는 것이다.
만약 반도체 메모리 장치가 동작중에 내부전압(Vint)의 전압레벨이 감소하게 되어 비교부(100)에 입력되는 기준전압(VREF)보다 더 낮은 레벨의 감지전압(Vd)이 비교부(100)로 입력되면 비교부(100)에서는 다시 로우레벨의 비교신호(Vc)를 내부전압 출력부(200)의 피모스트랜지스터(MP6) 게이트단으로 출력된다. 따라서 내부전압(Vint)과 감지전압(Vd)의 전압레벨은 다시 예정된 레벨까지 상승하게 되는 것이다.
비교부(100)에 입력되는 기준전압(VREF)은 외부에서 입력되는 전원전압의 전위상태, 공정상의 변화, 동작시 주변온도의 변화에 대해 일정한 레벨을 가지는 신호이다.
한편, 내부전압 생성회로에서 출력되는 내부전압(Vint)의 레벨을 조절해야 할 필요가 있을 경우에는 내부전압 출력제어부(300)에 입력되는 제어코드(A,B,C)를 통해 원하는 정보를 입력하게 된다.
통상적인 동작시에는 제어코드(A,B,C)는 모두 하이레벨을 유지하고 있어 내부전압 출력제어부(300)의 피모스트랜지스터(MP7,MP8,MP9)는 턴오프상태이다.
내부전압(Vint)의 레벨을 조절하는 경우에 제어코드(A,B,C)에 변화를 주게 되는데, 제어코드(A,B,C)로 로우레벨, 하이레벨, 하이레벨의 신호가 각각 입력되면, 모스트랜지스터(MP7)이 턴온 상태가 되어 내부전압 출력단(int)의 전압레벨이 일정한 레벨만큼 상승된다.
만약, 제어코드(A,B,C)로 로우레벨, 로우레벨, 로우레벨의 신호가 입력되면, 피모스트랜지스터(MP7,MP8,MP9)가 모두 턴온되어 내부전압 출력단(int)의 전압레벨은 가장 도2에 도시된 내부전압 출력제어부(300)가 할 수 있는 가장 높은 래벨까지 상승한다.
이렇게 내부전압 출력제어부(300)를 통해 내부전압 출력단(int)의 전압레벨을 상승시킬 수 있게 됨으로서, 테스트시나 사용자가 필요할 때에 다양하게 내부전압의 레벨을 조정할 수 있게 된다.
내부전압의 전압레벨을 조절하게 되면 메모리 장치의 동작 속도를 자유롭게 바꿀수 있게 되어 다양하게 적용할 수 있는 것이다.
여기서 제어코드(A,B,C)는 카스레이턴시에 대한 정보를 입력하기 위해 사용하는 방법을 적용하였다.
즉, 메모리 장치가 동작중에 /CS, /RAS, /CAS, /WE이 모두 로우레벨인 경우, 즉, MRS 명령상태에서 어드레스핀중 A4 ~ A6을 통해 입력되는 정보는 카스레이턴시에 관한 정보인데, 이 신호를 내부전압 출력제어부(300)에 입력되는 제어코드로도 활용하게 되는 것이다.
참고적으로 512 DDR 동기식 메모리 장치의 MRS명령시, 어드레스핀 A0~ A2는 버스트 길이, A3은 버스트 타입, A4 ~ A6은 카스레이턴시, A7 ~ A12는 동작모드에 관한 설정을 입력받게 된다. 도3은 512 DDR 동기식 메모리 장치의 MRS명령에 관한 정보를 나타내는 도표이다.
도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 제2 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로는 제1 실시예에서와 같은 구성이나, 내부전압 출력제어부(400)의 구성은 저항과 모스트랜지스터의 위치를 변화시켜 구성하였다.
내부전압 출력제어부(300)는 일측이 전원전압 공급단(VDD)에 공통 접속되는 병렬연결된 다수의 저항(R1 ~ R4)에 일측이 다수의 저항(R8 ~ R10)중 대응하는 저항의 타측에 각각 접속되며, 타측은 내부전압 출력단(Vint)에 공통으로 접속되고, 게이트로 제어코드(A,B,C)중 대응하는 하나를 입력받는 병렬연결된 다수의 모스트랜지스터(MP10 ~ MP12)를 구비한다.
여기서도 제어코드(A,B,C)는 카스레이턴시에 대응하여 입력되는 정보를 이용한다. 전체적인 동작은 제1 실시예에서와 같기 때문에 자세한 동작설명은 생략한다.
도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로를 나타내는 회로도이다.
도5에 도시된 제3 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로는 제1 실시예에 따른 반도체 메모리 장치의 내부전압 생성회로와 같은 구성으로 되어 있으나, 내부전압 출력제어부(300)에서 내부전압 출력단(int)의 전압을 상승시키는 방법이 다른다.
내부전압 출력제어부(300)에 구비된 병렬연결된 다수의 저항이 내부전압 출 력단(int)에 공통으로 접속되는 것이 아니라, 각각이 내부전압 출력부(200)에 구비된 다수의 저항 일측단에 각각 접속되도록 구성하였다.
내부전압 출력제어부(500)는 일측이 전원전압 공급단(VDD)에 공통 접속되며 타측은 내부전압 출력부(200)에 구비되는 다수의 저항(R1 ~ R4)중 대응하는 저항의 타측에 각각 접속되는 병렬연결된 다수의 저항(R5 ~ R7)과, 일측이 다수의 저항(R5 ~ R7)중 대응하는 저항의 타측에 각각 접속되며, 타측은 전원전압 공급단(VDD)에 공통으로 접속되며, 게이트로 제어코드(A,B,C)중 대응하는 하나를 입력받는 병렬연결된 다수의 모스트랜지스터(MP13 ~ MP15)를 구비한다.
여기서도 제어코드(A,B,C)는 카스레이턴시에 대응하여 입력되는 정보를 이용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 MRS 동작시에 사용되는 카스레이시등의 정보를 이용하여 내부전압의 전압레벨을 조절하여 줌으로서 테스트시나 사용자가 원하는 때에 메모리 장치의 동작속도를 조절할 수 있게 되었다.
따라서 반도체 메모리 장치를 패키지 한 상태에서도 다양한 내부전압 레벨로 동작시킬 수 있어, 메모리 장치의 연구개발에 보다 효과적이고, 사용자는 다양한 시스템에 적용할 수 있다.

Claims (10)

  1. 기준전압과 감지전압의 레벨을 비교한 비교신호를 제공하기 위한 비교부;
    상기 비교신호에 응답하여 내부전압 출력단의 전압을 예정된 레벨까지 상승시키고, 상기 내부전압 출력단에 대응하는 감지전압을 상기 비교부로 제공하기 위한 내부전압 출력부; 및
    상기 내부전압 출력단을 상기 예정된 레벨보다 더 높으면서도, 서로 다른 다수개의 전압레벨중 제어코드에 대응하여 선택된 전압레벨로 상승하도록 제어하는 내부전압 출력제어부를 구비하며,
    상기 내부전압 출력단에 인가된 전압을 내부전압으로 출력하는 반도체 메모리 장치의 내부전압 생성회로.
  2. 제 1 항에 있어서,
    상기 내부전압 출력제어부는
    카스레이턴시에 대응하여 입력되는 정보를 상기 제어코드로 이용하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  3. 제 1 항에 있어서,
    상기 내부전압 출력제어부는
    일측이 각각 전원전압 공급단에 접속되며, 게이트로 상기 제어코드중 대응하는 하나를 입력받는 병렬연결된 다수의 모스트랜지스터; 및
    일측이 상기 모스트랜지스터중 대응하는 하나의 타측노드에 각각 접속되며, 타측은 상기 내부전압 출력단에 공통으로 접속된 병렬연결된 다수의 제1 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  4. 제 1 항에 있어서,
    상기 내부전압 출력제어부는
    일측이 전원전압 공급단에 공통 접속되는 병렬연결된 다수의 제1 저항;
    일측이 상기 다수의 저항중 대응하는 저항의 타측에 각각 접속되며, 타측은 상기 내부전압 출력단에 공통으로 접속되고, 게이트로 상기 제어코드중 대응하는 하나를 입력받는 병렬연결된 다수의 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제어코드는
    카스레이턴시에 대응하여 입력되는 정보를 이용하는 것을 특징으로 하는 내 부전압 생성회로.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 내부전압 출력부는
    상기 전원전압 공급단에 일측이 접속되며, 타측은 상기 내부전압 출력단에 접속되며, 게이트로 상기 비교신호를 인가받는 제1 피모스트랜지스터; 및
    상기 제1 피모스트랜지스터의 타측과 접지전압 공급단 사이에 적어도 2개 이상이 직렬연결된 제2 저항을 구비하며,
    상기 제2 저항에 의해 분배되는 전압을 상기 감지전압으로 제공하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  7. 제 6 항에 있어서,
    상기 비교부는
    상기 전원전압 공급단에 일측이 접속되며, 게이트단이 타측에 접속된 다이오드형 제2 피모스트랜지스터;
    일측이 상기 전원전압 공급단에 접속되며, 상기 제2 피모스트랜지스터의 게이트에 게이트가 접속되어 상기 제2 피모스랜지스터와 전류미러를 형성하는 제3 피모스트랜지스터;
    게이트로 상기 기준전압을 인가받고, 일측이 상기 제3 피모스트랜지스터의 타측에 접속된 제1 앤모스트랜지스터;
    게이트로 상기 감지전압을 인가받고, 일측이 상기 제2 피모스트랜지스터의 타측에 접속된 제2 앤모스트랜지스터; 및
    상기 제1 및 제2 앤모스트랜지스터의 공통 타측과 상기 접지전압 공급단에 일측과 타측이 각각 접속되며, 게이트로 상기 기준전압을 인가받는 제3 앤모스트랜지스터를 구비하며, 상기 제3 피모스트랜지스터와 상기 제1 앤모스트랜지스터의 공통노드를 통해 상기 비교신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  8. 제 1 항에 있어서,
    상기 내부전압 출력부는
    상기 전원전압 공급단에 일측이 접속되며, 타측은 상기 내부전압 출력단에 접속되며, 게이트로 상기 비교신호를 인가받는 제1 모스트랜지스터; 및
    상기 제1 모스트랜지스터의 타측과 접지전압 공급단 사이에 적어도 2개 이상이 직렬연결된 제1 저항을 구비하며,
    상기 제1 저항에 의해 분배되는 전압을 상기 감지전압으로 제공하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  9. 제 8 항에 있어서,
    상기 내부전압 출력제어부는
    타측이 상기 내부전압 출력단에 구비되는 직렬연결된 다수의 제1 저항중 대응하는 저항의 일측단에 접속되는 병렬연결된 다수의 제2 저항; 및
    일측이 전원전압 공급단에 공통 접속되며, 타측은 상기 다수의 제2 저항중 대응하는 저항의 일측단에 각각 접속되며, 게이트로 상기 제어코드중 대응하는 하나를 입력받는 병렬연결된 다수의 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 생성회로.
  10. 제 9 항에 있어서,
    상기 제어코드는
    카스레이턴시에 대응하여 입력되는 정보를 이용하는 것을 특징으로 하는 내부전압 생성회로.
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