KR100570076B1 - 전압 조절 회로 및 그 조절 방법 - Google Patents

전압 조절 회로 및 그 조절 방법 Download PDF

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Abstract

본 발명은 전압 조절 회로 및 그 조절 방법에 관한 것으로, 반도체 메모리 소자의 코어 전압을 디바이드하여 기준 전압을 발생시키기 위한 기준 전압 발생기와, 테스트 모드에서의 테스트 신호에 따라 상기 코어 전압을 조절하지 않고도 상기 기준 전압이 조절되도록 상기 기준 전압 발생기를 제어하기 위한 제어부와, 상기 기준 전압에 따라 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 가변적으로 발생시키기 위한 전압 발생기를 포함하는 전압 조절 회로 및 그 조절 방법이 제시된다.
전압 조절 회로, 비트라인 프리차지 전압, 셀 플레이트 전압, 테스트 모드

Description

전압 조절 회로 및 그 조절 방법{Voltage regulating circuit and method of regulating the voltage}
도 1은 종래의 전압 조절 회로도.
도 2는 본 발명에 따른 전압 조절정 회로도.
도 3은 본 발명에 따른 전압 조절 회로의 파형도.
도 4는 본 발명의 다른 실시 예에 따른 전압 조절 회로도.
도 5는 본 발명의 또 다른 실시 예에 따른 전압 조절 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21, 31 및 41 : 제어부
22, 32 및 42 : 기준 전압 발생기
23 및 33 : 비트라인 프리차지 전압 발생기
24 및 43 : 셀 플레이트 전압 발생기
본 발명은 전압 조절 회로 및 그 조절 방법에 관한 것으로, 특히 테스트 모드에서 제어 신호를 이용하여 기준 전압 발생기를 제어하여 코어 전압을 변화시키지 않고도 기준 전압을 조절함으로써 최적화된 비트라인 프리차지 전압 및 셀 플레이트 전압을 발생시킬 수 있는 전압 조절 회로 및 그 조절 방법에 관한 것이다.
비트라인 프리차지 전압(bitline precharge voltage)은 DRAM의 대기 동작에서 비트라인과 연결되어 비트라인을 초기화시키기 위한 전압이고, 셀 플레이트 전압(cell plate voltage)은 DRAM 셀의 캐패시터의 플레이트에 연결되어 셀 트랜지스터의 양단에 걸리는 전위차를 작게하여 누설 전류를 억제할 목적으로 인가하는 전압이다.
도 1은 종래의 비트라인 프리차지 전압과 셀 플레이트 전압을 발생시키기 위한 회로도이다.
동일한 크기의 저항인 제 1 및 제 2 저항(R11 및 R12)로 구성된 기준 전압 발생기(11)는 액티브시의 코어 전압(VCORE)을 분배하여 1/2VCORE의 기준 전압(Vref)를 발생시킨다. 비트라인 프리차지 전압 발생기(12) 및 셀 플레이트 전압 발생기(13)는 기준 전압(Vref)을 입력하여 1/2VCORE의 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)을 발생시킨다.
상기한 바와 같이 종래의 비트라인 프리차지 전압 및 셀 플레이트 전압 발 생 회로는 코어 전압(VCORE)이 변화하면 기준 전압 발생기에서 발생되는 기준 전압(Vref)이 변화되고, 이에 의해 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)이 변화된다. 그런데, 코어 전압(VCORE)을 일정하게 유지한 상태에서 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)을 임의로 조절할 수 있는 방법이 없다.
본 발명의 목적은 테스트 모드에서 제어 신호를 이용하여 기준 전압 발생기를 제어하여 코어 전압을 조절하지 않고도 기준 전압을 조절함으로써 비트라인 프리차지 전압 및 셀 플레이트 전압을 조절할 수 있는 전압 조절 회로 및 그 조절 방법을 제공하는데 있다.
본 발명에 따른 전압 조절 회로는 반도체 메모리 소자의 코어 전압을 디바이드하여 기준 전압을 발생시키기 위한 기준 전압 발생기; 테스트 모드 신호들에 응답하여 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 상승시키거나 하강시켜서 상기 기준전압을 가변시키는 제어부; 및 상기 기준 전압에 따라 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 가변적으로 발생시키기 위한 전압 발생기를 포함한다.
상기 기준 전압 발생기는 다수의 저항이 직렬 연결되어 상기 저항들의 비에 따라 상기 기준 전압을 발생시킨다.
상기 제어부는 상기 기준 전압을 상승시키기 위한 제 1 테스트 모드 신호에 따라 구동되어 상기 기준 전압 발생기의 하나의 저항을 비활성화시켜 상기 기준 전압을 상승시키기 위한 제 1 트랜지스터와, 상기 기준 전압을 하강시키기 위한 제 2 테스트 모드 신호에 따라 상기 기준 전압 발생기의 다른 하나의 저항을 비활성화시켜 상기 기준 전압을 하강시키기 위한 제 2 트랜지스터를 포함한다.
한편, 본 발명에 따른 전압 조절 회로는 코어 전원 단자와 접지 단자 사이에 다수의 저항이 직렬 연결되고, 상기 저항들의 비에 따라 상기 코어 전압을 디바이드하여 기준 전압을 발생시키기 위한 기준 전압 발생기와, 제 1 테스트 모드 신호에 따라 상기 기준 전압 발생기의 상기 코어 전원 단자측의 저항을 비활성화시켜 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 상승시키기 위한 제 1 트랜지스터와, 제 2 테스트 모드 신호에 따라 상기 기준 전압 발생기의 상기 접지 단자측의 저항을 비활성화시켜 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 하강시키기 위한 제 2 트랜지스터와, 상기 기준 전압에 따라 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 가변적으로 발생시키기 위한 전압 발생기를 포함한다.
또한, 본 발명에 따른 전압 조절 회로는 코어 전압에 따라 기준 전압 발생기로부터 발생된 기준 전압을 이용하여 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 발생시키는 단계와, 제 1 테스트 모드 신호에 따라 상기 기준 전압 발생기를 제어하여 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 상승시키고, 상기 상승된 기준 전압을 이용하여 상기 비트라인 프리차지 전압 및/또는 셀 플레이 트 전압을 상승시키는 단계와, 제 2 테스트 모드 신호에 따라 상기 기준 전압 발생기를 제어하여 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 하강시키고, 상기 하강된 기준 전압을 이용하여 상기 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 하강시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 비트라인 프리차지 전압 및 셀 플레이트 전압을 조절하기 위한 전압 조절 회로도이다.
제어부(21)는 코어 전원 단자(VCORE)와 제 1 노드(Q21) 사이에 접속되어 테스트 모드 전압 상승 신호(tm_up)를 반전시키는 인버터(I21)의 출력 신호에 따라 구동되는 PMOS 트랜지스터(P21)와 제 2 노드(Q22)와 접지 단자(VSS) 사이에 접속되어 테스트 모드 전압 하강 신호(tm_down)에 따라 구동되는 NMOS 트랜지스터(N21)로 구성되어 기준 전압 발생기(22)의 전류 경로를 변경하여 저항값을 변화시킨다.
기준 전압 발생기(22)는 다수의 저항, 예를들어 제 1 내지 제 4 저항(R21 내지 R24)이 직렬 연결되어 구성되는데, 기본적으로 제 1 및 제 2 저항(R21 및 R22)과 제 3 및 제 4 저항(R23 및 R24)의 비에 따라 제 3 노드(Q23)에서 기준 전압(Vref)을 발생시킨다. 여기서, 제 1 및 제 2 저항(R21 및 R22)의 합과 제 3 및 제 4 저항(R23 및 R24)의 합은 같다. 그러나, 제어부(21)에 따라 제 1 저항(R21) 또는 제 4 저항(R24)이 비활성화되어 저항값이 변화하기 때문에 기준 전압(Vref)이 변화되어 발생된다.
비트라인 프리차지 전압 발생기(23) 및 셀 플레이트 전압 발생기(24)는 기준 전압(Vref)을 입력하여 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)을 발생시킨다.
상기와 같이 구성되는 본 발명에 따른 비트라인 프리차지 전압 및 셀 플레이트 전압을 조절하기 위한 전압 조절 회로의 구동 방법을 설명하면 다음과 같다.
노멀 상태에서 테스트 모드 전압 상승 신호(tm_up)와 테스트 모드 전압 하강 신호(tm_down)가 로우 상태로 인가되면, 로우 상태의 테스트 모드 전압 상승 신호(tm_up)는 인버터(I21)를 통해 하이 상태로 반전되고, 이에 의해 PMOS 트랜지스터(P21)가 턴오프된다. 그리고, 로우 상태의 테스트 모드 전압 하강 신호(tm_down)에 의해 NMOS 트랜지스터(N21)가 턴오프된다. 따라서, 기준 전압 발생기(22)는 제 1 및 제 2 저항(R21 및 R22)과 제 3 및 제 4 저항(R23 및 R24)의 비에 따라 코어 전압(VCORE)를 분배하여 1/2VCORE의 기준 전압(Vref)를 발생시킨다. 이 기준 전압(Vref)을 비트라인 프리차지 전압 발생기(23) 및 셀 플레이트 전압 발생기(24)가 입력하여 1/2VCORE의 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)를 발생시킨다.
코어 전압(VCORE)을 일정하게 유지하면서도 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)을 상승시키기 위해서 테스트 모드 전압 상승 신호(tm_up)가 하이 상태로 인가되고 테스트 모드 전압 하강 신호(tm_down)가 로우 상태로 인가되면, 하이 상태의 테스트 모드 전압 상승 신호(tm_up)는 인버터(I21)를 통해 로우 상태로 반전되고, 이에 의해 PMOS 트랜지스터(P21)가 턴온된다. 그리고, 로우 상태의 테스트 모드 전압 하강 신호(tm_down)에 의해 NMOS 트랜지스터(N21)가 턴오프된다. PMOS 트랜지스터(P21)가 턴온되기 때문에 제 1 저항(R21)은 비활성화된다. 따라서, 기준 전압 발생기(22)는 제 2 저항(R22)과 제 3 및 제 4 저항(R23 및 R24)의 비에 따라 전원 전압(VCORE)를 분배하여 1/2VCORE보다 큰 기준 전압(Vref)를 발생시킨다. 이 기준 전압(Vref)을 비트라인 프리차지 전압 발생기(23) 및 셀 플레이트 전압 발생기(24)가 입력하여 1/2VCORE보다 큰 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)를 발생시킨다.
코어 전압(VCORE)을 일정하게 유지하면서도 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)을 하강시키기 위해서 테스트 모드 전압 상승 신호(tm_up)라 로우 상태로 인가되고, 테스트 모드 전압 하강 신호(tm_down)가 하이 상태로 인가되면, 로우 상태의 테스트 모드 전압 상승 신호(tm_up)는 인버터(I21)를 통해 하이 상태로 반전되고, 이에 의해 PMOS 트랜지스터(P21)가 턴오프된다. 그리고, 하이 상태의 테스트 모드 전압 하강 신호(tm_down)에 의해 NMOS 트랜지스터(N21)가 턴온된다. NMOS 트랜지스터(N21)가 턴온되기 때문에 제 4 저항(R24)는 비활성화된다. 따라서, 기준 전압 발생기(22)는 제 1 및 제 2 저항(R21 및 R22)과 제 3 저항(R23)의 비에 따라 전원 전압(VCORE)를 분배하여 1/2VCORE보다 작은 기준 전압(Vref)를 발생시킨다. 이 기준 전압(Vref)을 비트라인 프리차지 전압 발생기(23) 및 셀 플레이트 전압 발생기(24)가 입력하여 1/2VCORE보 다 작은 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)를 발생시킨다.
상술한 바와 같이 본 발명에 따른 전압 조절 회로는 도 3에 도시된 바와 같이 테스트 모드 전압 상승 신호(tm_up)가 하이 상태로 인가되고 테스트 모드 전압 하강 신호(tm_down)가 로우 상태로 인가되면 1/2VCORE보다 크게 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)이 조절되고(A), 테스트 모드 전압 상승 신호(tm_up)가 로우 상태로 인가되고 테스트 모드 전압 하강 신호(tm_down)가 하이 상태로 인가되면 1/2VCORE보다 작게 비트라인 프리차지 전압(VBLP) 및 셀 플레이트 전압(VCP)이 조절된다(B).
도 4는 본 발명의 다른 실시 예에 따른 전압 조절 회로도로서, 비트라인 프리차지 전압을 발생시키는 회로의 구성도이다.
제어부(31)는 코어 전원 단자(VCORE)와 제 1 노드(Q31) 사이에 접속되어 테스트 모드 전압 상승 신호(tm_up)를 반전시키는 인버터(I31)의 출력 신호에 따라 구동되는 PMOS 트랜지스터(P31)와 제 2 노드(Q32)와 접지 단자(VSS) 사이에 접속되어 테스트 모드 전압 하강 신호(tm_down)에 따라 구동되는 NMOS 트랜지스터(N31)로 구성되어 기준 전압 발생기(32)의 전류 경로를 변화시켜 저항값을 변화시킨다. 기준 전압 발생기(32)는 제 1 내지 제 4 저항(R31 내지 R34)이 직렬 연결되어 구성되는데, 기본적으로 제 1 및 제 2 저항(R31 및 R32)과 제 3 및 제 4 저항(R33 및 R34)의 비에 따라 제 3 노드(Q33)에서 기준 전압(Vref)을 발생시킨다. 여기서, 제 1 및 제 2 저항(R31 및 R32)의 합과 제 3 및 제 4 저항(R33 및 R34)의 합은 같다. 그러나, 제어부(31)에 따라 제 1 저항(R31) 또는 제 4 저항(R34)이 비활성화되어 저항값이 변화하기 때문에 기준 전압(Vref)이 변화되어 발생된다. 비트라인 프리차진 전압 발생기(33)는 기준 전압(Vref)을 입력하여 비트라인 프리차지 전압(VBLP)을 발생시킨다.
도 5는 본 발명의 또 다른 실시 예에 따른 전압 조절 회로도로서, 셀 플레이트 전압을 발생시키는 회로의 구성도이다.
제어부(41)는 코어 전원 단자(VCORE)와 제 1 노드(Q41) 사이에 접속되어 테스트 모드 전압 상승 신호(tm_up)를 반전시키는 인버터(I41)의 출력 신호에 따라 구동되는 PMOS 트랜지스터(P41)와 제 2 노드(Q42)와 접지 단자(VSS) 사이에 접속되어 테스트 모드 전압 하강 신호(tm_down)에 따라 구동되는 NMOS 트랜지스터(N41)로 구성되어 기준 전압 발생기(42)의 전류 경로를 변화시켜 저항값을 변화시킨다. 기준 전압 발생기(42)는 제 1 내지 제 4 저항(R41 내지 R44)이 직렬 연결되어 구성되는데, 기본적으로 제 1 및 제 2 저항(R41 및 R42)과 제 3 및 제 4 저항(R43 및 R44)의 비에 따라 제 3 노드(Q43)에서 기준 전압(Vref)을 발생시킨다. 여기서, 제 1 및 제 2 저항(R41 및 R42)의 합과 제 3 및 제 4 저항(R43 및 R44)의 합은 같다. 그러나, 제어부(41)에 따라 제 1 저항(R41) 또는 제 4 저항(R44)이 비활성화되어 저항값이 변화하기 때문에 기준 전압(Vref)이 변화되어 발생된다. 셀 플레이트 전압 발생기(43)는 기준 전압(Vref)을 입력하여 셀 플레이트 전압(VCP)을 발생시킨 다.
상술한 바와 같이 본 발명에 의하면 테스트 모드 신호에 따라 기준 전압 발생기를 제어하여 코어 전압을 변화시키지 않으면서 기준 전압을 조절함으로써 비트라인 프리차지 전압 및 셀 플레이트 전압을 조절할 수 있다.

Claims (5)

  1. 반도체 메모리 소자의 코어 전압을 디바이드하여 기준 전압을 발생시키기 위한 기준 전압 발생기;
    테스트 모드 신호들에 응답하여 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 상승시키거나 하강시켜서 상기 기준전압을 가변시키는 제어부; 및
    상기 기준 전압에 따라 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 가변적으로 발생시키기 위한 전압 발생기를 포함하는 전압 조절 회로.
  2. 제 1 항에 있어서, 상기 기준 전압 발생기는 다수의 저항이 직렬 연결되어 상기 저항들의 비에 따라 상기 기준 전압을 발생시키는 전압 조절 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제어부는 상기 기준 전압을 상승시키기 위한 제 1 테스트 모드 신호에 따라 구동되어 상기 기준 전압 발생기의 하나의 저항을 비활성화시켜 상기 기준 전압을 상승시키기 위한 제 1 트랜지스터; 및
    상기 기준 전압을 하강시키기 위한 제 2 테스트 모드 신호에 따라 상기 기준 전압 발생기의 다른 하나의 저항을 비활성화시켜 상기 기준 전압을 하강시키기 위한 제 2 트랜지스터를 포함하는 전압 조절 회로.
  4. 코어 전원 단자와 접지 단자 사이에 다수의 저항이 직렬 연결되고, 상기 저항들의 비에 따라 상기 코어 전압을 디바이드하여 기준 전압을 발생시키기 위한 기준 전압 발생기;
    제 1 테스트 모드 신호에 응답하여 상기 기준 전압 발생기의 상기 코어 전원 단자측의 저항을 비활성화시켜 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 상승시키기 위한 제 1 트랜지스터;
    제 2 테스트 모드 신호에 응답하여 상기 기준 전압 발생기의 상기 접지 단자측의 저항을 비활성화시켜 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 하강시키기 위한 제 2 트랜지스터; 및
    상기 기준 전압에 따라 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 가변적으로 발생시키기 위한 전압 발생기를 포함하는 전압 조절 회로.
  5. (a) 코어 전압에 따라 기준 전압 발생기로부터 발생된 기준 전압을 이용하여 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 발생시키는 단계;
    (b) 제 1 테스트 모드 신호에 응답하여 상기 기준 전압 발생기를 제어하여 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 상승시키고, 상기 상승된 기준 전압을 이용하여 상기 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 상승시키는 단계; 및
    (c) 제 2 테스트 모드 신호에 응답하여 상기 기준 전압 발생기를 제어하여 상기 코어 전압을 조절하지 않고도 상기 기준 전압을 하강시키고, 상기 하강된 기준 전압을 이용하여 상기 비트라인 프리차지 전압 및/또는 셀 플레이트 전압을 하강시키는 단계를 포함하는 전압 조절 방법.
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