JP2007280458A - 基準電圧発生回路 - Google Patents

Abstract

【課題】電源電圧に対する依存性と、温度に対する依存性とを独立に制御することが可能な基準電圧発生回路を提供する。
【解決手段】第１電流発生回路１００は、温度Ｔが一定の場合には電源電圧（ＶＡＡ）に拘らず一定である電流Ｉ３を発生させる一方温度Ｔが変化する場合にはその変化に従って電流Ｉ３の大きさが変化する回路である。第２電流発生回路２００は、電源電圧（ＶＡＡ）に依存する電流Ｉ６を発生させる。出力回路３００は、電流Ｉ３と電流Ｉ６とを加算して生成される電流Ｉ４を流すための抵抗３０１を有し、この抵抗３０１の電圧降下により生じる出力電圧ＶＤＣを出力する。
【選択図】図１

Description

本発明は、半導体記憶装置等において用いられる基準電圧を発生させるための基準電圧発生回路に関する。

強誘電体メモリ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）においてメモリ容量の大容量化の実現に適した１Ｔ１Ｃタイプメモリセル（１Ｔ１Ｃ型）の開発が進められている。このタイプは、１ビットデータを１つのトランジスタと１つのキャパシタを用いて記憶するため、データ読み出しは、メモリセルの読み出し電位と参照電位との比較により行う必要がある。メモリセルの読み出し電位はビット線に読み出され、参照電位はこれと対をなす相補的なビット線に読み出され、センスアンプにおいて増幅され比較される。

この参照電位の発生のために、データの記憶のための通常のメモリセルとは別に、参照電位を発生させる選択トランジスタとダミーキャパシタとからなるダミーセルが設けられる。

ダミーキャパシタの両電極間に印加される電位ＶＤＣは、特許文献１に記載されているように、正の温度依存性を有すると同時にアレイ電圧（センスアンプの動作電圧）ＶＡＡに依存するようにされる必要が指摘されている。特許文献１には温度依存性とアレイ電圧依存性を共に持たせる技術が開示されている。しかし、特許文献１の技術では、温度依存性とアレイ電圧依存性の両者を独立して調整することはできなかった。アレイ電圧ＶＡＡに対する依存性と、温度Ｔに対する依存性とを独立に制御できるようにすれば、ダミープレート電圧ＶＤＣを常に適正な値にすることができ、センスマージンの一層の増大を図ることができる。
特開２００５−３３９７２４号公報

本発明は、電源電圧に対する依存性と、温度に対する依存性とを独立に制御することが可能な基準電圧発生回路を提供するものである。

本発明の一態様に係る基準電圧発生回路は、温度が一定の場合には電源電圧に拘らず一定である第１電流を発生させ、温度が変化する場合にはその変化に従って前記第１電流の大きさが変化する第１電流発生回路と、電源電圧に依存する第２電流を発生させる第２電流発生回路と、前記第１電流と前記第２電流とを加算して生成される第３電流を流すための抵抗素子を有しこの抵抗素子の電圧降下により生じる出力電圧を出力する出力回路とを備えたことを特徴とする。

本発明によれば、電源電圧に対する依存性と、温度に対する依存性とを独立に制御することが可能な基準電圧発生回路を提供することができる。

以下、本発明の実施の形態の基準電圧発生回路を、図面を参照して詳細に説明する。以下の説明では、本実施の形態の基準電圧発生回路が強誘電体メモリに適用された場合を例にとって説明するが、本発明はこれに限定されるものではなく、同様の課題を有する他の半導体集積回路に適用されてもよいことは勿論である。

図７に、ＤＲＡＭ型のメモリセルを有する従来の強誘電体メモリのセルアレイ部ＣＡ、及びセンスアンプＳＡの例を示している。セルアレイ部ＣＡには、メモリセルＭＣ及びダミーセルＤＣが形成されている。メモリセルＭＣは、選択トランジスタＳＴ及び強誘電体キャパシタ（セルキャパシタ）ＣＣを直列接続して構成される。選択トランジスタＳＴの一端はビット線ＢＬ１に接続され、強誘電体キャパシタＣＣの一端はプレート電圧ＶＰＬを与えられる。また、選択トランジスタＳＴのゲートには、ワード線ＷＬが接続されている。

一方、ダミーセルＤＣは、選択トランジスタＤＴ１、ＤＴ２、ダミーキャパシタＤＣＣ及びリセットトランジスタＲＳＴを備えて構成されている。ダミーキャパシタＤＣＣと選択トランジスタＤＴ１とはダミープレート電圧ＶＤＣとビット線ＢＬ１との間に直列接続され、また、ダミーキャパシタＤＣＣと選択トランジスタＤＴ２とはダミープレート電圧ＶＤＣとビット線ＢＬ２との間に直列接続されている。選択トランジスタＤＴ１、ＤＴ２のゲートには、ダミーワード線ＤＷＬ、ｂＤＷＬが接続されている。また、リセットトランジスタＲＳＴは、ダミーキャパシタＤＣＣと選択トランジスタＤＴ１又はＤＴ２との接続点に一端が接続され、他端は接地電位Ｖｓｓに接続され、ゲートには制御信号ＢＤＲＳＴが与えられる。

一方、センスアンプＳＡは、ビット線ＢＬ１、ＢＬ２の間に形成されており、２つのｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２からなるｐ型センスアンプＳＡＰと、２つのｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２からなるｎ型センスアンプＳＡＮとから構成されている。センスアンプＳＡは、動作電圧ＶＡＡをトランジスタＱＰ３に与えられる。センスアンプＳＡは、トランジスタＱＰ３及びＱＰ４のゲートにそれぞれ与えられる制御信号ＢＳＥＰ及び制御信号ＳＥＮでＯＮ／ＯＦＦ制御される。

このような強誘電体メモリにおいて、メモリセルＭＣの強誘電体キャパシタＣＣの一端に与えられるプレート電圧ＶＰＬ、及びダミーセルＤＣのダミーキャパシタＤＣＣの一端に与えられるダミープレート電圧ＶＤＣは、センスアンプの動作電圧ＶＡＡと一定の関係を有することが求められる。現在、プレート電圧ＶＰＬは、センスアンプの動作電圧ＶＡＡと等しくするのがよいと考えられている。また、ダミープレート電圧ＶＤＣは、メモリセルＭＣの読み出し電位の温度依存性に合わせて、所定の温度依存性を有すると同時にセンスアンプの動作電圧ＶＡＡと正の依存性を持つことが実験により判明している。

そこで本実施の形態の基準電圧発生回路は、センスアンプの動作電圧ＶＡＡを電源電圧として入力端子（１１Ａ）から入力させ、出力端子（１１Ｂ）からダミープレート電圧ＶＤＣを発生させるものである。また、後述する回路（１００）によりダミープレート電圧ＶＤＣに温度依存性を発生させるものである。これにより本実施の形態は、ダミープレート電圧ＶＤＣの動作電圧ＶＡＡに対する依存性と、温度Ｔに対する依存性とを独立に制御することができる。以下、本実施の形態の基準電圧発生回路１の構成を、図１を参照して説明する。

この基準電圧発生回路１は、第１電流発生回路１００と、第２電流発生回路２００と、出力回路３００とから大略構成されている。第１電流発生回路１００は、温度Ｔが一定の場合には電源電圧（動作電圧ＶＡＡ）に拘らず一定である出力電流（Ｉ３）を発生させる一方、温度Ｔが変化する場合にはその変化に従って出力電流（Ｉ３）の大きさが変化するように構成されている。また、第２電流発生回路２００は、電源電圧である動作電圧ＶＡＡに依存して変化する出力電流（Ｉ６）を発生させるように構成されている。なお、第１電流発生回路１００の電源電圧は必ずしも動作電圧ＶＡＡとする必要はないが、この例では、回路の簡単化を図るために、電源をＶＡＡに共有化している。

また、出力回路３００は、第１電流発生回路１００及び第２電流発生回路２００のそれぞれの出力電流（Ｉ３、Ｉ６）を加算して生成される電流（Ｉ４）に基づく電圧降下により生じる出力電圧すなわちダミープレート電圧ＶＤＣを出力するように構成されている。

第１電流発生回路１００の構成の一例を図１を参照して説明する。この第１電流発生回路１００は、オペアンプ１１１を備えている。また、電源電圧である動作電圧ＶＡＡが入力される入力端子１１Ａと接地電位Ｖｓｓとの間に、ｐ型ＭＯＳトランジスタ１１２（第１のトランジスタ）、ダイオード１１３（第１のダイオード）、およびダイオード１１３と並列接続された抵抗１１４（抵抗値Ｒ１、第１の抵抗素子）からなる第１電流経路Ｐ１が形成されている。

また、この第１電流経路Ｐ１と並列に、ｐ型ＭＯＳトランジスタ１１５（第２のトランジスタ）及び抵抗１１６（抵抗Ｒ２、第２の抵抗素子）を直列接続すると共に、この抵抗１１６と並列接続される形で、抵抗１１７（抵抗値Ｒ３、第３の抵抗素子）、及び並列接続されたＮ個のダイオード１１８（第２のダイオード）を直列接続することにより、第２電流経路Ｐ２が形成されている。

同様に第１電流経路Ｐ１及び第２電流経路Ｐ２と並列に、ｐ型ＭＯＳトランジスタ１１９（第３のトランジスタ）、及び抵抗３０１（抵抗値Ｒ４）からなる第３電流経路Ｐ３が形成されている。抵抗３０１は、出力回路３００の一部を構成する。なお、抵抗３０１は、出力電圧ＶＤＣの絶対値の調整のため、可変抵抗とされている。

ｐ型ＭＯＳトランジスタ１１２、１１５及び１１９は同一のサイズのトランジスタであり、それらのゲートはいずれもオペアンプ１１１の出力端子に共通接続されてカレントミラー回路が形成され、これにより、第１、第２、第３の電流経路Ｐ１〜Ｐ３には、ｐ型ＭＯＳトランジスタ１１２とダイオード１１３との間のノードＮ１の電圧Ｖ１と、ｐ型ＭＯＳトランジスタ１１５と抵抗１１６との間のノードＮ２の電圧Ｖ２が等しくするような同一の大きさの電流Ｉ１、Ｉ２、Ｉ３（Ｉ１＝Ｉ２＝Ｉ３）が流れる。また、ノードＮ１の電圧Ｖ１がオペアンプ１１１の反転入力端子に入力され、またノードＮ２の電圧Ｖ２がオペアンプ１１１の非反転入力端子に入力されている。

ここで、ダイオード１１３に流れる電流をＩ１ａ、抵抗１１４に流れる電流をＩ１ｂとし（Ｉ１＝Ｉ１ａ＋Ｉ１ｂ）、抵抗１１７に流れる電流をＩ２ａ、抵抗１１６に流れる電流をＩ２ｂとする（Ｉ２＝Ｉ２ａ＋Ｉ２ｂ）。Ｒ１＝Ｒ２と設定した場合、
［数１］
Ｉ１ａ＝Ｉ２ａ
Ｉ１ｂ＝Ｉ２ｂ
Ｖ１＝Ｖｆ１
Ｖ２＝Ｖｆ２＋ｄＶｆ
ｄＶｆ＝Ｖｆ１−Ｖｆ２
となる。ただし、Ｖｆ１とＶｆ２はダイオード１１３、１１８の順方向電圧である。

また抵抗１１７の両端間の電圧はｄＶｆであり、
［数２］
Ｉ２ａ＝ｄＶｆ／Ｒ３
Ｉ２ｂ＝Ｖｆ１／Ｒ２
となる。したがって、出力電流Ｉ２、Ｉ３は、
［数３］
Ｉ２＝Ｉ３＝Ｉ２ａ＋Ｉ２ｂ＝Ｖｆ１／Ｒ２＋ｄＶｆ／Ｒ３
と表すことができる。

このＩ３のみが出力回路３００の抵抗３０１に流れたとした場合、出力回路３００からの出力電圧ＶＤＣ（１００）は、
［数４］
ＶＤＣ（１００）＝Ｒ４×（Ｖｆ１／Ｒ２＋ｄＶｆ／Ｒ３）
＝Ｒ４×（Ｖｆ１／Ｒ２＋ＶＴ／Ｒ３×ｌｏｇＮ）
と表される。

この電流Ｉ３、ひいては出力電圧ＶＤＣ（１００）は、温度Ｔが一定の場合には電源電圧（動作電圧ＶＡＡ）に拘らず一定である。温度Ｔが変化する場合にも、Ｖｆ１の温度特性は−２［ｍＶ／℃］、ＶＴの温度特性は＋０．０８６［ｍＶ／℃］であるので、抵抗値Ｒ２、Ｒ３を適当に選択することにより、温度Ｔにかかわらず（また、電源電圧（動作電圧ＶＡＡ）の大きさに関係なく）電流Ｉ３及び出力電圧ＶＤＣ（１００）を一定にすることもでき、また、正、負いずれの温度依存性を与えることもできる。図７に示すような強誘電体メモリのダミープレート電圧ＶＤＣを発生させる場合、ＶＤＣが正の温度特性、すなわち温度が上がるほど電圧ＶＤＣが大きくなる特性を有するよう、抵抗値Ｒ２、Ｒ３を選ぶことが好適である。

このように、第１電流発生回路１００は、その内部の抵抗を適当に調整することにより、温度Ｔが一定の場合には電源電圧（動作電圧ＶＡＡ）に拘らず一定である出力電流（Ｉ３）を発生させる一方、温度Ｔが変化する場合にはその変化に従って出力電流（Ｉ３）の大きさが変化させることができる。

一方、第２電流発生回路２００は、ダイオード接続されたｐ型ＭＯＳトランジスタ２０１と、抵抗２０２（抵抗値Ｒ５）と、ｐ型ＭＯＳトランジスタ２０３とを備えている。ｐ型ＭＯＳトランジスタ２０１と２０３とは同一のサイズを有するように形成され、ゲートが共通接続される一方ソースに動作電圧ＶＡＡを与えられてカレントミラー回路を形成している。これにより、両トランジスタ２０１、２０３を流れる電流Ｉ５、Ｉ６は同一の大きさとなる。両トランジスタ２０１、２０３を流れる電流Ｉ５、Ｉ６は、トランジスタ２０１の閾値電圧がＶｔｈであるとした場合、
［数５］
Ｉ５＝Ｉ６＝（ＶＡＡ−Ｖｔｈ）／Ｒ５
となる。従って、第２電流発生回路２００の出力電流であるＩ６は、動作電圧ＶＡＡの大きさの変化に応じて変化する。

出力回路３００は、第１電流発生回路１００の出力電流Ｉ３と、第２電流発生回路２００の出力電流Ｉ６とを加算させて電流Ｉ４（＝Ｉ３＋Ｉ６）を生成し、この電流Ｉ４が抵抗値Ｒ４の抵抗３０１を流れることにより生ずる電圧降下Ｒ４×Ｉ４を出力電圧ＶＤＣとして出力端子１１Ｂから出力する。

このように、本実施の形態の基準電圧発生回路１は、温度依存性を有する電流Ｉ３と、電源電圧依存性を有する電流Ｉ６との和Ｉ４の電圧降下により出力電圧を発生させている。電流Ｉ３とＩ６とは、一方のみを他方の大きさとは独立に制御することが可能である。すなわち、出力電圧ＶＤＣの温度Ｔに対する依存性と、電源電圧ＶＡＡに対する依存性とを、それぞれ独立に制御することができる。この制御を行うための構成を、図２乃至図５を参照して説明する。

すなわち、図１の回路において、例えば温度Ｔに対する出力電圧ＶＤＣの依存性を増減させるためには、（１）ｐ型ＭＯＳトランジスタ１１９のチャネル幅Ｗの切り替えを実行して電流Ｉ３を増減させるか、或いは（２）抵抗１１６及び抵抗１１７の抵抗値Ｒ２及びＲ３を等しい割合で増減して電流Ｉ２ひいては電流Ｉ３を増減させればよい。

（１）を実現するため、例えばｐ型ＭＯＳトランジスタ１１９を、図２に示すように構成することができる。すなわち、ｐ型ＭＯＳトランジスタ１１９としてチャネル幅Ｗの異なる複数個（図２では３個）のｐ型ＭＯＳトランジスタ１１９Ａ、１１９Ｂ、１１９Ｃを並列に形成する。各トランジスタ１１９Ａ〜Ｃは、動作電圧ＶＡＡとの間にスイッチング素子ＳＷ１〜ＳＷ３を有している。トリミング回路４００からのスイッチング信号によりスイッチング素子ＳＷ１〜ＳＷ３のいずれかが選択的にオンとされることにより、チャネル幅Ｗを段階的に切り替えることができる。スイッチング素子ＳＷ１〜ＳＷ３の代わりにヒューズ素子を用いて複数のトランジスタ１１９Ａ、１１９Ｂ、１１９Ｃのいずれかを選択可能なようにしてもよい。また、チャネル幅Ｗを可変とすることができれば、その具体的手段は図２に示すようなものに限られないことは言うまでも無い。

また、（２）を実現するため、例えば図３に示すように、抵抗１１６及び１１７として、抵抗値が段階的に異なる複数個の抵抗１１６ａ〜ｃ、１１７ａ〜ｃを並列に接続する。そして、トリミング回路４００からのスイッチング信号によりスイッチング回路ＳＷ４〜ＳＷ９を選択的にオンとすることにより、抵抗値Ｒ２、Ｒ３を等しい割合で段階的に増減させることができる。スイッチング素子ＳＷ４〜ＳＷ９の代わりにヒューズ素子を用いて抵抗１１６ａ〜ｃ、１１７ａ〜ｃのいずれかを選択可能なようにしてもよい。また、抵抗を可変とすることができれば、その具体的手段は図３に示すようなものに限られないことは言うまでも無い。

また、図１の回路において、例えば動作電圧ＶＡＡに対する出力電圧ＶＤＣの依存性を増減させるためには、（３）ｐ型ＭＯＳトランジスタ２０３のチャネル幅Ｗの切り替えを実行して電流Ｉ６を増減させるか、或いは（４）抵抗２０２の抵抗値を変更して電流Ｉ５ひいては電流Ｉ６を増減させればよい。

（３）を実現するため、例えばｐ型ＭＯＳトランジスタ２０３を、図４に示すように構成することができる。すなわち、ｐ型ＭＯＳトランジスタ２０３としてチャネル幅Ｗの異なる複数個（図４では３個）のｐ型ＭＯＳトランジスタ２０３Ａ、２０３Ｂ、２０３Ｃを並列に形成する。各トランジスタ２０３Ａ〜Ｃは、動作電圧ＶＡＡとの間にスイッチング素子ＳＷ１０〜ＳＷ１２を有している。トリミング回路４００からのスイッチング信号によりスイッチング素子ＳＷ１０〜ＳＷ１２のいずれかが選択的にオンとされることにより、チャネル幅Ｗを段階的に切り替えることができる。スイッチング素子の代わりにヒューズを用い得ること等は、図２の場合と同様である。

また、（４）を実現するため、例えば図５に示すように、抵抗２０２として、抵抗値が段階的に異なる複数個の抵抗２０２ａ〜ｃを並列に接続する。そして、トリミング回路４００からのスイッチング信号によりスイッチング回路ＳＷ１３〜ＳＷ１５を選択的にオンとすることにより、抵抗値Ｒ５を段階的に増減させることができる。スイッチング素子の代わりにヒューズを用い得ること等は、図２の場合と同様である。

［第２の実施の形態］ 次に、本発明の第２の実施の形態を、図６を参照して説明する。図６において、図１と同一の構成要素については同一の符号が付されているので、以下ではその詳細な説明は省略する。この実施の形態の基準電圧発生回路は、第１の電流経路Ｐ１のダイオード１１３のアノード側に抵抗１２１（抵抗値Ｒ１´、第４の抵抗素子）が形成され、第２の電流経路Ｐ２のｐ型ＭＯＳトランジスタ１１２と抵抗１１６との間に抵抗１２２（抵抗値Ｒ２´、第５の抵抗素子）が形成されている点において第１の実施の形態と異なっている。抵抗Ｒ１´とＲ２´は等しくなるように設定されている。また、第１の電流経路Ｐ１と第２の電流経路Ｐ２とが、ｐ型ＭＯＳトランジスタ１１２を共有し、ｐ型ＭＯＳトランジスタ１１５が省略されている点において、第１の実施の形態と異なっている。

この実施の形態でも、電圧Ｖ１とＶ２が等しくなるようにオペアンプ１１１による制御が実行され、従って第１及び第２の電流経路Ｐ１及びＰ２を流れる電流も等しくなる。この実施の形態では、ｐ型ＭＯＳトランジスタ１１５が省略されたことにより、第１の実施の形態に比べ、トランジスタの閾値電圧のばらつきに出力電圧ＶＤＣが影響され難い設計となっている。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換、追加、削除等が可能である。例えば、第１の電流発生回路１００は、一定の温度の場合には電源電圧に拘らず一定の電流を出力し、温度が変化した場合には出力電流がこれに従って変化するものであればよい。また、第２の電流発生回路２００も、動作電圧ＶＡＡの増減によって変化する出力電流を出力するものであれば、図１や図６に示したものに限られるものではない。

本発明の第１の実施の形態に係る基準電圧発生回路１の構成を示す回路図である。 図１の基準電圧発生回路１において温度Ｔに対する出力電圧ＶＤＣの依存性を増減させるための構成の一例を示す。 図１基準電圧発生回路１において温度Ｔに対する出力電圧ＶＤＣの依存性を増減させるための構成の一例を示す。 図１の基準電圧発生回路１において、例えば動作電圧ＶＡＡに対する出力電圧ＶＤＣの依存性を増減させるための構成の一例を示す。 図１の基準電圧発生回路１において、例えば動作電圧ＶＡＡに対する出力電圧ＶＤＣの依存性を増減させるための構成の一例を示す。 本発明の第２の実施の形態に係る基準電圧発生回路１´の構成を示す回路図である。 １Ｔ１Ｃタイプのメモリセルを有する従来の強誘電体メモリのセルアレイ部ＣＡ、及びセンスアンプＳＡの例を示している。

符号の説明

１００・・・第１電流発生回路、 ２００・・・第２電流発生回路、 ３００・・・出力回路、 ４００・・・トリミング回路、 １１１・・・オペアンプ、 １１２、１１５、１１９、２０１、２０３・・・ｐ型ＭＯＳトランジスタ、 １１３、１１８・・・ダイオード、 １１４、１１６、１１７、２０２、３０１、１２１、１２２・・・抵抗。

Claims (5)

1. 温度が一定の場合には電源電圧に拘らず一定である第１電流を発生させ、温度が変化する場合にはその変化に従って前記第１電流の大きさが変化する第１電流発生回路と、
   電源電圧に依存する第２電流を発生させる第２電流発生回路と、
   前記第１電流と前記第２電流とを加算して生成される第３電流を流すための抵抗素子を有しこの抵抗素子の電圧降下により生じる出力電圧を出力する出力回路と
   を備えたことを特徴とする基準電圧発生回路。
2. 前記第１電流発生回路は、
   電源電圧が供給される電源電圧ノードと接地電位との間に少なくとも第１電流経路、第２電流経路及び第３電流経路とを備え、
   前記第１電流経路は、第１のトランジスタと第１のダイオードとを第１ノードにおいて直列接続すると共に前記第１のダイオードと第１の抵抗素子を並列接続して形成され、
   前記第２電流経路は、前記第１のトランジスタとカレントミラー接続された第２のトランジスタと第２の抵抗素子とを第２ノードにおいて直列接続すると共にこの第２の抵抗素子と並列に第３の抵抗素子と第２のダイオードとを直列接続して形成され、
   前記第３電流経路は、前記第１及び第２のトランジスタとカレントミラー接続された第３トランジスタを備えており、
   前記第１ノード及び前記第２ノードの電圧を比較しその比較信号を前記第１乃至第３トランジスタの制御端子に印加して前記第１乃至第３電流経路の電流を制御する制御回路と
   を備えたことを特徴とする請求項１記載の基準電圧発生回路。
3. 前記第１電流発生回路は、電源電圧が供給される電源電圧ノードと接地電位との間に少なくとも第１電流経路、第２電流経路及び第３電流経路とを備え、
   前記第１電流経路は、第１のトランジスタと第４の抵抗素子と第１のダイオードとを直列接続すると共に前記第１のダイオードと第１の抵抗素子を並列接続して形成され、
   前記第２電流経路は、前記第１のトランジスタと第５の抵抗素子と第２の抵抗素子とを直列接続すると共にこの第２の抵抗素子と並列に第３の抵抗素子と第２のダイオードとを直列接続して形成され、
   前記第３電流経路は、前記第１トランジスタとカレントミラー接続された第２トランジスタを備えており、
   前記第４の抵抗素子と前記第１のダイオードとの間の第１ノードの電圧及び前記第５の抵抗素子と前記第３の抵抗素子との間の第２ノードの電圧を比較しその比較信号を前記第１乃至第２トランジスタの制御端子に印加して前記第１乃至第３電流経路の電流を制御する制御回路と
   を備えたことを特徴とする請求項１記載の基準電圧発生回路。
4. 前記電源電圧は、強誘電体メモリのセンスアンプに供給される電圧又は前記強誘電体メモリ中のセルキャパシタの両電極間に印加されるプレート電圧であり、
   前記出力電圧は、前記強誘電体メモリの参照電圧を発生させるためのダミーキャパシタの両電極間に印加される
   ことをことを特徴とする請求項１乃至３いずれか１項に記載の基準電圧発生回路。
5. 前記第２の抵抗及び前記第３の抵抗の抵抗値を調整して前記第１電流の温度特性を変化させることを可能に構成された請求項２又は３記載の基準電圧発生回路。
   

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