JP5950647B2 - 基準電圧回路 - Google Patents

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本発明は、基準電圧回路に関する。
従来の基準電圧回路について説明する。図２は、従来の基準電圧回路を示す図である。
メモリ部に記憶されたデジタルデータを変更する事により、Ｄ／Ａコンバータの出力（アナログ電圧）を調整し、基準電圧を調整する。メモリ部はＥＥＰＲＯＭなどの不揮発性メモリにより構成されており、メモリ部に記憶されたデジタルデータを書き換えることにより、任意の基準電圧に何度でも変更することができる。また、１０ビット以上のメモリセルを用いることで、基準電圧を高精度に制御することができる。（例えば、特許文献１参照）。
特開２００２−３７２５５４号公報
しかし、従来の技術では、基準電圧を高精度に制御しようとすると、１０ビット以上のメモリセルを用いる必要があり、精度に応じてメモリセルのビット数が増えてしまう。また、メモリセルのビット数に対応したＤ／Ａコンバータが必要であり回路規模が大きくなる。
本発明は、上記課題に鑑みてなされ、Ｄ／Ａコンバータを必要としない少数のメモリセルを用いた、回路規模が小さく高精度な基準電圧回路を提供する。
本発明は、上記課題を解決するため、アナログ素子として使用する数ビットのメモリセルと、メモリセルのセル電流Ｉｏｎを折り返すためのカレントミラー回路と電流を電圧に変換するＩＶ変換素子と、を備えた基準電圧回路を提供する。メモリセルの書き込み深さを可変することにより、各々のメモリのセル電流Ｉｏｎの電流値の範囲が異なるように調整し、各々のカレントミラー回路の出力電流を加算してＩＶ変換素子で電圧に変換する。電流値の調整範囲が異なるメモリのセル電流Ｉｏｎを加算するので基準電圧を高精度に制御することができる。
本発明の基準電圧回路では、メモリセルをアナログ素子として使用するので、Ｄ／Ａコンバータを使用しない。また、電流値の範囲が異なるメモリのセル電流Ｉｏｎを加算するので、数ビットのメモリセルで基準電圧を高精度に制御できる。
従って、Ｄ／Ａコンバータを使用せず、回路規模が小さく高精度に基準電圧を制御できる。
本発明の基準電圧回路を示す図である。 従来の基準電圧回路を示す図である。
以下、本発明の実施形態を、図面を参照して説明する。
まず、基準電圧回路の構成について説明する。図１は、本発明の基準電圧回路を示す図である。
本発明の基準電圧回路は、メモリセル１、２、３、ＮＭＯＳトランジスタ３１、３２、３３、カレントミラー回路のＰＭＯＳトランジスタ１１、１２、１３、２１、２２、２３、抵抗Ｒ０、定電圧回路１０１、１０２、１０３を備える。
メモリセル１は、ゲートを定電圧回路１０１に、ドレインをＮＭＯＳトランジスタ３１のソースに、ソースを接地端子ＶＳＳに接続する。定電圧回路１０１の反対側端子は接地端子ＶＳＳに接続する。ＮＭＯＳトランジスタ３１は、ゲートをノード２０１に、ドレインをＰＭＯＳトランジスタ１１のゲートとドレイン、ＰＭＯＳトランジスタ２１のゲートに接続する。ＰＭＯＳトランジスタ１１は、ゲートをＰＭＯＳトランジスタ２１のゲートに、ソースを電源端子ＶＣＣに接続する。ＰＭＯＳトランジスタ２１は、ソースを電源端子ＶＣＣに、ドレインをＰＭＯＳトランジスタ２２のドレイン、ＰＭＯＳトランジスタ２３のドレイン、抵抗Ｒ０、出力端子ＶＲＥＦに接続する。抵抗Ｒ０の反対側端子は接地端子ＶＳＳに接続する。
メモリセル２は、ゲートを定電圧回路１０２に、ドレインをＮＭＯＳトランジスタ３２のソースに、ソースを接地端子ＶＳＳに接続する。定電圧回路１０２の反対側端子は接地端子ＶＳＳに接続する。ＮＭＯＳトランジスタ３２は、ゲートをノード２０２に、ドレインをＰＭＯＳトランジスタ１２のゲート、ドレイン、ＰＭＯＳトランジスタ２２のゲートに接続する。ＰＭＯＳトランジスタ１２は、ゲートをＰＭＯＳトランジスタ２２のゲートに、ソースを電源端子ＶＣＣに接続する。ＰＭＯＳトランジスタ２２は、ソースを電源端子に接続する。
メモリセル３は、ゲートを定電圧回路１０３に、ドレインをＮＭＯＳトランジスタ３３のソースに、ソースを接地端子ＶＳＳに接続する。定電圧回路１０３の反対側端子は接地端子ＶＳＳに接続する。ＮＭＯＳトランジスタ３３は、ゲートをノード２０３に、ドレインをＰＭＯＳトランジスタ１３のゲート、ドレイン、ＰＭＯＳトランジスタ２３のゲートに接続する。ＰＭＯＳトランジスタ１３は、ゲートをＰＭＯＳトランジスタ２３のゲートに、ソースを電源端子ＶＣＣに接続する。ＰＭＯＳトランジスタ２３は、ソースを電源端子に接続する。
次に、本発明の基準電圧回路の動作について説明する。
メモリセル１、２、３は、メモリセルの書き込み深さを可変することにより、各々のメモリのセル電流Ｉｏｎの電流値の範囲が異なるように調整する。例えば、メモリセル１のセル電流Ｉｏｎを１０〜９０ｕＡとした場合、メモリセル２のセル電流値Ｉｏｎは、１〜９ｕＡに調整し、メモリセル３のセル電流値Ｉｏｎは、０．１〜０．９ｕＡに調整する。
ＰＭＯＳトランジスタ１１、２１で構成されるカレントミラー回路５１は、メモリセル１のセル電流値Ｉｏｎと同値の電流を流す。カレントミラー回路５２、カレントミラー回路５３も、同様である。
ＮＭＯＳトランジスタ３１、３２、３３は選択スイッチとして動作する。
例えば、メモリセル１、２、３のセル電流値Ｉｏｎを加算したい時、ノード２０１、ノード２０２、ノード２０３に“Ｈ”を入力するように制御する。
ＩＶ変換素子である抵抗Ｒ０は、加算したメモリセル電流を電圧に変換する。電流値の調整範囲が異なるメモリのセル電流Ｉｏｎを加算するので、基準電圧を高精度に制御でき、Ｄ／Ａコンバータなどを必要としないので回路規模を小さくすることができる。
以上、図１の回路を基に本発明の第１の実施形態を説明したが本発明はこれに限定されるものではなく、特許請求の範囲に記載した内容の範囲内で種々の変更が可能である。上記第１の実施形態では、３ビットのメモリセルを用いたが、精度に応じてメモリセルのビット数を設定すればよい。また、上記第１の実施形態のＩＶ変換素子は、抵抗に限定されるものではない。
以上説明した実施例では、メモリセルの書き込み深さを可変することにより、各々のメモリのセル電流Ｉｏｎの電流値の範囲が異なるように調整しているが、例えば定電圧回路１０１、１０２、１０３の電圧値を可変して、メモリセルのゲート電圧を調整することにより、各々のセル電流Ｉｏｎの電流値の範囲が異なるように調整し、メモリセルの書き込み深さの微調整で基準電圧を制御することができる。
また別の実施例として、例えばセル電流Ｉｏｎの電流値の調整範囲は同じとし、カレントミラー回路のミラー比を調整してＰＭＯＳトランジスタ２１、２２、２３の電流値の範囲が異なるように調整し、メモリセルの書き込み深さの微調整で基準電圧を制御することができる。
さらに、定電圧回路によるメモリセルのゲート電圧調整と、カレントミラー回路のミラー比による電流調整は組み合わせて使うことができる。
ＶＣＣ 電源端子
ＶＳＳ 接地端子
ＶＲＥＦ 出力端子
１〜３ メモリセル
５１〜５３ カレントミラー回路
１０１〜１０３ 定電圧回路

Claims (3)

  1. メモリセルと、前記メモリセルのゲート電圧を調整する定電圧回路と、前記メモリセルのセル電流を折り返すためのカレントミラー回路とを有する複数の回路と、
    前記折り返された複数のカレントミラー電流を加算し、該加算された電流を電圧に変換するＩＶ変換素子と、を有し、
    前記メモリセルと前記カレントミラー回路の間には前記メモリセルの選択スイッチを備え、
    前記メモリセルの書き込み深さを可変することにより、前記メモリセルの各々のセル電流の電流値の範囲が異なるように調整することを特徴とする基準電圧回路。
  2. 前記定電圧回路の電圧値を可変して、前記メモリセルのゲート電圧を調整することにより、前記メモリセルの各々のセル電流の電流値の範囲が異なるように調整することを特徴とする請求項１記載の基準電圧回路。
  3. 前記複数の回路において、前記カレントミラー回路のミラー比を調整して前記カレントミラー回路の各々の出力電流の電流値の範囲が異なるように調整することを特徴とする請求項１または２記載の基準電圧回路。
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