JP4990028B2 - 半導体集積回路装置 - Google Patents

Description

本発明は少なくとも２つの半導体チップを含む半導体集積回路装置に関する。

通常、半導体チップ内に組み込まれているＲＡＭ（Random Access Memory）などの回路はＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されている。ＭＯＳトランジスタにはソース−ドレイン間にチャネルが形成されてドレイン電流が流れ始めるときのゲート電圧である閾値電圧がある。一般に閾値電圧は半導体チップの製造プロセスばらつきの影響を受けるため、半導体チップ毎にばらつきがある。例えば１ボルト若しくはそれ以下の低電源電圧で低消費電力の動作を要求されるような半導体チップを動作させようとした場合には、閾値電圧のばらつきの影響を大きく受ける。

半導体チップ内に組み込まれているレギュレータ回路が電源電圧を発生してこれをＲＡＭなどの回路に供給する場合がある。低電源電圧、低消費電力の半導体チップを動作させるために、レギュレータ回路は、閾値電圧が低めにばらついた場合には低い電源電圧をＲＡＭなどの回路に供給して消費電力を低減し、閾値電圧が高めにばらついた場合には高い電源電圧をＲＡＭなどの回路に供給して安定的に動作させていた。

例えば、特許文献１には、第１の可変抵抗と、当該第１の可変抵抗の抵抗値の変更に伴う接地電位の絶対値を調整するための第２の可変抵抗と、プロセスばらつきに伴う基準電圧の絶対値の変化を調整する電圧調整回路とを含む電源回路及びこれを有する半導体集積回路が開示されている。
特開２００１−２０２１４７号公報

ところで、複数の半導体チップを含むＭＣＰ（multi Chip Package）などの半導体集積回路装置が知られている。例えばコストの低減を目的として、従来１つの半導体チップに組み込まれていた複数の回路の内、高機能化が要求される回路を先端プロセスで製造された半導体チップに組み込み、特に高機能化が要求されない回路を世代の古いプロセスで製造された半導体チップに組み込む場合などに、複数の半導体チップを含む半導体集積回路装置が利用される。

一般にレギュレータ回路は複数のＲＡＭの間で共有化されることが多い。この場合、レギュレータ回路は１つの半導体チップのみに組み込まれ、当該１の半導体チップに組み込まれたレギュレータ回路から他の半導体チップに組み込まれているＲＡＭに電源電圧を供給する。上記の如くレギュレータ回路と当該レギュレータ回路から電源電圧を供給されて動作するＲＡＭとが互いに異なる半導体チップに組み込まれた場合には次のような問題が生じる。すなわち、レギュレータ回路が組み込まれた半導体チップの閾値電圧Ｖｔ１のばらつきとＲＡＭが組み込まれた半導体チップの閾値電圧Ｖｔ２のばらつきとが互いに異なることにより、レギュレータ回路が、閾値電圧Ｖｔ２のばらつきに応じた電源電圧をＲＡＭに供給できないという問題が生じる。

例えば、低めにばらついた閾値電圧Ｖｔ１を有する半導体チップに組み込まれたレギュレータ回路が、高めにばらついた閾値電圧Ｖｔ２を有する半導体チップに組み込まれたＲＡＭに電源電圧を供給した場合には、低電圧の動作マージンが減少してしまう。また、高めにばらついた閾値電圧Ｖｔ１を有する半導体チップに組み込まれたレギュレータ回路が、低めにばらついた閾値電圧Ｖｔ２を有する半導体チップに組み込まれたＲＡＭに電源電圧を供給した場合には、消費電力が増加してしまう。結果として、半導体チップを低電源電圧、低消費電力で動作させることができなくなってしまう。

特許文献１に開示されている電圧調整回路は、第１の可変抵抗と、当該第１の可変抵抗の抵抗値の変更に伴う接地電位の絶対値を調整するための第２の可変抵抗と、プロセスばらつきに伴う基準電圧の絶対値の変化を調整する電圧調整回路とを同一の半導体チップに組み込んでおり、当該基準電圧に基づく電源電圧を他の半導体チップに組み込まれているＲＡＭなどの回路に供給する場合には上記した如き問題が生じてしまう。

本発明は上記した如き問題点に鑑みてなされたものであって、レギュレータ回路と当該レギュレータ回路から電源電圧を供給されて動作するＲＡＭなどの回路とが互いに異なる半導体チップに組み込まれている場合にも、半導体チップを低電源電圧、低消費電力で動作させることができる半導体集積回路装置を提供することを目的とする。

本発明による半導体集積回路装置は、少なくとも２つの半導体チップを含む半導体集積回路装置であって、前記半導体チップの一方が、基準電位を生成してこれをリファレンス信号として出力する基準電位発生回路と、電源電圧の供給に応じて機能を発揮する機能回路と、を含み、前記半導体チップの他方が、前記リファレンス信号を受け入れてこれに基づいて前記機能回路に前記電源電圧を供給するレギュレータ回路を含むことを特徴とする。

また、本発明による半導体集積回路装置は、少なくとも２つの半導体チップを含む半導体集積回路装置であって、前記半導体チップの一方が、トリミング信号を生成してこれを出力するトリミング信号発生回路と、電源電圧の供給に応じて機能を発揮する機能回路と、を含み、前記半導体チップの他方が、前記トリミング信号を受け入れてこれに基づいてリファレンス電圧を発生するリファレンス部と、前記リファレンス電圧に基づいて前記機能回路に前記電源電圧を供給する出力部と、を含むことを特徴とする。

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。

図１は本発明による半導体集積回路装置３００を表すブロック図である。

半導体集積回路装置３００はマルチチップモジュールであり、半導体チップ１００及び２００を搭載している。本実施例における半導体チップの個数は２個であるが、本発明にはかかる半導体チップの個数制限は無く、３個以上の半導体チップが搭載されていても良い。

半導体チップ１００は、レギュレータ回路１１０を含んでいる。半導体チップ２００は、基準電位発生回路２１０と、機能回路２２０とを含んでいる。通常、半導体チップ１００はレギュレータ回路１１０以外にも演算処理回路や内部メモリなどの図示されない多数の機能回路を含む。同様に通常、半導体チップ２００も図示されない多数の回路を含んでいる。

レギュレータ回路１１０は、半導体チップ２００に含まれる基準電位発生回路２１０からのリファレンス信号ＶＲＥＦを受け入れて、これに基づいて半導体チップ２００に含まれる機能回路２２０に電源電圧ＶＯＵＴを供給する。

基準電位発生回路２１０は、基準電位を生成してこれをリファレンス信号ＶＲＥＦとして出力し、半導体チップ１００に含まれるレギュレータ回路１１０に供給する。

機能回路２２０は、例えば半導体により構成されたＲＡＭ（Random Access Memory）などの機能回路であり、電源電圧ＶＯＵＴの供給に応じて機能（ＲＡＭであればデータの記憶など）を発揮する回路である。

図２ａはレギュレータ回路１１０を表す回路図である。レギュレータ回路１１０は、バイアス部１１１と、出力部１１２とを含む。

バイアス部１１１はトランジスタを動作させるためのバイアス電圧を発生する。ＰＭＯＳ１１、ＮＭＯＳ１３及び抵抗１５が、電源電位ＶＣＣと接地電位ＧＮＤとの間に、直列に接続されている。ＰＭＯＳ１１のソースは電源電位ＶＣＣに接続され、ゲートとドレインは、共にカレントミラーを構成するＰＭＯＳ１２のゲートに接続されている。ＰＭＯＳ１２のソースは電源電位ＶＣＣに接続され、ドレインはＮＭＯＳ１４を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ１４のドレインとゲートは、共にカレントミラーを構成するＮＭＯＳ１３のゲートに接続されている。ＮＭＯＳ１３及びＮＭＯＳ１４のソースは接地電位ＧＮＤに接続されている。ＰＭＯＳ１１のドレインからハイバイアス電位ＢＨが出力され、ＮＭＯＳ１４のドレインからローバイアス電位ＢＬが出力される。

出力部１１２は、基準電位発生回路２１０からのリファレンス信号ＶＲＥＦを非反転入力端子Ｔ１に受け入れて、これに基づいて電源電圧ＶＯＵＴを出力端子にＴ２に出力するボルテージフォロワ回路の構成を含んでいる。

ＰＭＯＳ２４のソースは電源電位ＶＣＣに接続され、ＰＭＯＳ２４のゲートとドレインは、共にカレントミラーを構成するＰＭＯＳ２３のゲートに接続されている。ＰＭＯＳ２３のソースは電源電位ＶＣＣに接続されている。ＮＭＯＳ２１のゲートは非反転入力端子Ｔ１に接続されている。また、ＮＭＯＳ２２のソースは反転入力端子に相当するＮ４と接続されており、負帰還により、Ｎ４の電位がフィードバックされる。ＮＭＯＳ２１のドレインはＰＭＯＳ２３のドレインに接続され、ＮＭＯＳ２２のドレインはＰＭＯＳ２４のドレインに接続されている。ＮＭＯＳ２１及びＮＭＯＳ２２のソースはＮＭＯＳ２５のドレインに接続されている。ＮＭＯＳ２５のソースは接地電位ＧＮＤに接続され、ゲートはバイアス部１１１のノードＮ２と接続されており、ローバイアス電圧ＢＬに応じてソース−ドレイン間を導通させる。

ＮＭＯＳ２１のドレインはノードＮ３を介して出力段のＰＭＯＳ２６のゲートと接続されている。ＰＭＯＳ２６はゲートに与えられるノードＮ３の電圧に応じてソース−ドレイン間を導通させる。同じく出力段のＮＭＯＳ２７のゲートはバイアス部１１１のノードＮ２と接続されており、ローバイアス電圧ＢＬに応じてソース−ドレイン間を導通させる。ＰＭＯＳ２６のソースは電源電位ＶＣＣに接続され、ＮＭＯＳ２７のソースは接地電位ＧＮＤに接続されている。ＰＭＯＳ２６のドレインとＮＭＯＳ２７のドレインとがノードＮ４を介して互いに接続され、ノードＮ４の電位が出力端子Ｔ２に電源電圧ＶＯＵＴとして出力される。上記した如きボルテージフォロワ回路の構成により、電源電圧ＶＯＵＴは非反転入力端子Ｔ１に入力されたリファレンス信号ＶＲＥＦの電圧とほぼ同じ電圧となる。

図２ｂは基準電位発生回路２１０を表す回路図である。抵抗素子４０の一端がＰＭＯＳ３１のドレインに接続され、他端が接地電位ＧＮＤに接続されている。ＰＭＯＳ３１のソースは電源電位ＶＣＣに接続され、ゲートとドレインは、共にカレントミラーを構成するＰＭＯＳ３２のゲートに接続されている。ＰＭＯＳ３２のソースは電源電位ＶＣＣに接続され、ドレインはノード２１に接続されている。基準電位調整部２１１はノード２１と接地電位ＧＮＤとの間に接続されている。基準電位調整部２１１は、各々がダイオード接続されているＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３４を直列接続して構成されている。

半導体チップ２００の製造プロセスばらつきに応じて、基準電位調整部２１１に含まれるＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３４の閾値電圧も低めあるいは高めの方向にばらつく。閾値電圧が低めにばらついた場合、低い電圧でソース−ドレイン間が導通するため、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３４の抵抗値が小さくなり、ノード２１に生成される基準電位が低くなる。反対に閾値電圧が高めにばらついた場合、高い電圧でなければソース−ドレイン間が導通しないため、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３４の抵抗値が大きくなり、ノード２１に生成される基準電位が高くなる。リファレンス信号出力端子Ｔ２１がノード２１に接続されており、ノード２１における基準電位と等しい電圧値のリファレンス信号ＶＲＥＦを出力する。このように、基準電位発生回路２１０は、半導体チップ２００に含まれるトランジスタの閾値電圧が低めにばらついた場合には低い電圧のリファレンス信号ＶＲＥＦを出力し、反対に閾値電圧が高めにばらついた場合には高い電圧のリファレンス信号ＶＲＥＦを出力する。

再び図１を参照しつつ説明する。レギュレータ回路１１０は、基準電位発生回路２１０からのリファレンス信号ＶＲＥＦを受け入れて、これに基づいて半導体チップ２００に含まれる機能回路２２０に電源電圧ＶＯＵＴを供給する。レギュレータ回路１１０は次のように電源電圧ＶＯＵＴを供給することにより、半導体チップ２００を低電源電圧、低消費電力で動作させることができる。すなわち、レギュレータ回路１１０は、半導体チップ２００に含まれるトランジスタの閾値電圧が低めにばらついた場合には、低い電源電圧ＶＯＵＴを機能回路２２０に供給することで、半導体チップ２００の消費電力を低減し、反対に閾値電圧が高めにばらついた場合には、高い電源電圧ＶＯＵＴを機能回路２２０に供給することで、機能回路２２０を安定的に動作させることができる。

基準電位発生回路２１０及び機能回路２２０は共に半導体チップ２００に含まれているため、両者の閾値電圧は同方向にばらつく。すなわち、機能回路２２０の閾値電圧が低めにばらつけば基準電位発生回路２１０の閾値電圧も低めにばらつき、反対に機能回路２２０の閾値電圧が高めにばらつけば基準電位発生回路２１０の閾値電圧も高めにばらつく。上述したように、半導体チップ２００に含まれるトランジスタの閾値電圧が低めにばらついた場合には、基準電位発生回路２１０は低い電圧のリファレンス信号ＶＲＥＦを出力し、反対に閾値電圧が高めにばらついた場合には、基準電位発生回路２１０は高い電圧のリファレンス信号ＶＲＥＦを出力する。このリファレンス信号ＶＲＥＦの調整は基準電位調整部２１１の如き簡単な構成の回路で実現され、他に特段の調整手段を要しない。また、上記したように、レギュレータ回路１１０は基準電位発生回路２１０から受け取ったリファレンス信号ＶＲＥＦの電圧とほぼ同じ電圧の電源電圧ＶＯＵＴを機能回路２２０に供給する。そのため、機能回路２２０の閾値電圧が低めにばらついているときには、レギュレータ回路１１０は低い電源電圧ＶＯＵＴを機能回路２２０に供給し、反対に機能回路２２０の閾値電圧が高めにばらついているときには、レギュレータ回路１１０は高い電源電圧ＶＯＵＴを機能回路２２０に供給することができる。

上記した如く本実施例によれば、機能回路２２０と共に半導体チップ２００に含まれている基準電位発生回路２１０が、半導体チップ２００に含まれているトランジスタ（機能回路２２０及び基準電位発生回路２１０を構成しているトランジスタを含む）の閾値電圧のばらつきに応じた電圧のリファレンス信号を半導体チップ１００に含まれているレギュレータ回路１１０に供給し、レギュレータ回路１１０は受け取ったリファレンス信号の電圧に応じて電源電圧ＶＯＵＴを機能回路２２０に供給する。これにより、レギュレータ回路１１０は、機能回路２２０を構成するトランジスタの閾値電圧のばらつきに応じた適当な電源電圧ＶＯＵＴを機能回路２２０に供給することができる。そのため、レギュレータ回路１１０と機能回路２２０とが互いに異なる半導体チップ１００及び２００に組み込まれている場合にも、半導体チップ２００を低電源電圧、低消費電力で動作させることができる。

図３はトリミング信号発生回路２３０を含む半導体集積回路装置３００を表すブロック図である。半導体チップ１００は、レギュレータ回路１２０を含んでいる。半導体チップ２００は、基準電位発生回路２１０と、トリミング信号発生回路２３０とを含んでいる。

図４ａはリファレンス部１２１を含むレギュレータ回路１２０を表す回路図である。レギュレータ回路１２０はバイアス部１１１と、出力部１１２と、リファレンス部１２１とを含む。バイアス部１１１及び出力部１１２は実施例１と同様の構成である。

リファレンス部１２１は、ＰＭＯＳトランジスタ３５と、可変抵抗素子５０とが電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続されてなる。ＰＭＯＳトランジスタ３５のソースは電源電位ＶＣＣ接続され、ドレインは出力ノードＮ１２に接続され、ゲートはバイアス電圧入力端子Ｔ１３に接続されている。バイアス電圧入力端子Ｔ１３はバイアス部１１１のノードＮ１と接続されており、ＰＭＯＳトランジスタ３５はハイバイアス電圧ＢＨに応じてソース−ドレイン間を導通させる。可変抵抗素子５０は出力ノードＮ１２と接地電位ＧＮＤとの間に接続されている。また、出力ノードＮ１２に生成されるリファレンス電圧ＶＲＥＦを出力する出力端子Ｔ１２が出力ノードＮ１２に接続されている。

図４ｂは可変抵抗素子５０を表す回路図である。可変抵抗素子５０は一端が接地電位ＧＮＤに接続されている基準用抵抗素子５９と、基準用抵抗素子５９の他端と出力ノードＮ１２と間に直列に接続されている調整用抵抗素子５５〜５８と、調整用抵抗素子５５、５６、５７及び５８と並列に接続されているＮＭＯＳトランジスタ５１、５２、５３及び５４とからなる。ＮＭＯＳトランジスタ５１、５２、５３及び５４のゲートはそれぞれトリミング信号入力端子Ｔ５３、Ｔ５２、Ｔ５１及びＴ５０に接続されている。なお、本実施例における可変抵抗素子５０に含まれる調整用抵抗素子及びＮＭＯＳトランジスタの個数はそれぞれ４つであるが、本発明にかかる個数の制限は無い。

図４ｃはトリミング信号発生回路２３０を表す回路図である。

トリミング信号発生回路２３０はヒューズ回路２３１〜２３４を含む。ヒューズ回路２３１は出力ノードＮ３１と電源電位ＶＣＣとの間に接続されているヒューズ９１と、出力ノードＮ３１と接地電位ＧＮＤとの間に接続されているヒューズ９２と、出力ノードＮ３１からトリミング信号ＴＲ０を出力する出力端子Ｔ３１とからなる。ヒューズ回路２３２〜２３４も同様の構成である。なお、本実施例におけるヒューズ回路の個数は４つであるが、本発明にかかる個数の制限は無く、可変抵抗素子５０の調整用抵抗素子の個数に応じた個数であれば良い。

半導体チップ２００の消費電流や動作電源電圧マージンなどの測定と共に閾値電圧を測定したときに、半導体チップ２００のトランジスタの閾値電圧が低い方向にばらついていることが判明したとする。この場合には、出力部１１２が機能回路２２０に低い電源電圧ＶＯＵＴを供給することにより、半導体チップ２００を低消費電力で動作させることができる。出力部１１２は、リファレンス部１２１が低いリファレンス電圧ＶＲＥＦを発生した場合に、低い電源電圧ＶＯＵＴを機能回路２２０に供給する。リファレンス部１２１が発生するリファレンス電圧ＶＲＥＦはトリミング信号発生回路２３０が出力するトリミング信号Ｔ０〜Ｔ３で制御できる。

ここで、トリミング信号発生回路２３０が含むヒューズ回路２３１〜２３４のヒューズ９１、９４、９６及び９８を切断すれば、トリミング信号発生回路２３０は、電源電位ＶＣＣと同電位のトリミング信号Ｔ０、接地電位ＧＮＤと同電位のトリミング信号Ｔ１、Ｔ２及びＴ３を出力する。トリミング信号Ｔ０、Ｔ１、Ｔ２及びＴ３は可変抵抗素子５０のトリミング信号入力端子Ｔ５０、Ｔ５１、Ｔ５２及びＴ５３にそれぞれ入力される。トリミング信号入力端子Ｔ５０、Ｔ５１、Ｔ５２及びＴ５３はＮＭＯＳ５４、５３、５２及び５１のゲートに接続されている。電位０ボルトのトリミング信号Ｔ０がＮＭＯＳ５４のゲートに入力された場合にはＮＭＯＳ５４がオフ状態となり、ＮＭＯＳ５４のソース−ドレイン間には電流が流れない。電位ＶＣＣのトリミング信号Ｔ１、Ｔ２及びＴ３がそれぞれＮＭＯＳ５３、５２及び５１のゲートに入力された場合にはこれらはオン状態となり、これらのソース−ドレイン間には電流が流れる状態にある。

ここで例えば基準用抵抗素子５９及び抵抗素子５５〜５８の各々の抵抗値が２Ωであるとする。上記したようにＮＭＯＳ５４がオフ状態且つＮＭＯＳ５１〜５３がオン状態である場合、可変抵抗素子５０の抵抗値は４Ωとなり、基準用抵抗素子５９及び抵抗素子５５〜５８の抵抗値を全て合成した抵抗値１０Ωよりも小さい抵抗値とすることができる。このように接地電位ＧＮＤとノードＮ１２との間に接続される可変抵抗素子５０の抵抗値を小さくすることにより、リファレンス電圧ＶＲＥＦを低くすることができる。リファレンス電圧ＶＲＥＦが低くなったことにより、出力部１１２は低い電源電圧ＶＯＵＴを出力する。このように、トリミング信号発生回路２３０が生成、出力するトリミング信号Ｔ０〜Ｔ３により、出力部１１２が機能回路２２０に供給する電源電圧ＶＯＵＴを制御できる。更にリファレンス電圧ＶＲＥＦを低くしたい場合には、ヒューズ９２、９４、９６及び９８を切断する（ヒューズ９１、９３、９５及び９７は切断しない）。この場合、ＮＭＯＳ５１〜５４の全てがオン状態となり、可変抵抗素子５０の抵抗値は２Ωとなり、更にリファレンス電圧ＶＲＥＦを低くすることができる。

上記したのとは反対に半導体チップ２００のトランジスタの閾値電圧が高い方向にばらついている場合には、出力部１１２が機能回路２２０に高い電源電圧ＶＯＵＴを供給することにより、半導体チップ２００を安定的に動作させることができる。この場合にも同様に、トリミング信号発生回路２３０が生成、出力するトリミング信号Ｔ０〜Ｔ３により、出力部１１２が機能回路２２０に供給する電源電圧ＶＯＵＴを制御できる。

トリミング信号発生回路２３０が含むヒューズ回路２３１〜２３４のヒューズ９１、９３、９５及び９８を切断すれば、トリミング信号発生回路２３０は、接地電位ＧＮＤと同電位のトリミング信号Ｔ０、Ｔ１及びＴ２、電源電位ＶＤＤと同電位のトリミング信号Ｔ３を出力する。電位０ボルトのトリミング信号Ｔ０、Ｔ１及びＴ２がそれぞれＮＭＯＳ５４、５３及び５２のゲートに入力された場合にはこれらはオフ状態となり、これらのソース−ドレイン間には電流が流れない。電位ＶＣＣのトリミング信号Ｔ３がＮＭＯＳ５１のゲートに入力された場合にはＮＭＯＳ５１がオン状態となり、ＮＭＯＳ５１のソース−ドレイン間には電流が流れる状態にある。

同様に基準用抵抗素子５９及び抵抗素子５５〜５８の各々の抵抗値が２Ωであるとする。上記したようにＮＭＯＳ５２〜５４がオフ状態且つＮＭＯＳ５１がオン状態である場合、可変抵抗素子５０の抵抗値は８Ωとなり、閾値が低めにばらついたときの可変抵抗素子の抵抗値４Ω若しくは２Ωよりも抵抗値を高めに設定することができる。このように接地電位ＧＮＤとノードＮ１２との間に接続される可変抵抗素子５０の抵抗値を大きくすることにより、リファレンス電圧ＶＲＥＦを高くすることができる。更にリファレンス電圧ＶＲＥＦを高くしたい場合には、ヒューズ９１、９３、９５及び９７を切断する（ヒューズ９２、９４、９６及び９８は切断しない）。この場合、ＮＭＯＳ５１〜５４の全てがオフ状態となり、可変抵抗素子５０の抵抗値は１０Ωとなり、更にリファレンス電圧ＶＲＥＦを高くすることができる。

上記したように半導体チップ２００のトランジスタの閾値電圧が低い方向にばらついた場合には、リファレンス電圧ＶＲＥＦを低くするために、ノードＮ１２と接地電位ＧＮＤとの間に接続されている可変抵抗素子５０の抵抗値が小さくなるようにヒューズを切断する。反対に半導体チップ２００のトランジスタの閾値電圧が高い方向にばらついた場合には、リファレンス電圧ＶＲＥＦを高くするために、ノードＮ１２と接地電位ＧＮＤとの間に接続されている可変抵抗素子５０の抵抗値が大きくなるようにヒューズを切断する。ヒューズ回路が出力するトリミング信号Ｔ０〜Ｔ３の電圧値はアナログ信号の如き中間レベルではなく、デジタル信号の如きハイ電圧（電源電位ＶＣＣ）及びロー電位（０Ｖ）であるため、例えばトリミング信号入力端子Ｔ５０〜Ｔ５３に隣接しているボンディングワイヤー（図示せず）などから受けるノイズの影響を受け難い。

上記した如く本実施例によれば、機能回路２２０と共に半導体チップ２００に含まれているトリミング信号発生回路２３０が、半導体チップ２００に含まれているトランジスタの閾値電圧のばらつきに応じたトリミング信号Ｔ０〜Ｔ４を生成してこれを出力し、半導体チップ１００に含まれているリファレンス部１２１がトリミング信号Ｔ０〜Ｔ４を受け入れてこれに基づいてリファレンス電圧ＶＲＥＦを発生する。同じく半導体チップ１００に含まれている出力部１１２はリファレンス電圧ＶＲＥＦに基づいて機能回路２２０に電源電圧ＶＯＵＴを供給し、機能回路２２０は電源電圧ＶＯＵＴの供給に応じてその機能を発揮する。これにより、出力部１１２を含んでいる半導体チップ１００のトランジスタの閾値電圧がどのようにばらついていても（低めの方向にばらついても高めの方向にばらついても）、レギュレータ回路１１０は機能回路２２０を構成するトランジスタの閾値電圧のばらつきに応じた適当な電源電圧ＶＯＵＴを機能回路２２０に供給することができる。

上記した例とは異なり、仮にレギュレータ回路１１０とトリミング信号発生回路２３０が共に半導体チップＡ（図示せず）に含まれ、機能回路２２０が半導体チップＢ〜Ｚの各々（何れも図示せず）に含まれている場合には、次のような問題が生じる。すなわち、半導体チップＢ〜Ｚのトランジスタの閾値電圧のばらつき情報を個別に管理し、半導体チップＢ〜Ｚの内のいずれを半導体チップＡと共に半導体集積回路装置３００に搭載するのかを決定する時点において、搭載する半導体チップ（半導体チップＢ〜Ｚの内のいずれか）のトランジスタの閾値電圧のばらつき情報に基づいて半導体チップＡに含まれているトリミング信号発生回路２３０のヒューズを切断しなければならないという問題が生じる。このような方法は技術的には可能であるが、半導体集積回路装置３００に共に搭載する半導体チップの組み合わせを見据えた上でのばらつき情報管理が必要となり、結果として情報管理の工程が煩雑になり現実的ではない。

これに対して、本実施例の如く半導体チップ２００が機能回路２２０とトリミング信号発生回路２３０とを共に含んでいる場合には、半導体チップ２００のトランジスタの閾値電圧ばらつき情報が得られた時点で、半導体チップ２００と共に半導体集積回路装置３００に搭載する半導体チップの組み合わせを考慮することなく、当該閾値電圧ばらつき情報に基づいてトリミング信号発生回路２３０のヒューズを切断することができる。そのため、本実施例の如くすれば、各々が機能回路２２０を含んでいる複数の半導体チップ（図示せず）のトランジスタの閾値電圧ばらつき情報を個別に管理することなく、ひいては半導体集積回路装置３００の製造時間を増大させることなく、レギュレータ回路１１０と機能回路２２０とが互いに異なる半導体チップ１００及び２００に組み込まれている場合にも、半導体チップ２００を低電源電圧、低消費電力で動作させることができる。

図５はレギュレータ回路１３０を含む半導体集積回路装置３００を表すブロック図である。半導体チップ１００は、レギュレータ回路１３０を含んでいる。半導体チップ２００は、基準電位発生回路２１０と、トリミング信号発生回路２３０とを含んでいる。基準電位発生回路２１０及びトリミング信号発生回路２３０は実施例２と同様の構成である。

図６ａはリファレンス部１３１を含むレギュレータ回路１３０を表す回路図である。レギュレータ回路１３０はバイアス部１１１と、出力部１１２と、リファレンス部１３１とを含む。バイアス部１１１及び出力部１１２は実施例１と同様の構成である。

リファレンス部１３１は、ＰＭＯＳトランジスタ３６と、可変抵抗素子６０と、ダイオード接続されたＮＭＯＳトランジスタ３７とが電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続されてなる。ＰＭＯＳトランジスタ３６のソースは電源電位ＶＣＣ接続され、ドレインは出力ノードＮ１３に接続され、ゲートはバイアス電圧入力端子Ｔ１５に接続されている。バイアス電圧入力端子Ｔ１５はバイアス部１１１のノードＮ１と接続されており、ＰＭＯＳトランジスタ３６はハイバイアス電圧ＢＨに応じてソース−ドレイン間を導通させる。可変抵抗素子６０の一端は出力ノードＮ１３に接続され、他端はＮＭＯＳトランジスタ３７のドレインに接続されている。ＮＭＯＳトランジスタ３７のソースは接地電位ＧＮＤに接続されている。また、出力ノードＮ１３に生成されるリファレンス電圧ＶＲＥＦを出力する出力端子Ｔ１４が出力ノードＮ１２に接続されている。

図６ｂは可変抵抗素子６０を表す回路図である。可変抵抗素子６０は出力ノードＮ１３とＮＭＯＳトランジスタ３７のドレインとの間に直列に接続されている調整用抵抗素子６５〜６８と、調整用抵抗素子６５、６６、６７及び６８と並列に接続されているＮＭＯＳトランジスタ６１、６２、６３及び６４とからなる。ＮＭＯＳトランジスタ６１、６２、６３及び６４のゲートはそれぞれトリミング信号入力端子Ｔ６３、Ｔ６２、Ｔ６１及びＴ６０に接続されている。なお、本実施例における可変抵抗素子６０に含まれる調整用抵抗素子及びＮＭＯＳトランジスタの個数はそれぞれ４つであるが、本発明にかかる個数の制限は無い。

実施例２と同様にトリミング信号発生回路２３０が生成、出力するトリミング信号Ｔ０〜Ｔ３により、出力部１１２が機能回路２２０に供給する電源電圧ＶＯＵＴを制御できる。すなわち、半導体チップ２００のトランジスタの閾値電圧が低い方向にばらついた場合には、リファレンス電圧ＶＲＥＦを低くするために、ノードＮ１３と接地電位ＧＮＤとの間に接続されている可変抵抗素子６０の抵抗値が小さくなるようにヒューズを切断する。反対に半導体チップ２００のトランジスタの閾値電圧が高い方向にばらついた場合には、リファレンス電圧ＶＲＥＦを高くするために、ノードＮ１３と接地電位ＧＮＤとの間に接続されている可変抵抗素子６０の抵抗値が大きくなるようにヒューズを切断する。ヒューズ回路が出力するトリミング信号Ｔ０〜Ｔ３の電圧値はハイ電圧（電源電位ＶＣＣ）及びロー電位（０Ｖ）であるため、例えばトリミング信号入力端子Ｔ６０〜Ｔ６３に隣接しているボンディングワイヤー（図示せず）などから受けるノイズの影響を受け難い。

一般にトランジスタの抵抗値には温度依存性がある。可変抵抗素子６０と直列に接続されているＮＭＯＳトランジスタ３７の抵抗値も半導体チップ１００の温度変化に伴って変化する。ＮＭＯＳトランジスタ３７の抵抗値が小さくなればリファレンス電圧が低くなり、反対にＮＭＯＳトランジスタ３７の抵抗値が大きくなればリファレンス電圧が低くなる。出力部１１２はリファレンス電圧ＶＲＥＦが低くなれば低い出力電圧ＶＯＵＴを機能回路２２０に供給し、反対にリファレンス電圧ＶＲＥＦが高くなれば高い出力電圧ＶＯＵＴを機能回路２２０に供給する。半導体チップ１００及び半導体チップ２００は共に半導体集積回路装置３００に搭載されており、通常、半導体チップ１００の温度と半導体チップ２００の温度とは同方向に変化する。そのため、半導体チップ１００の温度変化に応じて出力電圧ＶＯＵＴを上下させることにより、機能回路２２０に適当な出力電圧ＶＯＵＴを供給することができる。

上記した如く本実施例によれば、レギュレータ回路１１０と機能回路２２０とが互いに異なる半導体チップ１００及び２００に組み込まれている場合にも、トリミング信号Ｔ０〜Ｔ３により閾値電圧のばらつきに応じた出力電圧ＶＯＵＴを出力部１１２が機能回路２２０に供給できるのに加えて、ＮＭＯＳトランジスタ３７により温度変化に応じた出力電圧ＶＯＵＴを出力部１１２が機能回路２２０に供給できる。これにより、半導体チップ２００をより最適な条件にて低電源電圧、低消費電力で動作させることができる。

図７はレギュレータ回路１４０を含む半導体集積回路装置３００を表すブロック図である。半導体チップ１００は、レギュレータ回路１４０を含んでいる。半導体チップ２００は、基準電位発生回路２１０と、トリミング信号発生回路２３０とを含んでいる。基準電位発生回路２１０及びトリミング信号発生回路２３０は実施例２と同様の構成である。また、本実施例における機能回路２２０は低閾値電圧で動作する低閾値トランジスタで構成されている。

図８ａはリファレンス部１４１を含むレギュレータ回路１４０を表す回路図である。レギュレータ回路１４０はバイアス部１１１と、出力部１１２と、リファレンス部１４１とを含む。バイアス部１１１及び出力部１１２は実施例１と同様の構成である。

リファレンス部１４１は、ＰＭＯＳトランジスタ３８と、ダイオード接続された低閾値ＰＭＯＳトランジスタ８１と、可変抵抗素子７０と、ダイオード接続された低閾値ＮＭＯＳトランジスタ８２とが電源電位ＶＣＣと接地電位ＧＮＤとの間に直列に接続されてなる。ＰＭＯＳトランジスタ３８のソースは電源電位ＶＣＣ接続され、ドレインは出力ノードＮ１４に接続され、ゲートはバイアス電圧入力端子Ｔ１７に接続されている。バイアス電圧入力端子Ｔ１７はバイアス部１１１のノードＮ１と接続されており、ＰＭＯＳトランジスタ３８はハイバイアス電圧ＢＨに応じてソース−ドレイン間を導通させる。可変抵抗素子６０の一端は低閾値ＰＭＯＳトランジスタ８１のドレインに接続され、他端は低閾値ＮＭＯＳトランジスタ８２のドレインに接続されている。低閾値ＰＭＯＳトランジスタ８１のソースは出力ノードＮ１４に接続され、低閾値ＮＭＯＳトランジスタ８２のソースは接地電位ＧＮＤに接続されている。また、出力ノードＮ１４に生成されるリファレンス電圧ＶＲＥＦを出力する出力端子Ｔ１６が出力ノードＮ１４に接続されている。

低閾値ＰＭＯＳトランジスタ８１及び低閾値ＮＭＯＳトランジスタ８２は、機能回路２２０を構成する低閾値トランジスタと同等の閾値電圧を有する低閾値トランジスタであり、これらの閾値電圧は如何なる場合においても、ＰＭＯＳトランジスタ３８などの通常のトランジスタの閾値電圧よりも低くなるように設計されている。これにより、レギュレータ回路１４０は、低電圧動作のために低閾値のトランジスタで構成されている機能回路２２０と同様の温度依存性を有することができる。

図８ｂは可変抵抗素子７０を表す回路図である。可変抵抗素子７０は、低閾値ＰＭＯＳトランジスタ８１のドレインと低閾値ＮＭＯＳトランジスタ８２のドレインとの間に直列に接続されている調整用抵抗素子７５〜７８と、調整用抵抗素子７５、７６、７７及び７８と並列に接続されているＮＭＯＳトランジスタ７１、７２、７３及び７４とからなる。ＮＭＯＳトランジスタ７１、７２、７３及び７４のゲートはそれぞれトリミング信号入力端子Ｔ７３、Ｔ７２、Ｔ７１及びＴ７０に接続されている。なお、本実施例における可変抵抗素子７０に含まれる調整用抵抗素子及びＮＭＯＳトランジスタの個数はそれぞれ４つであるが、本発明にかかる個数の制限は無い。

実施例２と同様にトリミング信号発生回路２３０が生成、出力するトリミング信号Ｔ０〜Ｔ３により、出力部１１２が機能回路２２０に供給する電源電圧ＶＯＵＴを制御できる。すなわち、半導体チップ２００のトランジスタの閾値電圧が低い方向にばらついた場合には、リファレンス電圧ＶＲＥＦを低くするために、ノードＮ１４と接地電位ＧＮＤとの間に接続されている可変抵抗素子７０の抵抗値が小さくなるようにヒューズを切断する。反対に半導体チップ２００のトランジスタの閾値電圧が高い方向にばらついた場合には、リファレンス電圧ＶＲＥＦを高くするために、ノードＮ１４と接地電位ＧＮＤとの間に接続されている可変抵抗素子７０の抵抗値が大きくなるようにヒューズを切断する。ヒューズ回路が出力するトリミング信号Ｔ０〜Ｔ３の電圧値はハイ電圧（電源電位ＶＣＣ）及びロー電位（０Ｖ）であるため、例えばトリミング信号入力端子Ｔ７０〜Ｔ７３に隣接しているボンディングワイヤー（図示せず）などから受けるノイズの影響を受け難い。

可変抵抗素子７０と直列に接続されている低閾値ＰＭＯＳトランジスタ８１及び低閾値ＮＭＯＳトランジスタ８２の抵抗値は半導体チップ１００の温度変化に伴って変化する。低閾値ＰＭＯＳトランジスタ８１及び低閾値ＮＭＯＳトランジスタ８２の抵抗値が小さくなればリファレンス電圧が低くなり、反対に低閾値ＰＭＯＳトランジスタ８１及び低閾値ＮＭＯＳトランジスタ８２の抵抗値が大きくなればリファレンス電圧が低くなる。出力部１１２はリファレンス電圧ＶＲＥＦが低くなれば低い出力電圧ＶＯＵＴを機能回路２２０に供給し、反対にリファレンス電圧ＶＲＥＦが高くなれば高い出力電圧ＶＯＵＴを機能回路２２０に供給する。半導体チップ１００及び半導体チップ２００は共に半導体集積回路装置３００に搭載されており、通常、半導体チップ１００の温度と半導体チップ２００の温度とは同方向に変化する。そのため、半導体チップ１００の温度変化に応じて出力電圧ＶＯＵＴを上下させることにより、機能回路２２０に適当な出力電圧ＶＯＵＴを供給することができる。特に、低閾値ＰＭＯＳトランジスタ８１及び低閾値ＮＭＯＳトランジスタ８２は、機能回路２２０を構成する低閾値トランジスタと同種のトランジスタであり、機能回路２２０の低閾値トランジスタと同じ温度依存性を有する。そのため、レギュレータ回路１１０は、温度変化による機能回路２２０の閾値変化に相当する分だけ出力電圧ＶＯＵＴの値を上下させて機能回路２２０に供給することができる。また、ＰＭＯＳトランジスタである低閾値ＰＭＯＳトランジスタ８１とＮＭＯＳトランジスタである低閾値ＮＭＯＳトランジスタ８２とを直列に接続することにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方の温度依存に応じてリファレンス電圧ＶＲＥＦを調整することができる。

上記した如く本実施例によれば、レギュレータ回路１１０と機能回路２２０とが互いに異なる半導体チップ１００及び２００に組み込まれている場合にも、トリミング信号Ｔ０〜Ｔ３により閾値電圧のばらつきに応じた出力電圧ＶＯＵＴを出力部１１２が機能回路２２０に供給できる。更にレギュレータ回路１４０が、機能回路２２０を構成する低閾値トランジスタと同種の低閾値ＰＭＯＳトランジスタ８１及び低閾値ＮＭＯＳトランジスタ８２をリファレンス部１４１に含むことにより、温度変化による機能回路２２０の閾値変化に相当する分だけ電圧値を変化させた出力電圧ＶＯＵＴを出力部１１２が機能回路２２０に供給できる。これにより、半導体チップ２００をより最適な条件にて低電源電圧、低消費電力で動作させることができる。

半導体集積回路装置を表すブロック図である。 レギュレータ回路を表す回路図である。 基準電位発生回路を表す回路図である。 トリミング信号発生回路を含む半導体集積回路装置を表すブロック図である。 リファレンス部を含むレギュレータ回路を表す回路図である。 可変抵抗素子を表す回路図である。 トリミング信号発生回路を表す回路図である。 別のレギュレータ回路を含む半導体集積回路装置を表すブロック図である。 別のリファレンス部を含むレギュレータ回路を表す回路図である。 別の可変抵抗素子を表す回路図である。 別のレギュレータ回路を含む半導体集積回路装置を表すブロック図である。 別のリファレンス部を含むレギュレータ回路を表す回路図である。 別の可変抵抗素子を表す回路図である。

符号の説明

１１〜１５、２１〜２７、３１〜３８ トランジスタ
４０ 抵抗素子
５０、６０、７０ 可変抵抗素子
５１〜５４、６１〜６４、７１〜７４ 調整用トランジスタ
５５〜５８、６５〜６８、７５〜７８ 調整用抵抗素子
５９ 基準用抵抗素子
８１ 低閾値ＰＭＯＳトランジスタ
８２ 低閾値ＮＭＯＳトランジスタ
９１〜９８ ヒューズ
１００、２００ 半導体チップ
１１０、１２０、１３０、１４０ レギュレータ回路
１１１ バイアス部
１１２ 出力部
１２１、１３１、１４１ リファレンス部
２１０ 基準電位発生回路
２１１ 基準電位調整部
２２０ 機能回路
２３０ トリミング信号発生回路
２３１〜２３４ ヒューズ回路
３００ 半導体集積回路装置
ＢＨ ハイバイアス電圧
ＢＬ ローバイアス電圧
ＧＮＤ 接地電位
Ｎ１〜Ｎ４、Ｎ１２〜Ｎ１４、Ｎ２１、Ｎ３１〜Ｎ３４ ノード
Ｔ１、Ｔ２、Ｔ１２〜Ｔ１７、Ｔ２１、Ｔ３１〜Ｔ３４、Ｔ５０〜Ｔ５３、Ｔ６０〜Ｔ６３、Ｔ７０〜Ｔ７３ 端子
ＶＣＣ 電源電位
ＴＲＩＭ トリミング信号
ＶＲＥＦ リファレンス信号若しくはリファレンス電圧
ＶＯＵＴ 電源電圧

Claims (14)

1. 少なくとも２つの半導体チップを含む半導体集積回路装置であって、
   前記半導体チップの一方が、
   基準電位を生成してこれをリファレンス信号として出力する基準電位発生回路と、電源電圧の供給に応じて機能を発揮する機能回路と、を含み、
   前記半導体チップの他方が、
   前記リファレンス信号を受け入れてこれに基づいて前記機能回路に前記電源電圧を供給するレギュレータ回路を含むことを特徴とする半導体集積回路装置。
2. 前記レギュレータ回路は、前記リファレンス信号を非反転入力端子に受け入れてこれに基づいて前記電源電圧を出力端子に出力するボルテージフォロワ回路を含むことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記基準電位発生回路は、各々がダイオード接続されているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを直列接続してなる基準電位調整部を含むことを特徴とする請求項１に記載の半導体集積回路装置。
4. 少なくとも２つの半導体チップを含む半導体集積回路装置であって、
   前記半導体チップの一方が、
   トリミング信号を生成してこれを出力するトリミング信号発生回路と、電源電圧の供給に応じて機能を発揮する機能回路と、を含み、
   前記半導体チップの他方が、
   前記トリミング信号を受け入れてこれに基づいてリファレンス電圧を発生するリファレンス部と、前記リファレンス電圧に基づいて前記機能回路に前記電源電圧を供給する出力部と、を含むことを特徴とする半導体集積回路装置。
5. 前記トリミング信号発生回路は、電源電位と接地電位との間に接続されたヒューズ回路で構成されていることを特徴とする請求項４に記載の半導体装置。
6. 前記ヒューズ回路は、出力ノードと前記電源電位との間に接続されているヒューズと、前記出力ノードと前記接地電位との間に接続されているヒューズと、前記出力ノードから前記トリミング信号を出力する出力端子とを少なくとも含むことを特徴とする請求項５に記載の半導体集積回路装置。
7. 前記リファレンス部は、ソースが電源電位に接続され且つドレインが出力ノードに接続され且つゲートがバイアス電圧入力端子に接続されているＰＭＯＳトランジスタと、前記出力ノードと接地電位との間に接続されている可変抵抗素子と、前記出力ノードから前記リファレンス電圧を出力する出力端子とからなることを特徴とする請求項４に記載の半導体集積回路装置。
8. 前記可変抵抗素子は、一端が接地電位に接続されている基準用抵抗素子と、前記基準用抵抗素子の他端と前記出力ノードと間に直列に接続されている複数の調整用抵抗素子と、ドレインが前記調整用抵抗素子の一端に接続され且つソースが前記調整用抵抗素子の他端に接続され且つゲートが前記トリミング信号を受け入れるトリミング信号入力端子に接続されている複数のトランジスタと、からなることを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記リファレンス部は、ダイオード接続され且つドレインが前記可変抵抗素子に接続され且つソースが接地電位に接続されているＮＭＯＳトランジスタを有することを特徴とする請求項７に記載の半導体集積回路装置。
10. 前記可変抵抗素子は、前記出力ノードと前記ＮＭＯＳトランジスタのドレインとの間に直列に接続されている複数の調整用抵抗素子と、ドレインが前記調整用抵抗素子の一端に接続され且つソースが前記調整用抵抗素子の他端に接続され且つゲートが前記トリミング信号を受け入れるトリミング信号入力端子に接続されている複数のトランジスタと、からなることを特徴とする請求項９に記載の半導体集積回路装置。
11. 前記リファレンス部は、ソースが電源電位に接続され且つドレインが出力ノードに接続され且つゲートがバイアス電圧入力端子に接続されている第１のＰＭＯＳトランジスタと、可変抵抗素子と、ダイオード接続され且つソースが前記出力ノードに接続され且つドレインが前記可変抵抗素子の一端に接続されている第２のＰＭＯＳトランジスタと、ダイオード接続され且つドレインが前記可変抵抗素子の他端に接続され且つソースが接地電位に接続されているＮＭＯＳトランジスタと、前記出力ノードから前記リファレンス電圧を出力する出力端子とからなることを特徴とする請求項４に記載の半導体集積回路装置。
12. 前記可変抵抗素子は、前記第２のＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの間に直列に接続されている複数の調整用抵抗素子と、ドレインが前記調整用抵抗素子の一端に接続され且つソースが前記調整用抵抗素子の他端に接続され且つゲートが前記トリミング信号を受け入れるトリミング信号入力端子に接続されている複数のトランジスタと、からなることを特徴とする請求項１１に記載の半導体集積回路装置。
13. 前記出力部は、前記リファレンス電圧を非反転入力端子に受け入れてこれに基づいて前記電源電圧を出力端子に出力するボルテージフォロワ回路を含むことを特徴とする請求項４に記載の半導体集積回路装置。
14. 前記機能回路はＲＡＭであることを特徴とする請求項１又は４に記載の半導体集積回路装置。

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