JP2004296928A - 半導体装置、これを用いたシステムデバイスおよびその製造方法 - Google Patents
半導体装置、これを用いたシステムデバイスおよびその製造方法 Download PDFInfo
- Publication number
- JP2004296928A JP2004296928A JP2003089279A JP2003089279A JP2004296928A JP 2004296928 A JP2004296928 A JP 2004296928A JP 2003089279 A JP2003089279 A JP 2003089279A JP 2003089279 A JP2003089279 A JP 2003089279A JP 2004296928 A JP2004296928 A JP 2004296928A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- function
- specific function
- semiconductor device
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title description 5
- 230000006870 function Effects 0.000 claims abstract description 205
- 230000015654 memory Effects 0.000 claims abstract description 39
- 238000012360 testing method Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 6
- 238000013461 design Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 31
- 238000007689 inspection Methods 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002788 crimping Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004092 self-diagnosis Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Abstract
【解決手段】所定の回路機能を持つ第1の回路を具備し、前記第1の回路は、前記第1の回路に外部接続可能なように構成され、常時使用しない特定の機能を第1の回路に付与するように構成された第2の回路によって前記特定の機能を実現できるように構成される。第一の回路にはメモリやFPGAで構成され、第二の回路は第一の回路の特定機能を実現するための補助機能を備える。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、半導体装置、これを用いたシステムデバイスおよび半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
電子機器の著しい高機能化に伴い、半導体装置の微細化による高速化、軽量小型化への要求が高まっている。これらの要求に応えて、近年ULSI(超大規模集積回路)での微細化、高集積化が進められている。
【0003】
このような中で、システムインパッケージ(SIP)とよばれる技術が提案されている。例えば、フラッシュメモリを搭載したマイクロコンピュータなどにおいては、メモリの書き換えが可能であるが、このような書き換え機能自体は、常時使用するものではなく、書き換えを必要とするときにのみ必要な機能である。しかしながら、通常はこのような書き換え機能についても同一基板上に集積化されている(特許文献1、2、3、4参照)。
【0004】
【特許文献1】
特許第2790461号公報
【特許文献2】
特許第2977576号公報
【特許文献3】
特許第2954278号公報
【特許文献4】
特許第3358710号公報
【0005】
【発明が解決しようとする課題】
しかしながら、さらなる高機能化、高集積化が進むにつれて、マイクロコンピュータを構成する半導体チップ(マイコンチップ)の小型化は困難であるという問題があった。
また、常時使用しない特定の機能を含んでいるために、使用電力も高くなるという問題があった。
本発明は前記実情に鑑みてなされたもので、半導体装置の小型化、省電力化をはかることを目的とする。
【0006】
【課題を解決するための手段】
そこで本発明の半導体装置は、所定の回路機能を持つ第1の回路を具備し、前記第1の回路は、常時使用しない特定の機能を第1の回路に付与するように前記第1の回路に外部接続可能なように構成された第2の回路によって前記特定の機能を実現できるように構成されていることを特徴とする。
かかる構成によれば、常時使用しない特定の機能は、外部接続可能に形成されており、この半導体装置を構成する半導体チップの小型化を図ることができる上、省電力化が可能となる。
【0007】
望ましくは、前記第2の回路は、前記第1の回路の持つ特定の機能を実現するための補助機能を備え、前記補助機能は、前記第1の回路からの指令によってのみ機能するものである。
かかる構成によれば、第1の回路からの指令によってのみ特定の機能が機能するため、第2の回路単体では機能せず、セキュリティ効果も高められる。
【0008】
また望ましくは、前記第1の回路は、前記特定の機能動作以外の時は前記第1の回路単独で使用される。
かかる構成によれば、第1の回路は小型軽量化および省電力化が可能となる。
また、望ましくは、前記第2の回路は、前記第2の回路単独で動作可能に構成される。
望ましくは、前記第2の回路は、前記特定の機能動作時以外の時は使用できないようにしたことを特徴とする。
これにより、保護効果を高めることができる。
【0009】
望ましくは、前記第1の回路は、前記第2の回路を活性化する制御開始信号を出力する機能と、前記第2の回路で生成された前記特定の機能を与える信号を入力する機能とを備えたことを特徴とする。
かかる構成によれば、第1の装置から特定の機能開始を制御することができるため、使用者は見かけ上第2の装置を意識せずに操作することができ、操作が極めて容易である。
【0010】
また、望ましくは、前記第1の装置は、前記第2の装置の電気的接続を検知したときのみ前記特定の機能動作を許可し、前記第2の装置の電気的接続を検知しないときは、前記特定の機能動作を許可せず、前記第1の所定の回路機能のみを許可する機能を備えたことを特徴とする。
かかる構成によれば、第2の装置との電気的接続によって初めて第1の回路が特定の機能動作を許可するように構成されているため、操作が簡単でかつセキュリティ機能も発揮し得る。
【0011】
望ましくは、前記第1の回路は、メモリ回路であり、前記第2の回路の前記特定の機能は前記メモリ回路へのデータの書き込み機能であることを特徴とする。
かかる構成によれば、メモリへの書き込み時にのみ第2の回路に接続すればよいため、装置の小型化および省電力化をはかることができる。
【0012】
また、前記第1の回路は、メモリの読み出し回路を含み、前記特定の機能は前記メモリの書き換えを行う回路であることを特徴とする。
かかる構成によれば、書き換え回路は通常不要であり、メモリへの書き換え時にのみ第2の回路に接続すればよいため、装置の小型化および省電力化をはかることができる。
【0013】
また、望ましくは、前記第1の回路は、前記第1の装置内の所定の論理ブロックを構成する冗長配線を備えた冗長回路を含み、外部からの冗長設定によって、回路機能が特定されるように構成されており、前記特定の機能は、前記冗長回路の設定を行う回路である。
かかる構成によれば、通常使用時には不要な、冗長回路の設定機能が、使用時にのみ接続して使用可能であるため、装置の小型化および省電力化をはかることができる。
【0014】
望ましくは、前記第1の回路は、プログラマブルゲートアレイFPGA(Field Programable Gate Array)を含む。
また、前記第1の回路は、電気ヒューズの接続または切断により、回路機能が特定されるように構成されており、前記特定の機能は、前記電気ヒューズの接続または切断を行う回路である。
かかる構成によれば、通常使用時には不要な、電気ヒューズの接続または切断を行う回路が、使用時にのみ接続して使用可能であるため、装置の小型化および該書き込み保護をはかることができる。
【0015】
また、望ましくは、前記所定の機能は、前記第1の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能である。
かかる構成によれば、通常時には使用されず、保護機能を必要とするときのみ、この特定の機能を動作させることにより、制御機能を発揮しつつも装置の小型化をはかることができる。
【0016】
望ましくは、前記特定の機能は、前記第1の回路の検査回路を含む。
検査機能を内蔵させる必要があるデバイスについては、小型化を阻む原因となっていたが、本発明によれば、大型化を招くことなく検査機能を奏功させることができる。
【0017】
また、本発明のシステムデバイスは、所定の回路機能を与える第1の回路を有する第1の装置と、前記第1の装置の前記第1の回路に電気的に接続された第2の回路をもつ第2の装置とを具備し、前記第1の回路は、前記第1の回路では常時使用しない特定の機能を第1の回路に付与する第2の回路によって前記特定の機能を実現できるように構成されていることを特徴とする。
かかる構成によれば、装置の大型化を招くことなく、機能性を高めることができる。
【0018】
望ましくは、前記第1の回路は、前記第2の回路を活性化する制御開始信号を出力する機能と、前記第2の回路で生成された前記特定の機能を与える信号を入力する機能とを備えている。
かかる構成によれば、第1の回路からの信号により第2の回路を活性化し、第2の回路から第1の回路に対して特定の機能を実現しているため、見かけ上使用者は第2の回路を意識することなく、かつ制御性よく操作することができ、特定の機能を実現させることが可能となる。
【0019】
また、前記第2の回路は、前記第1の回路で生成された制御開始信号を入力する機能と、前記第1の回路に対し前記特定の機能を与える信号を出力する機能とを備え、前記第1の装置の制御開始信号により、前記第2の装置の前記特定の機能を活性化し前記第1の装置に対し特定の機能を与えるようにしたことを特徴とする。
かかる構成によれば、制御性よく機能を発揮し得るものとなる。
【0020】
望ましくは、前記第1および第2の装置は、いずれも前記特定の機能を与えるための制御信号をシリアルに授受する授受回路と、前記特定の機能を与えるための制御信号を格納するレジスタとを備え、前記第1の装置、前記第2の装置間の信号をシリアルに送受信し、前記第1の装置に特定の機能を与えるようにしている。
かかる構成によれば、読み出し順序と書き込み順序が1対1対応するように配列され、制御信号をシリアルに送受信することができ、極めてシンプルな構成で情報をそのまま授受することができるため、操作性の高いものとなる。
【0021】
望ましくは、前記第1の装置は、前記第2の装置の電気的接続を検知したときのみ前記特定の機能の動作を許可し、前記第2の装置の電気的接続を検知しないときは、前記特定の機能の動作を許可せず、前記第1の所定の回路機能のみを許可する機能を備えたことを特徴とする。
かかる構成によれば、制御性の高いシステムデバイスを得ることができる。
【0022】
また、本発明の設計方法は、半導体基板上に集積される回路を、第1の回路と、前記第1の回路に外部接続可能なように構成され、常時使用しない特定の機能を第1の回路に付与するように構成され、前記特定の機能を実現できるようにした第2の回路とに、機能分離すると共に両者を電気的に接続可能に設計する設計工程と、前記第1の回路を第1の装置上に形成する工程と、前記第2の回路を第2の装置上に形成する工程とを含むことを特徴とする。
かかる方法によれば、機能性を低下させることなく、第1の回路の小型化をはかることができる。
【0023】
望ましくは、前記第1の装置は、単一の半導体基板であり、前記第2の装置は複数の半導体基板を備えたシステムデバイスである。
かかる構成によれば、第1の装置をより小型化することができる。
【0024】
本発明のシステムデバイスでは、前記第1の装置は、パッケージの1主面に外部回路との接続用の第1の接続端子を具備するとともに、前記第2の装置を、前記1主面に対向するもう一方の主面に形成された第2の接続端子を介して接続可能に形成されたことを特徴とする。
かかる構成によれば着脱が極めて容易である。
望ましくは、前記第1の装置は、パッケージの側面に導出された外部回路との接続用の第1の接続端子を具備するとともに、前記第2の装置を、1主面に形成された第2の接続端子を介して接続可能に形成されたことを特徴とする。
【0025】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
(実施の形態1)
このシステムデバイスは、図1に示すように、回路機能を、常時使用する機能ブロック101を有する第1の半導体装置100と、この半導体装置100の第1の回路に接続される常時使用しない特定機能ブロック111を有する第2の装置110とに、2分割して構成したものである。
そして第1の半導体装置100の制御バス端子103と第2の半導体装置110の制御バス端子112との間は接続線120で接続されており、この第2の装置のもつ特定機能を必要とするときのみ両者が接続されるようになっている。
【0026】
ここで第1の半導体装置100は常時使用する機能ブロック101に対し制御端子102を介して信号の入出力がなされるようになっている。
このシステムデバイスによれば、通常使用する際に必要な機能のみを備え、第1の装置には特定機能は具備しない構造となっているため、第1の装置を大幅に小型化することができる。そして常時使用しない特定の機能は、外部接続可能に形成されており、この半導体装置を構成する半導体チップの機能を低下させることなく、小型化を図ることができ、また省電力化が可能となる。
【0027】
(実施の形態2)
このシステムデバイスは、前記実施の形態1の構成に加え、図2に示すように、第2の装置110は、第1の回路の持つ特定の機能を実現するための補助機能を備え、前記補助機能は、前記第1の回路からの指令によってのみ機能するようにしたものである。
すなわち、第1の装置100は、常時使用しない特定の機能ブロック111を活性化する制御開始信号を出力する制御開始信号発生回路104と、この回路で生成された制御開始信号を制御開始信号線121を介して第2の装置に出力するとともに、第2の装置110で生成された特定機能ブロック111からの信号を前記実施の形態1と同様に第1の装置に供給するようにしたことを特徴とする。
【0028】
かかる構成によれば、第1の装置100から特定の機能の開始を制御することができるため、使用者は見かけ上第2の装置を意識せずに操作することができ、操作が極めて容易となる。
【0029】
(実施の形態3)
前記実施の形態2では、第1および第2の装置間の信号の授受を通常の接続線で行ったが、この例では、図3に示すように、シリアルインターフェース106、116からシリアル制御信号線122を介して行うようにしている。
これらのシリアルインターフェース106、116はそれぞれ1対1対応した制御信号レジスタ群105および115を具備しており、逐次供給および格納されるようになっている。
【0030】
かかる構成によれば、極めて制御性よく信号の授受を行うことができ、同一の装置内に機能をもつのと同様の機能を発揮させつつも小型化、省電力化をはかることが可能となる。
【0031】
(実施の形態4)
前記実施の形態2では、第1および第2の装置間の信号の授受を通常の接続線で行ったが、図4に示すように第1の装置100は、第2の装置110の電気的接続の有無を検地する第2装置検知回路107によって第2の装置の接続の有無を検知し、電気的接続がなされていると判断されたときにのみ、特定の機能動作を許可し、前記第2の装置の電気的接続を検知しないときは、前記特定の機能動作を許可せず、前記第1の所定の回路機能のみを許可する機能を備えたことを特徴とする。他の構成については実施の形態2と同様である。
【0032】
ここでは第2の装置110は、第2の装置の識別情報をもつ識別信号発生回路113を備え、第2装置識別信号線123を介して第1の装置100の第2の装置検知回路107で、この第2の装置110の電気的接続の有無が確認できるようになっている。
【0033】
かかる構成によれば、第2の装置との電気的接続によって初めて第1の回路が特定の機能動作を許可するように構成することができ、操作が簡単でかつセキュリティ機能も発揮し得る。
【0034】
(実施の形態5)
前記実施の形態1乃至4では、第1の装置と第2の装置との機能について説明したが、本実施の形態では、実装構造について説明する。
この例では図5に示すように、第1の装置を構成する第1の半導体チップを搭載した第1のパッケージ302と第2の装置を構成する第2の半導体チップを搭載した第2のパッケージ300とを重ね、両者をボールグリッドアレイ(BGA)端子301を介して接続し、システムデバイスを構成したことを特徴とする。
【0035】
すなわち、第1のパッケージ302の第1の主面に、外部回路との接続用の第1の接続端子を構成するBGA端子304を形成するとともに、この第1の主面に対向する第2の主面に制御バス端子303を形成している。そして、第2のパッケージ300は、制御バス端子301を構成するボールグリッドアレイ(BGA)端子を、第1のパッケージ302の制御バス端子303に符合するように形成して構成される。
かかる構成によれば、重ねるだけで接続が可能であり、装着が容易で、かつ信頼性の高い接続が可能となる。
また、第1のパッケージ単体で使用する際には第2の主面の制御バス端子303を被覆するように絶縁性カバーを形成しておけばよく、一方、第2のパッケージと接続して用いられる場合には、第1のパッケージ上に載置し、圧着接合や半田接合などにより簡単にBGA端子304を介して容易に電気的接続が達成される。
【0036】
(実施の形態6)
前記実施の形態5では、第1の半導体パッケージ302の第1の主面にBGA端子を形成しこれを制御バス端子303としたが、この例では、図7に示すように、第2のパッケージの側面にリード端子305を導出した点で前記実施の形態6と異なる。他の構成については同様に形成されている。
【0037】
かかる構成によれば、実施の形態5と同様容易に第2の装置と第1の装置との接続が可能となり、接続が確実かつ簡単な半導体装置の形成が可能となる。
【0038】
(実施の形態7)
この例では、前記実施の形態6で説明したシステムデバイスを、半田接合などの固定接合に代えて着脱自在に実装できるソケットを提供するものである。
【0039】
すなわち、図7に示すように、着脱自在の蓋体を有する接続ソケット310を具備したことを特徴とする。この接続ソケットは、接続ソケット310本体の1主面に形成された凹部に、第1のパッケージ302を搭載するとともにリード端子を接続し、この上層に第2のパッケージを重ね、前記ソケットの蓋体を装着することにより、この蓋体の圧力で第1および第2の半導体チップの電気的接続が確実となるものである。
かかる構成によれば、接続が容易であり、また着脱が自在であるため、信頼性の高い半導体装置を提供することができる。
なお第1および第2のパッケージの接触を確実にするために、必要に応じて係止冶具を装着してもよい。
【0040】
(実施の形態8)
この例は、前記実施の形態7で説明したソケットの変形例を示すものである。ここでは、図8に示すように、ソケットを、第1および第2基板330、320と蓋体との3段構造にし、第1および第2基板330、320に形成された凹部に第1のパッケージ300および第2のパッケージ302を搭載し、周辺の枠部に制御バス端子332、333を具備し、これらを重ねて面接触させることにより自重で加圧されたのと同じ状態で電気的接続が達成されるように構成されている。
【0041】
ここでは各装置は、パッケージの側面から導出されたリード321、および331で第1基板および第2基板のそれぞれ電気的接続が可能なように構成されている。
特定機能を駆動させた状態は3段構造のパッケージがすべて閉じた状態であるが、説明のために蓋体を開けて第1の装置が見える状態を図8(a)に第2の装置が見える状態を図8(b)に示す。
このように、容易に着脱が可能となり信頼性の高い半導体装置を提供することが可能となる。
【0042】
(実施の形態9)
この例は、図9に示すように、第1の装置としての半導体ウェハ345に、バーンインストレステストを行うための検査機能を特定の機能として、第2の装置に分離して形成したものである。
この検査機能は、製造プロセスの出来を判断するために実装に先立ち行うプロ−ビング検査機能である。プロービング検査の場合、一般的には入出力回路セルの出力電流測定やリーク電流測定など、トランジスタの出来映えを検査するDC検査と、スキャンテストと呼ばれる内部論理回路のトグル率を100%に近づけた上で上述のような電流測定が行われる。この場合、プローブカード343に形成されたプローブ電極を半導体ウェハ345に接触させ、第2の回路300に内蔵されたバーンインストレスを接続線342を介して半導体ウェハに与えるとともに、半導体ウェハの出力を同様に接続線342を介して検査装置340に取り出すように構成されている。
【0043】
このようにしてソケット341を介して汎用検査装置340に接続したプローブカード343を介して、プロービング検査装置から供給される電源電圧を電源供給セルに取込み、自己テストを行うという手法をとっている。
【0044】
このように検査装置は半導体装置に不可欠のものではあるが、常時使用する必要はない。特に自己診断のためのストレス形成回路などについても、製造後のテスト以外には不要である。従ってこれらを外部回路で構成することにより大幅な小型化および省電力化をはかることが可能となる。
【0045】
(実施の形態10)
前記実施の形態9では、半導体ウェハの製造直後の検査に用いられる検査装置について説明したが、この例では、図10に示すように、携帯電話等に用いられる第1の装置を内蔵した第1のパッケージ354にリード端子355を介して接続された携帯電話装置353の機能を、第2の装置を内蔵したパッケージ300によって携帯電話の機能設定を行うようにしたものである。
【0046】
第2の装置を内蔵した第2のパッケージ300およびこれに接続されたソケット341は前記実施の形態9と同様に形成されている。ここではこの第2の装置を内蔵した第2のパッケージ300に第1の装置である携帯電話への機能設定装置350を接続してなり、この機能設定装置350の機能設定操作面351で操作するように構成されている。
このシステムデバイスによっても小型化省電力化が可能となる。
【0047】
(実施の形態11)
このシステムデバイスは、図11に示すように、ひとつの汎用書き換え装置などの機能設定装置360に、第1の装置として所定の機能を備え、特定機能すなわち書き換え操作の可能な3個の半導体装置363、366、・・369を搭載したソケット362、365、368を装着し、多数個の半導体装置に対して、並列的に機能設定を行うことができるようにしたものである。
【0048】
各半導体装置363、366、・・369はリード端子364、367、370を介してソケット362、365、368に接続されており、このソケットを介して、第2の装置を内蔵した第2のパッケージ300の搭載されたソケット341の特定機能を用いて、機能設定装置360操作面361で書き換え操作を行うように構成されている。
このシステムデバイスによれば、複数の半導体装置の書き換え操作を並行して実行することができ、作業性が向上する。
【0049】
【実施例】
次に本発明の実施例について説明する。
(実施例1)
まず、本発明の半導体装置の設計方法について説明する。
図12に示すようなレイアウト構成をもつ不揮発性メモリ搭載マイコン400を、図13に示すように、第1の装置450と、前記第1の装置450に外部接続可能なように構成され、常時使用しない特定の機能を第1の装置450に付与するように構成され、前記特定の機能を実現できるようにした第2の装置470とに、機能分離すると共に両者を電気的に接続可能に設計するようにし、これらを信号線490で接続するようにしたものである。
【0050】
この不揮発性メモリ搭載マイコンは、不揮発性メモリセルアレイ401と、これに接続されるセンスアンプ回路402と、読み出し系制御回路403と、読み出し系デコーダ404と、書き込み回路405と、書き換えデコーダ406と、書き換え制御回路407と、電源回路408と、RAM412とCPU413と、周辺回路414とで構成されるものである。電源回路408は基準電圧トリミング回路409と、基準電圧発生回路410と、書き換え電圧発生回路411とで構成される。
【0051】
図13に概要図を示すように、この回路のうち常時使用しない回路である書き換え回路471部分を切り出し、これを別の基板上に形成するように分割し、これを第2の装置470とし、残る不揮発性メモリ452と読み出し回路453などを第1の装置450とする。
第1の装置450は、書き換え回路471を除く部分であり、不揮発性メモリ452と読み出し回路453とを備えた読み出しのみ可能な不揮発性メモリ搭載マイコンである。
また、図14に詳細図を示すように、第1の装置450に第1の装置の不揮発性メモリの書き換え装置470を第2の装置として外部接続したことを特徴とする。
第1の装置450は、不揮発性メモリアレイ401、これに接続されるセンスアンプ回路402と、読み出し系制御回路403と、読み出し系デコーダ404と、RAM412とCPU413と、周辺回路414とで構成されるものである。
【0052】
この第1の装置450は制御端子455を介して制御される。
また、第1の回路450の書き換え信号接続端子群457からバス接続線492を介して第2の装置470の書き換え制御接続端子群474に活性化信号が送出される。そして一方書き換え信号接続端子群473から指令信号が書き換えバス信号接続線491を介して第1の装置450の書き換え信号接続端子群457に送出される。
この装置は、常時使用しない書き換え回路471のみを別装置で形成し、書き換えの必要な場合のみ接続し、第1の装置からの指示によってのみ書き換え回路471を動作させるようにしたもので、機能性を低下させることなく、第1の装置の小型化をはかることができる。
また、第1の装置からの信号により第2の装置を活性化し、第2の装置から第1の装置に対して書き換え電源を供給することにより書き換えという特定の機能を実現しているため、見かけ上使用者は第2の装置を意識することなく、かつ制御性よく操作することができ、特定の機能を実現させることが可能となる。
【0053】
(実施例2)
前記実施例1では書き換え回路を第2の装置として分離したが、この例では図15に示すように、書き換え用の電源回路408のみを第2の装置470として分離したことを特徴とするものである。
この例では第1の装置の書き換え制御端子460から書き換え制御接続線493を介して、第2の装置470の書き換え制御端子479に制御信号が送信され、これによって電源回路408が駆動される。そして第2の回路の書き換え電源接続端子478から、書き換え電源接続線494を介して、第1の回路の書き換え電源接続端子461に電源電圧が供給されるように構成されている。
他部については、前記実施例1と同様に形成されており、同一部位には同一符号を付した。
【0054】
この装置によっても、第1の装置は、1枚の基板上に電源回路408を集積化していた、従来に比べ大幅な小型化、省電力化を測ることが可能となる。
【0055】
(実施例3)
この例では図16に示すようなレイアウト構成をもつ、所定の論理ブロックを構成する冗長配線を備えた冗長回路を含み、プログラミングの可能なゲートアレイであるFPGA500を、図17に示すように、第2の装置560としてFPGA接続・切断回路561を機能分離して形成し、接続・切断時にのみ接続がなされるようにしたことを特徴とするものである。
【0056】
図17に要部概略図、図18に詳細説明図を示す。すなわち図17に示すように、第1の装置540と、前記第1の装置540に外部接続可能なように構成され、常時使用しない特定の機能である、ゲートアレイの接続切断機能を、第2の装置560の接続・切断回路561から第1の装置540に付与するように、機能分離すると共に両者を電気的に接続可能に設計するようにし、これらを信号線580で接続するようにしたものである。ここで第1の装置の接続・切断制御端子543から第2の装置の接続・切断制御端子に信号を供給し、第2の装置560を活性化し、第2の装置の接続・切断回路561から、第1の装置540のFPGA541に接続・切断制御信号を送り、FPGA541を接続・切断して論理回路を生成する。
【0057】
542は第1の装置の制御端子である。
図18に示すように、第1の装置540と第2の装置560との間は接続・切断制御接続線581、接続・切断信号接続線582とによってバスで接続されている。第1の装置540の接続・切断制御端子545から第2の装置560の切断・制御端子563を経てFPGA接続切断回路561に制御信号が伝達されると、FPGA接続切断回路561は接続・切断信号を生成し接続・切断信号端子564、565から第1の装置の接続・切断信号端子546、547に接続・切断信号が供給される。
【0058】
そして第1の装置ではクロスポイントスイッチ503、507、511、515、519、523、527の切り替えを経てスイッチマトリックス513、517が生成され、論理ブロック501、505、509、521、525、529の組み合わせが決定される。各論理ブロック501、505、509、521、525、529の設定履歴は各論理ブロック設定メモリ502、506、510、522、526、530に記録される。またクロスポイントスイッチ503、507、511、515、519、523、527の切り替え履歴は、クロスポイントスイッチ設定メモリ504、508、512、516、520、524、528に記録される。さらにスイッチマトリックス513、517の設定履歴はスイッチマトリクス設定メモリ514、518に記録される。
532は周辺回路であり、542はこの第1の装置の制御端子である。
【0059】
このように、本実施例によれば、通常使用時には不要な、冗長回路の設定機能が、使用時にのみ接続して使用可能であるため、装置の小型化および省電力化をはかることができる。
【0060】
(実施例4)
この例では図19に示すようなレイアウト構成をもつ、電気ヒューズの接続・切断回路611を備え電気的ヒューズによりメモリアレイの回路構成が特定される回路600を、図20に示すように、電気的ヒューズ接続・切断回路641を分離して第2の装置640と、この第2の装置により電気ヒューズの接続または切断により、回路機能が特定される回路621を備えた第1の装置620とに分離したことを特徴とするものである。
ここで特定の機能は、電気ヒューズの接続または切断を行う機能である。
【0061】
図20に要部概略図、図21に詳細説明図を示す。すなわち図20に示すように、この装置は、第1の装置620と、前記第1の装置620に外部接続可能なように構成され、常時使用しない特定の機能である、電気ヒューズ接続・切断機能を、第2の装置640の接続・切断回路641から第1の装置620に付与するように、機能分離すると共に両者を電気的に接続可能に設計し、これらを信号線660で接続したものである。ここで第1の装置の接続・切断制御端子623から第2の装置の接続・切断制御端子642に信号を供給し、第2の装置640を活性化し、第2の装置の接続・切断回路641から、第1の装置620の電気的ヒューズにより回路構成が特定される回路621に接続・切断制御信号を送り、この回路621を接続・切断して論理回路を生成する。
622は第1の装置の制御端子である。
【0062】
図21に示すように、第1の装置620と第2の装置640との間は接続・切断制御接続線661、接続・切断信号接続線662とによってバスで接続されている。第1の装置620の接続・切断制御端子624から第2の装置640の切断・制御端子643を経て電気ヒューズ接続切断回路641に制御信号が伝達されると、電気ヒューズ接続切断回路641は接続・切断信号を生成し接続・切断信号端子644から第1の装置の接続・切断信号端子625に接続・切断信号が供給される。
【0063】
ここで第1の装置620は、メモリアレイ601、センスアンプ回路602、読み出し系制御回路、読み出し系デコーダ604、冗長デコーダ605、冗長ワード線606、デコーダ607、ワード線608、電気ヒューズ冗長回路609、周辺回路610を具備している。
かかる構成によれば、通常使用時には不要な、電気ヒューズの接続または切断を行う回路が、使用時にのみ接続して使用可能であるため、装置の小型化および省電力化をはかることができる。
【0064】
(実施例5)
この例では図22に示すようなレイアウト構成をもつ、メモリアレイの読み出しを制御するための制御機能を備えた回路700を、図23に示すように、第1の装置外への読み出しを制御する制御回路741を分離して第2の装置740と、この第2の装置740により許可信号を得られたときのみ、第1の装置において読み出し回路機能が特定される回路721を備えた第1の装置620とに分離したことを特徴とするものである。前記所定の機能は、前記第1の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能である。
【0065】
ここで特定の機能は、メモリの読み出しを許可する機能である。
図23に要部概略図、図24に詳細説明図を示す。すなわち図23に示すように、常時使用しない特定の機能である、外部読み出し制御機能を、第2の装置740の外部読み出し制御回路710から第1の装置720に付与するように、機能分離すると共に両者を電気的に接続可能に設計し、これらを信号線760で接続したものである。ここで第1の装置の装置外読み出し制御端子726から第2の装置の装置外読み出し制御端子742に信号を供給し、第2の装置740を活性化し、第2の装置の外部読み出し制御回路710で読み出し許可鍵情報743を照合し、許可可能な場合にのみ第1の装置の外部出力回路711を活性化するものである。すなわち、外部読み出し制御回路710から装置外読み出し制御端子742を経て第1の装置の装置外読み出し制御端子726に、活性化信号を供給する。そこで第1の装置720の外部出力回路711はメモリデータ出力端子713を経てメモリアレイ701に格納された情報を出力するように構成されている。
【0066】
図24に示すように、第1の装置720と第2の装置740との間は装置外読み出し制御接続線760によってバス接続されている。第1の装置720の装置外読み出し制御端子726から第2の装置740の装置外読みだし制御端子742を経て外部読み出し制御装置である第2の装置740に制御信号が伝達されると、外部読み出し制御回路710は読み出し許可鍵情報743を照合し、読み出し制御信号を生成する。そしてこの制御信号は制御接続線760を介して第1の装置720の外部読み出し制御端子726に活性化信号が供給される。
ここで第1の装置720は、メモリアレイ701、センスアンプ回路702、内部読み出し制御回路703、デコーダ704、CPU705、RAM706、周辺回路707、制御バス708、外部出力回路711を具備している。
【0067】
かかる構成によれば、通常時には使用されず、読出し機能を必要とするときのみ、この特定の機能を動作させることにより、制御機能を発揮しつつも装置の小型化をはかることができる。
【0068】
(実施例6)
検査機能を内蔵させる必要があるデバイスについては、小型化を阻む原因となっていたが、本発明によれば、大型化を招くことなく検査機能を奏功させることができる。
この例では図25に示すようなレイアウト構成をもつ、テスト回路842と情報設定回路841とを、図26に示すように、第1の装置820から分離して第2の装置840としたものである。この装置は第1の装置820と、この第1の装置820をテストするためのテスト回路842と、テスト結果に基づく第1の装置の情報設定回路841とを統制した第2の装置840に分離形成したことを特徴とするものである。前記所定の機能は、前記第1の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能である。
【0069】
すなわち図26に要部概略図、図27に詳細説明図を示すように、常時使用しない特定の機能である、テスト機能および第1の装置の情報設定回路を、第2の装置840から第1の装置820に付与するように、機能分離すると共に両者を電気的に接続可能に設計し、これらを信号接続線861、862で接続したものである。
ここで第1の装置のテストおよび回路情報設定制御端子824から第2の装置のテストおよび回路情報設定制御端子844に信号を供給し、第2の装置840を活性化し、第2の装置のテスト回路842から第1の装置の情報設定回路841の設定を行う。この情報を回路情報設定端子845から情報設定信号接続線862を経て第1の装置の冗長回路809の設定を行うものである。すなわち、第2の装置840のテスト回路842はテスト結果に基づいて情報設定回路841を制御し、回路情報設定端子845から情報設定信号接続線862を介して回路第1の装置の回路情報設定端子825に回路情報設定信号が入力される。
【0070】
ここで第1の装置820は、メモリアレイ801、センスアンプ回路802、読み出し系制御回路703、読み出し系デコーダ804、冗長デコーダ805、冗長ワード線806、デコーダ807、ワード線808、冗長回路809、周辺回路810を具備している。
検査機能を内蔵させる必要があるデバイスについては、小型化を阻む原因となっていたが、本発明によれば、大型化を招くことなく検査機能を奏功させ、冗長回路の設定を実行し、検査結果に応じた回路設定を行うことが可能となる。
【0071】
なお、前記各実施例において、前記第1の装置および第2の装置は、単一の半導体基板であっても複数の半導体基板を備えたシステムデバイスであってもよい。
【0072】
【発明の効果】
本発明の半導体装置によれば、所定の回路機能を持つ第1の回路を、常時使用しない特定の機能を外部接続の第2の回路によって供給し得るようにしているため、通常は、常時使用しない特定の機能を具備することなく形成されているため、この半導体装置を構成する半導体チップの小型化、省電力化が可能となる。
【0073】
また本発明のシステムデバイスによれば、半導体装置を常時使用しない特定機能については別の装置として形成し、電気的接続によってこの特定機能を奏功し得るように形成しているため、小型で取り扱いの容易なシステムデバイスを提供することができる
【0074】
さらにまた本発明の設計方法は、半導体基板上に集積される回路を、第1の回路と、前記第1の回路に外部接続可能なように構成され、常時使用しない特定の機能を第1の回路に付与するように構成され、前記特定の機能を実現できるようにした第2の回路とに、機能分離すると共に両者を電気的に接続可能に設計しているため、機能性を低下させることなく、第1の回路の小型化をはかることができる。
【図面の簡単な説明】
【図1】本発明の実施形態1のシステムデバイスを示す概念図である。
【図2】本発明の実施形態2のシステムデバイスを示す概念図である。
【図3】本発明の実施形態3のシステムデバイスを示す概念図である。
【図4】本発明の実施形態4のシステムデバイスを示す概念図である。
【図5】本発明の実施形態5のシステムデバイスを示す概念図である。
【図6】本発明の実施形態6のシステムデバイスの実装形態を示す図である。
【図7】本発明の実施形態7のシステムデバイスの実装形態を示す図である。
【図8】本発明の実施形態8のシステムデバイスの実装形態を示す図である。(a)は、第1および第2の装置を接続し、特定機能を駆動させた状態を示す。(b)は、第1の装置のみで使用するときの状態を示す図である。
【図9】本発明の実施形態9のシステムデバイスの実装形態を示す図である。
【図10】本発明の実施形態10のシステムデバイスの実装形態を示す図である。
【図11】本発明の実施形態11のシステムデバイスの実装形態を示す図である。
【図12】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図13】本発明の実施例1のシステムデバイスの概念図である。
【図14】本発明の実施例1のシステムデバイスの詳細説明図である。
【図15】本発明の実施例2のシステムデバイスの詳細説明図である。
【図16】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図17】本発明の実施例3のシステムデバイスの概念図である。
【図18】本発明の実施例3のシステムデバイスの詳細説明図である。
【図19】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図20】本発明の実施例4のシステムデバイスの概念図である。
【図21】本発明の実施例4のシステムデバイスの詳細説明図である。
【図22】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図23】本発明の実施例5のシステムデバイスの概念図である。
【図24】本発明の実施例5のシステムデバイスの詳細説明図である。
【図25】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図26】本発明の実施例6のシステムデバイスの概念図である。
【図27】本発明の実施例6のシステムデバイスの詳細説明図である。
【符号の説明】
100 第1の装置
110 第2の装置
130 接続線
Claims (23)
- 所定の回路機能を持つ第1の回路を具備し、前記第1の回路は、常時使用しない特定の機能を第1の回路に付与するように前記第1の回路に外部接続可能に形成された第2の回路によって前記特定の機能を実現できるようにしたことを特徴とする半導体装置。
- 前記第2の回路は、前記第1の回路の持つ特定の機能を実現するための補助機能を備え、
前記補助機能は、前記第1の回路からの指令によってのみ機能するものであることを特徴とする請求項1に記載の半導体装置。 - 前記第1の回路は、前記特定の機能動作以外の時は前記第1の回路単独で使用されることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2の回路は、前記第2の回路単独で動作可能に構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の回路は、前記特定の機能動作時以外の時は使用できないことを特徴とする請求項1に記載の半導体装置。
- 前記第1の回路は、前記第2の回路を活性化する制御開始信号を出力する機能と、前記第2の回路で生成された前記特定の機能を与える信号を入力する機能とを備えたことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
- 前記第1の装置は、前記第2の装置の電気的接続を検知したときのみ前記特定の機能動作を許可し、
前記第2の装置の電気的接続を検知しないときは、前記特定の機能動作を許可せず、前記第1の所定の回路機能のみを許可する機能を備えたことを特徴とする請求項1乃至6のいずれかに記載の半導体装置。 - 前記第1の回路は、メモリ回路であり、前記第2の回路の前記特定の機能は前記メモリ回路へのデータの書き込み機能であることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。
- 前記第1の回路は、メモリの読み出し回路を含み、前記特定の機能は前記メモリの書き換えを行う回路であることを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
- 前記第1の回路は、前記第1の装置内の所定の論理ブロックを構成する冗長配線を備えた冗長回路を含み、外部からの冗長設定によって、回路機能が特定されるように構成されており、
前記特定の機能は、前記冗長回路の設定を行う回路であることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。 - 前記第1の回路は、プログラマブルゲートアレイFPGA(Field Programable Gate Array)を含むことを特徴とする請求項10に記載の半導体装置。
- 前記第1の回路は、電気ヒューズの接続または切断により、回路機能が特定されるように構成されており、
前記特定の機能は、前記電気ヒューズの接続または切断を行う回路であることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。 - 前記所定の機能は、前記第1の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能であることを特徴とする請求項1乃至12のいずれかに記載の半導体装置。
- 前記特定の機能は、前記第1の回路の検査回路を含むことを特徴とする請求項1乃至13のいずれかに記載の半導体装置。
- 所定の回路機能を与える第1の回路を有する第1の装置と、前記第1の装置の前記第1の回路に電気的に接続された第2の回路をもつ第2の装置とを具備し、
前記第1の回路は、前記第1の回路では常時使用しない特定の機能を第1の回路に付与する第2の回路によって前記特定の機能を実現できるように構成されていることを特徴とするシステムデバイス。 - 前記第1の回路は、前記第2の回路を活性化する制御開始信号を出力する機能と、前記第2の回路で生成された前記特定の機能を与える信号を入力する機能とを備えたことを特徴とする請求項15に記載のシステムデバイス。
- 前記第2の回路は、前記第1の回路で生成された制御開始信号を入力する機能と、前記第1の回路に対し前記特定の機能を与える信号を出力する機能とを備え、
前記第1の装置の制御開始信号により、前記第2の装置の前記特定の機能を活性化し前記第1の装置に対し特定の機能を与えるようにしたことを特徴とする請求項15または16に記載のシステムデバイス。 - 前記第1および第2の装置は、いずれも前記特定の機能を与えるための制御信号をシリアルに授受する授受回路と、前記特定の機能を与えるための制御信号を格納するレジスタとを備え、
前記第1の装置、前記第2の装置間の信号をシリアルに送受信し、前記第1の装置に特定の機能を与えるようにしたことを特徴とする請求項15乃至17のいずれかに記載のシステムデバイス。 - 前記第1の装置は、前記第2の装置の電気的接続を検知したときのみ前記特定の機能の動作を許可し、
前記第2の装置の電気的接続を検知しないときは、前記特定の機能の動作を許可せず、前記第1の所定の回路機能のみを許可する機能を備えたことを特徴とする請求項15乃至18のいずれかに記載のシステムデバイス。 - 前記第1の装置は、パッケージの1主面に外部回路との接続用の第1の接続端子を具備するとともに、前記第2の装置を、前記1主面に対向するもう一方の主面に形成された第2の接続端子を介して接続可能に形成されたことを特徴とする請求項15乃至19のいずれかに記載のシステムデバイス。
- 前記第1の装置は、パッケージの側面に導出された外部回路との接続用の第1の接続端子を具備するとともに、前記第2の装置を、1主面に形成された第2の接続端子を介して接続可能に形成されたことを特徴とする請求項15乃至19のいずれかに記載のシステムデバイス。
- 半導体基板上に集積される回路を
第1の回路と、前記第1の回路に外部接続可能なように構成され、常時使用しない特定の機能を第1の回路に付与するように構成され、前記特定の機能を実現できるようにした第2の回路とに、機能分離すると共に両者を電気的に接続可能に設計する設計工程と、
前記第1の回路を第1の装置上に形成する工程と、
前記第2の回路を第2の装置上に形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第1の装置は、単一の半導体基板であり、前記第2の装置は複数の半導体基板を備えたシステムデバイスであることを特徴とする請求項22に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003089279A JP2004296928A (ja) | 2003-03-27 | 2003-03-27 | 半導体装置、これを用いたシステムデバイスおよびその製造方法 |
US10/809,459 US7126836B2 (en) | 2003-03-27 | 2004-03-26 | Semiconductor device, system device using it, and manufacturing method of a semiconductor device |
CNB2004100639416A CN1320650C (zh) | 2003-03-27 | 2004-03-27 | 半导体器件、使用其的系统装置及制造半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003089279A JP2004296928A (ja) | 2003-03-27 | 2003-03-27 | 半導体装置、これを用いたシステムデバイスおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004296928A true JP2004296928A (ja) | 2004-10-21 |
Family
ID=33403194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003089279A Withdrawn JP2004296928A (ja) | 2003-03-27 | 2003-03-27 | 半導体装置、これを用いたシステムデバイスおよびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7126836B2 (ja) |
JP (1) | JP2004296928A (ja) |
CN (1) | CN1320650C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008293206A (ja) * | 2007-05-23 | 2008-12-04 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5632584B2 (ja) | 2009-02-05 | 2014-11-26 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
CN104820116B (zh) * | 2015-05-08 | 2016-08-24 | 河南大学 | 一种适用于低温电学测试的连接装置及使用方法 |
US10504353B2 (en) | 2015-07-27 | 2019-12-10 | Hill-Rom Services, Inc. | Customized bed exit warnings to modify patient behavior |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2884847B2 (ja) * | 1991-10-03 | 1999-04-19 | 三菱電機株式会社 | 故障検出機能を備えた半導体集積回路装置の製造方法 |
US5295101A (en) * | 1992-01-31 | 1994-03-15 | Texas Instruments Incorporated | Array block level redundancy with steering logic |
US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
JPH08167703A (ja) | 1994-10-11 | 1996-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ |
CN1075667C (zh) | 1996-04-19 | 2001-11-28 | 松下电器产业株式会社 | 半导体集成电路及采用该电路的系统 |
US6784797B2 (en) * | 1998-02-26 | 2004-08-31 | Bed-Check Corporation | Microprocessor based bed patient monitor |
JP3964584B2 (ja) * | 1999-11-26 | 2007-08-22 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
JP2002110925A (ja) * | 2000-09-29 | 2002-04-12 | Fuji Electric Co Ltd | システムlsi |
EP1227385A3 (en) * | 2001-01-24 | 2005-11-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
US7075284B2 (en) * | 2002-07-08 | 2006-07-11 | Kabushiki Kaisha Toshiba | Time limit function utilization |
-
2003
- 2003-03-27 JP JP2003089279A patent/JP2004296928A/ja not_active Withdrawn
-
2004
- 2004-03-26 US US10/809,459 patent/US7126836B2/en not_active Expired - Fee Related
- 2004-03-27 CN CNB2004100639416A patent/CN1320650C/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008293206A (ja) * | 2007-05-23 | 2008-12-04 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
US20040245626A1 (en) | 2004-12-09 |
CN1571159A (zh) | 2005-01-26 |
US7126836B2 (en) | 2006-10-24 |
CN1320650C (zh) | 2007-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW461065B (en) | Design and assembly of high-performance sub-system | |
KR101625694B1 (ko) | 스택형 반도체 소자의 재구성가능 커넥션 | |
TWI227785B (en) | Chip testing within a multi-chip semiconductor package | |
US20080120058A1 (en) | Multi-cpu mobile terminal and multi-cpu test system and method | |
US20100039847A1 (en) | Method of manufacturing a single chip semiconductor integrated circuit device including a mask rom in a short time | |
US7579689B2 (en) | Integrated circuit package, and a method for producing an integrated circuit package having two dies with input and output terminals of integrated circuits of the dies directly addressable for testing of the package | |
KR100895685B1 (ko) | 반도체 집적회로 장치, 불휘발성 메모리 장치 및 전자 장치 | |
CN110442216A (zh) | 集成电路的电压调节器的灵活控制的系统、装置和方法 | |
US7576420B2 (en) | Semiconductor integrated circuit device having reduced terminals and I/O area | |
JP7317848B2 (ja) | 選択的ボンドアウトのための電源島セグメンテーション | |
JP2004296928A (ja) | 半導体装置、これを用いたシステムデバイスおよびその製造方法 | |
US6714047B2 (en) | Semiconductor integrated circuit | |
US8736302B2 (en) | Reconfigurable integrated circuit | |
US8283663B2 (en) | Multichip device | |
JP3669889B2 (ja) | 半導体集積回路装置 | |
US6599764B1 (en) | Isolation testing scheme for multi-die packages | |
US7170157B2 (en) | Semiconductor package having multiple embedded chips | |
JP2007074493A (ja) | 携帯無線端末装置 | |
JP3447553B2 (ja) | 半導体パッケ−ジ | |
US20050047227A1 (en) | Semiconductor device and ID generator configured as semiconductor device | |
US6765302B2 (en) | Semiconductor module having a configurable data width of an output bus, and a housing configuration having a semiconductor module | |
JPH11354643A (ja) | プリシリコン評価ツール実装構造 | |
KR0146524B1 (ko) | 반도체 메모리 장치 | |
CN117907813A (zh) | 嵌入式芯片测试装置 | |
JPH11118881A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060325 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071205 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081001 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081112 |