CN1571159A - 半导体器件、使用其的系统装置及制造半导体器件的方法 - Google Patents

半导体器件、使用其的系统装置及制造半导体器件的方法 Download PDF

Info

Publication number
CN1571159A
CN1571159A CNA2004100639416A CN200410063941A CN1571159A CN 1571159 A CN1571159 A CN 1571159A CN A2004100639416 A CNA2004100639416 A CN A2004100639416A CN 200410063941 A CN200410063941 A CN 200410063941A CN 1571159 A CN1571159 A CN 1571159A
Authority
CN
China
Prior art keywords
circuit
function
specific function
semiconductor device
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100639416A
Other languages
English (en)
Other versions
CN1320650C (zh
Inventor
田中良幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1571159A publication Critical patent/CN1571159A/zh
Application granted granted Critical
Publication of CN1320650C publication Critical patent/CN1320650C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1731—Optimisation thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Abstract

为减小半导体器件的尺寸和功耗，提供具有规定电路功能的第一电路。可以外连接于该第一电路的第二电路给第一电路不常用的特殊功能，从而使第一电路可以执行该特殊功能。

Description

半导体器件、使用其的系统装置及制造半导体器件的方法
技术领域
本发明涉及半导体器件、使用其的系统装置及制造半导体器件的方法。
背景技术
随着电子装置功能的显著发展，日益增加对半导体器件工作速度的提高和通过小型化来减小尺寸和重量的需求。近些年来，为满足这些需求，ULSI(超大规模集成电路)已经小型化并在集成度方面有所提高。
在上面的情形中，建议了称为“封装内系统(SIP)”的技术。例如，在设置有闪存的微型计算机等内能够重写存储器。这种重写功能自身不常被使用且仅当需要执行重写时才是必需的。然而，通常，(集成)在同一衬底上实现这种重写功能(日本专利No.2,790,461、日本专利No.2977576和日本专利No.2,954,278以及日本专利No.3,358,710)。
然而，随着功能性和集成度的增加，出现了难于进一步小型化微型计算机的半导体芯片(微型计算机芯片)的问题。
另一问题是包含不常使用的特殊功能增加了功耗。
发明内容
根据上述情形做出了本发明，因此本发明的一个目的是减小半导体器件的尺寸和功耗。
为了实现上述目的，本发明提供一种半导体器件，其特征在于：其包括具有规定电路功能的第一电路，且形成第二电路以便于能够外连接到第一电路，从而给第一电路不常用的特殊功能且由此允许第一电路执行该特殊功能。
采用这种结构，形成具有不常用的特殊功能的第二电路，以便于其能够外连接到第一电路。因此，可以减小半导体器件的半导体芯片的尺寸和功耗。
期望第二电路包括用于实现给予第一电路的特殊功能的辅助功能，且该辅助功能仅响应于来自第一电路的指示而工作。
采用这种结构，由于特殊功能仅响应于来自第一电路的指示而工作，第二电路不单独工作并因此提高了安全性。
期望除在特殊功能工作期间外，单独使用第一电路。
采用该结构，可以减小第一电路的尺寸、重量和功耗。
期望第二电路构造成能够单独操作。
期望除在特殊功能工作期间外，不可以使用第二电路。
该结构能够提高保护作用。
期望第一电路具有输出用于起动第二电路的控制起动信号的功能，和接收由第二电路产生的用于给出特殊功能的信号的功能。
采用该结构，由于第一电路可以控制特殊功能的起动，用户可以在没有意识到第二电路的存在下进行操作，且因此可以很容易地进行操作。
此外，期望第一电路具有仅当探测到第二电路的电连接时才允许特殊功能工作、而当没有探测到第二电路的电连接时不允许特殊功能工作而仅允许规定电路功能工作的功能。
在该结构中，第一电路仅当探测到第二电路的电连接时才允许特殊功能工作。因此，可以容易地进行操作且获得了安全功能。
期望第一电路为存储电路，而第二电路的特殊功能为向该存储电路写数据的功能。
采用该结构，仅在向存储器写数据时，需要第一电路连接到第二电路。因此可以减小器件的尺寸和功耗。
期望第一电路包括用于存储器的读电路，且特殊功能包括用于重写存储器的电路。
采用该结构，在常规使用期间不需要重写电路，而仅在重写存储器时需要将第一电路连接到第二电路。因此，可以减小器件的尺寸和功耗。
期望第一电路包括设置有用于在第一电路中形成规定逻辑块的布线的冗余电路，且第一电路以此种方式构造，即通过外部冗余设定确定其电路功能，且特殊功能包括用于设定该冗余电路的电路。
采用该结构，当需要使用冗余电路设定功能时，通过将第二电路连接至第一电路可以使用在常规使用期间不需要的冗余电路设定功能。因此可以减小器件的尺寸和功耗。
期望第一电路包括可编程门阵列FPGA(场可编程门阵列)。
期望第一电路的电路功能由电熔丝的连接与断开来确定，且特殊功能包括用于连接和断开电熔丝的电路。
采用该结构，当需要使用在常规使用期间不需要的用于连接和断开电熔丝的电路时，通过将其连接于第一电路来使用该电路。因此，器件可以被小型化且可以获得写保护。
此外，期望规定的功能包括用于执行读取第一电路中的存储器的电路，且特殊功能为控制存储器的信息向外部装置输出的功能。
采用该结构，在常规使用期间不使用特殊功能，而仅在需要保护功能时使其工作。因此，器件可以被小型化而同时获得控制功能。
期望特殊功能包括用于第一电路的测试电路。
很难最小化需要内置测试功能的器件。本发明可以解决该问题，即能够内置测试功能而不使尺寸增加。
根据本发明的系统装置，其特征在于：包括具有提供规定电路功能的第一电路的第一器件，和电连接该第一器件的第一电路的第二电路，该系统装置的特征还在于：第二电路给第一电路不常用的特殊功能并由此允许第一电路执行该特殊功能。
采用该结构，可以提高功能性而不增大器件尺寸。
期望第一电路具有输出用于起动第二电路的控制起动信号的功能，和接收用于给出由第二电路产生的特殊功能的信号的功能。
采用该结构，由第一电路提供的信号起动的第二电路允许第一电路执行特殊功能。因此，可以按照这种方式实现特殊功能，即用户可以在没有意识到第二电路的存在下高可控性地进行操作。
期望第二电路具有接收由第一电路产生的控制起动信号的功能和输出用于给第一电路特殊功能的信号的功能，且通过第一器件的控制起动信号可以起动第二器件的特殊功能，由此给第一器件特殊功能。
该结构使其能够高可控性地执行特殊功能。
期望第一器件和第二器件的每一个包括用于串行提供或接收用于给出特殊功能的控制信号的交换电路，和存储用于给出特殊功能的控制信号的寄存器，且信号在第一器件与第二器件之间串行交换，由此给第一器件特殊功能。
采用该结构，控制信号按照一一对应的读顺序和写顺序布置，因此可以串行发送和接收该控制信号。这种非常简单的结构允许象现在这样交换信息，并因此提高了操作简易度。
优选地，第一器件具有仅当探测到第二器件的电连接时才允许特殊功能工作、而当没有探测到第二器件的电连接时不允许特殊功能工作而仅允许规定电路功能工作的功能。
该结构能够获得具有高可控性的系统装置。
根据本发明的半导体器件的制造方法，其特征在于：包括重新设计集成在半导体衬底上的电路的设计步骤，从而其被功能划分为第一电路和第二电路，第二电路配置成能够外连接到第一电路并能给第一电路不常用的特殊功能，从而允许第一电路执行这些特殊功能，且使得第一电路和第二电路可以彼此电连接；在第一器件中形成第一电路的步骤；和在第二器件中形成第二电路的步骤。
该方法能够小型化第一电路而不降低功能性。
期望，在单个半导体衬底上实现第一器件，而第二器件为包括多个半导体衬底的系统装置。
该结构能进一步小型化第一器件。
期望第一器件在封装体的一个主表面上包括用于连接外部电路的第一连接端，且第二器件形成为能够通过形成在与第一主表面正对的封装体的另一主表面上的第二连接端而连接到第一器件。
该结构使安装和拆分非常容易。
期望第一器件包括用于连接外部电路的第一连接端，该外部电路从封装体的侧表面延伸，且第二器件形成为能够通过形成在封装体的主表面上的第二连接端而连接到第一器件。
附图说明
图1是根据本发明的第一实施例的系统装置的草图。
图2是根据本发明的第二实施例的系统装置的草图。
图3是根据本发明的第三实施例的系统装置的草图。
图4是根据本发明的第四实施例的系统装置的草图。
图5是根据本发明的第五实施例的系统装置的透视图。
图6是根据本发明的第六实施例的系统装置的透视图。
图7是根据本发明的第七实施例的系统装置的透视图。
图8是根据本发明的第八实施例的系统装置的透视图；图8(a)示出第一和第二器件彼此连接且使特殊功能工作的状态，和图8(b)示出单独使用第一器件的状态。
图9是根据本发明的第九实施例的系统装置的透视图。
图10是根据本发明的第十实施例的系统装置的透视图。
图11是根据本发明的第十一实施例的系统装置的透视图。
图12示出常规半导体器件的布局。
图13是根据本发明第一具体实施例的系统装置的示意图。
图14详细示出根据本发明第一具体实施例的系统装置。
图15详细示出根据本发明第二具体实施例的系统装置。
图16示出常规半导体器件的布局。
图17是根据本发明第三具体实施例的系统装置的示意图。
图18详细示出根据本发明第三具体实施例的系统装置。
图19示出常规半导体器件的布局。
图20是根据本发明第四具体实施例的系统装置的示意图。
图21详细示出根据本发明第四具体实施例的系统装置。
图22示出常规半导体器件的布局。
图23是根据本发明第五具体实施例的系统装置的示意图。
图24详细示出根据本发明第五具体实施例的系统装置。
图25示出常规半导体器件的布局。
图26是根据本发明第六具体实施例的系统装置的示意图。
图27详细示出根据本发明第六具体实施例的系统装置。
附图中的文字注释：
图1：
100：不包括不常用特殊功能块的半导体器件(第一器件)
101：常用功能块
102：第一器件的控制端
103：控制总线端
110：具有不常用特殊功能的器件(第二器件)
111：不常用的特殊功能块
112：控制总线端
120：连接线
图2：
100：不包括不常用特殊功能块的半导体器件(第一器件)
101：常用功能块
102：第一器件的控制端
103：控制总线端
104：第二器件控制起动信号发生电路
110：具有不常用特殊功能的器件(第二器件)
111：不常用的特殊功能块
112：控制总线端
120：连接线
121：第二器件控制起动信号线
图3：
100：不包括不常用特殊功能块的半导体器件(第一器件)
101：常用功能块
102：第一器件的控制端
104：第二器件控制起动信号发生电路
105：第一器件的控制信号寄存器组
106：第一器件的串行I/F
110：具有不常用特殊功能的器件(第二器件)
111：不常用的特殊功能块
115：第二器件的控制信号寄存器组
116：第二器件的串行I/F
121：第二器件控制起动信号线
122：串行控制信号线
图4：
100：不包括不常用特殊功能块的半导体器件(第一器件)
101：常用功能块
102：第一器件的控制端
103：控制总线端
104：第二器件控制起动信号发生电路
107：第二器件探测电路
110：具有不常用特殊功能的器件(第二器件)
111：不常用的特殊功能块
112：控制总线端
113：标识信号发生电路
120：连接线
121：第二器件控制起动信号线
123：第二器件标识信号线
图5：
300：含有第二器件的封装体
301：含有第二器件的封装体的球栅阵列电极(第二器件的控制总线端)
302：含有第一器件的封装体
303：含有第一器件的封装体的封装接触表面(第一器件的控制总线端)
304：含有第一器件的封装体的球栅阵列电极(第一器件的控制端)
图7：
300：含有第二器件的封装体
302：含有第一器件的封装体
310：连接两个封装体的插座
图8：
300：含有第二器件的封装体
302：含有第一器件的封装体
320：2-级连接插座的第一封装体的插入部分
321：含有第一器件的封装体的电极(第一器件的控制总线端和控制端)
330：2-级连接插座的第二封装体的插入部分
331：含有第二器件的封装体的电极(第二器件的控制总线端)
332：连接于第二封装体的连接信号电极(第二器件的控制总线端)
333：连接于第一器件的连接信号电极(第二器件的控制总线端)
图9：
300：含有第二器件的封装体
331：含有第二器件的封装体的电极(第二器件的控制总线端)
340：用于设定第一器件中功能的装置(例如通用测试装置)
341：其中插入第二封装体的插座
342：连接线(用于来自第一器件的控制总线端信号和来自第二器件的控制端信号)
343：探测卡
344：探测电极(用于第一器件的控制总线端和用于第二器件的控制端)
345：第一器件形成于其上的晶片
图10：
300：含有第二器件的封装体
331：含有第二器件的封装体的电极(第二器件的控制总线端)
341：其中插入第二封装体的插座
350：用于设定第一器件中功能的装置(例如通用重写装置)
351：功能设定装置的操作表面
352：连接线(用于来自第一器件的控制总线端信号和来自第二器件的控制端信号)
353：含有第一器件的装置(例如蜂窝式电话)
354：含有第一器件的封装体
355：含有第一器件的封装体的电极(用于第一器件的控制总线端和用于第二器件的控制端)
图11：
300：含有第二器件的封装体
331：含有第二器件的封装体的电极(第二器件的控制总线端)
341：其中插入第二封装体的插座
360：用于设定第一器件中功能的装置(例如通用重写装置)
361：功能设定装置的操作表面
362：其中插入第一个第一封装体的插座
363：含有第一个第一器件的封装体
364：含有第一个第一器件的封装体的电极(第一器件的控制总线端和控制端)
365：其中插入第二个第一封装体的插座
366：含有第二个第一器件的封装体
367：含有第二个第一器件的封装体的电极(第一器件的控制总线端和控制端)
368：其中插入第N个第一封装体的插座
369：含有第N个第一器件的封装体
370：含有第N个第一器件的封装体的电极(第一器件的控制总线端和控制端)
图12：
400：含有非易失性存储器的微型计算机
401：非易失性存储器单元阵列
402：检测放大器电路
403：读控制电路
404：读译码器
405：写电路(页面锁定)
406：重写译码器
407：重写控制电路
408：电源电路
409：参考电压修整电路
410：参考电压发生电路
411：重写电压发生电路
414：外围电路
415：控制总线
416：微型计算机控制端
图13：
450：不包括不常用特殊功能块的半导体器件(第一器件)
451：只读非易失性存储器块
452：非易失性存储器
453：读电路
454：重写控制总线端
455：第一器件的控制端
470：第一器件重写器件(第二器件)
471：第一器件重写电路
472：重写控制总线端
490：重写信号线(仅在重写时连接)
图14：
401：非易失性存储器单元阵列
402：检测放大电路
403：读控制电路
404：读译码器
405：写电路(页面锁定)
406：重写译码器
407：重写控制电路
408：电源电路
409：参考电压修整电路
410：参考电压发生电路
411：重写电压发生电路
414：外围电路
450：包括只读非易失性存储器的微型计算机(第一器件)
455：第一器件的控制端
456：重写控制连接端组
457：重写信号连接端组
458：重写控制总线
459：控制总线
470：用于重写第一器件的非易失性存储器的器件(第二器件)
473：重写信号连接端组
474：重写控制连接端组
475：重写控制总线
476：控制总线
491：重写总线信号连接线(仅在重写时连接)
492：总线连接线(仅在重写时连接)
图15：
401：非易失性存储器阵列
402：检测放大电路
403：读控制电路
404：读译码器
405：写电路(页面锁定)
406：重写译码器
407：重写控制电路
408：电源电路
409：参考电压修整电路
410：参考电压发生电路
411：重写电压发生电路
414：外围电路
415：控制总线
450：包括只读非易失性存储器的微型计算机(第一器件)
455：第一器件的控制端
460：重写控制端
461：重写电源连接端
470：用于重写第一器件的非易失性存储器的电源器件(第二器件)
478：重写电源连接端
479：重写控制端
493：重写控制连接线(仅在重写时连接)
494：重写电源连接线(仅在重写时连接)
图16：
500：FPGA(场可编程门阵列)
501、505、509、521、525、529：逻辑块
502、506、510、522、526、530：逻辑块设定存储器
503、507、511、515、519、523、527：交叉点开关
504、508、512、516、520、524、528：交叉点开关设定存储器
513、517：开关矩阵
514、518：开关矩阵设定存储器
531：FPGA连接/断开电路
532：外围电路
533：FPGA控制端
图17：
540：不具有连接/断开功能、且其电路构造由电连接或断开冗余写来确定的器件(第一器件)
541：其电路构造由电连接或断开冗余写来确定的电路(FPGA)
542：第一器件的控制端
543：连接/断开控制端
560：第一器件的连接/断开器件(第二器件)
561：第一器件连接/断开电路
562：连接/断开控制端
580：连接/断开控制连接线(仅当构成连接和断开时连接)
图18：
501、505、509、521、525、529：逻辑块
502、506、510、522、526、530：逻辑块设定存储器
503、507、511、515、519、523、527：交叉点开关
504、508、512、516、520、524、528：交叉点开关设定存储器
513、517：开关矩阵
514、518：开关矩阵设定存储器
532：外围电路
540：不具有连接/断开功能、且其电路构造由电连接或断开冗余写来确定的器件(第一器件)
542：第一器件的控制端
545：连接/断开控制端
546、547：连接/断开信号端
560：第一器件(FPGA)的连接/断开器件(第二器件)
561：第一器件连接/断开电路
563：连接/断开控制端
564、565：连接/断开信号端
581：连接/断开控制连接线(仅当构成连接和断开时连接)
582：连接/断开信号连接线(仅当构成连接和断开时连接)
图19：
A：故障元件
600：其电路结构由电熔丝确定的电路
601：存储器阵列
602：检测放大电路
603：读控制电路
604：读译码器
605：冗余译码器
606：冗余字线
607：译码器
608：字线
609：电熔丝冗余电路
610：外围电路
611：电熔丝连接/断开电路
612：半导体器件的控制端
图20：
620：不具有连接/断开功能、且其电路结构由电熔丝确定的器件(第一器件)
621：电路结构由电熔丝确定的电路
622：第一器件的控制端
623：连接/断开控制端
640：第一器件连接/断开器件(第二器件)
641：第一器件连接/断开电路
642：连接/断开控制端
660：连接/断开控制连接线(仅当构成连接和断开时连接)
图21：
A：故障元件
601：存储器阵列
602：检测放大电路
603：读控制电路
604：读译码器
605：冗余译码器
606：冗余字线
607：译码器
608：字线
609：电熔丝冗余电路
610：外围电路
620：不具有连接/断开功能、且其电路结构由电熔丝确定的器件(第一器件)
622：第一器件的控制端
624：连接/断开控制端
625：连接/断开信号端
640：用于连接和断开第一器件的电熔丝的器件(第二器件)
641：用于连接和断开第一器件的电熔丝的器件
643：连接/断开控制端
644：连接/断开信号端
661：连接/断开控制连接线(仅当构成连接和断开时连接)
662：连接/断开信号连接线(仅当构成连接和断开时连接)
图22：
700：微型计算机
701：存储阵列
702：检测放大电路
703：微型计算机内部读控制电路
704：读译码器
707：外围电路
708：控制总线
709：读允许键探测电路
710：向外读控制电路
711：微型计算机外输出电路
712：微型计算机控制端
713：存储器数据输出端
714：读允许键输入端
图23：
720：不具有芯片外存储器数据读功能的微型计算机(第一器件)
721：能够仅在芯片内部读取存储器数据的电路
722：存储器
723：微型计算机内部读电路
725：第一器件的控制端
726：向外读控制端
740：第一器件外读控制器件(第二器件)
741：第一器件外读控制电路
742：向外读控制端
760：向外读控制连接线(仅在芯片外读时连接)
图24：
701：存储阵列
702：检测放大电路
703：微型计算机内部读控制电路
704：读译码器
707：外围电路
708：控制总线
710：向外读控制电路
711：微型计算机外输出电路
713：存储器数据输出端
720：不具有器件外存储器数据读功能的微型计算机(第一器件)
725：第一器件的控制端
726：向外读控制端
740：第一器件外读控制器件(第二器件)
742：向外读控制端
743：第一器件外读允许键信息
760：向外读控制连接线(仅在器件外读时连接)
图25：
A：故障元件
800：其中可以根据BIST(老化自测)结果设定电路信息的电路
801：存储器阵列
802：检测放大电路
803：读控制电路
804：读译码器
805：冗余译码器
806：冗余字线
807：译码器
808：字线
809：冗余电路
810：外围电路
811：BIST(老化自测)电路
812：电路信息设定电路
813：半导体器件控制端
图26：
820：不具有电路信息设定功能的器件(第一器件)
821：电路结构由电信息确定的电路
822：第一器件的控制端
823：电路信息设定端
840：用于第一器件的测试和信息设定器件(第二器件)
841：用于第一器件的信息设定电路
842：用于第一器件的测试电路
843：电路信息设定端
860：信息设定信号连接线(仅在信息设定时连接)
图27：
801：存储器阵列
802：检测放大电路
803：读控制电路
804：读译码器
805：冗余译码器
806：冗余字线
807：译码器
808：字线
809：冗余电路
810：外围电路
820：不具有电路信息设定功能的器件(第一器件)
822：第一器件的控制端
824：测试和电路信息设定控制端
825：电路信息设定端
840：用于第一器件的测试和信息设定器件(第二器件)
841：用于第一器件的信息设定电路
842：用于第一器件的测试电路
844：测试和电路信息设定控制端
845：电路信息设定端
861：信息设定控制连接线(仅在信息设定时连接)
862：信息设定信号连接线(仅在信息设定时连接)
具体实施方式
下面，参考附图将详细描述本发明的实施例。
(实施例1)
如图1所示，该系统装置以如此方式构造，即电路功能被划分成两部分，也就是具有常用的功能块101的第一半导体器件100和具有不常用的且与第一半导体器件100的第一电路连接的特殊功能块111的第二器件110。
连接线120连接第一半导体器件100的控制总线端103和第二半导体器件110的控制总线端112。仅当需要第二器件110的特殊功能时，两个器件100和110才彼此连接。
经由控制端102执行到第一半导体器件100的常用功能块101的信号输入和从第一半导体器件100的常用功能块101的信号输出。
在该系统装置中，第一器件100仅具有常规使用期间必需的功能而不具有特殊功能。因此，可以很大程度地减小第一器件100的尺寸。可以外连接不常用的特殊功能，这能够在不降低其半导体芯片功能性的条件下小型化半导体器件100并减小其功耗。
(实施例2)
如图2中所示，该系统装置具有第一实施例的结构，另外，第二器件110具有用于实现已给予第一电路的特殊功能的辅助功能。该辅助功能仅响应于来自第一电路的指示而工作。
更为具体地，第一器件100具有输出用于起动不常用特殊功能块111的控制起动信号的控制起动信号发生电路104。由该电路104产生的控制起动信号经由控制起动信号线121提供给第二器件110。由第二器件110的特殊功能块111产生的信号以与第一实施例相同的方式提供给第一器件100。
采用上述结构，第一器件100执行关于是否起动特殊功能的控制。因此，用户可以在没有意识到第二器件110的存在下执行操作，其可以非常容易地执行操作。
(实施例3)
在第二实施例，第一器件100与第二器件110之间的信号交换通过常规连接线来执行，而在该实施例中，通过串行接口106和116以及串行控制信号线122来执行信号交换，如图3中所示。
串行接口106和116设置有各自的控制信号寄存器组105和106(一对一对应)。信号串行提供到寄存器组105和106并存储在其中。
采用上述结构，可以以非常高的可控性进行信号交换。可以获得小型化和功耗节约，同时功能可以如同设置在同一器件中那样起作用。
(实施例4)
在第二实施例中，经由常规连接线来执行第一器件100与第二器件110之间的信号交换。相反，如图4中所示，该实施例的特征如下。第一器件100借助于用于探测第二器件110是否电连接到第一器件100的第二器件探测电路107，来探测第二器件110是否与其连接。仅当其判断构成电连接时才允许执行特殊功能。如果没有探测到第二器件110的电连接，则不允许执行特殊功能而仅允许执行第一器件100的规定的电路功能。该结构的其他部分与第二实施例中的相同。
在该实施例中，第二器件110设置有保留第二器件110的标识信息的标识信号发生电路113。且第一器件100的第二器件探测电路107可以经由第二器件标识信号线123来检查第二器件110是否电连接到第一器件100。
采用上述结构，第一器件100仅当第二器件110电连接于第一器件100时才可执行特殊功能。操作被简化，并且获得安全功能。
(实施例5)
第一至第四实施例涉及第一器件100和第二器件110的功能，而本实施例涉及安装结构。
如图5中所示，本实施例的特征在于：系统装置以如此方式构造，即安装有作为第一器件的第一半导体芯片的第一封装体302和安装有作为第二器件的第二半导体芯片的第二封装体300重叠放置，且通过球栅阵列(BGA)端301来彼此连接。
更为具体地，作为用于连接外部电路的第一连接端的BGA端304形成在第一封装体302的第一主表面上，而控制总线端303形成在与该第一主表面正对的第一封装体的第二主表面上。作为控制总线端301的BGA端形成在第二封装体300上，以便对应于第一封装体302的相应的控制总线端303。
采用上述结构，可以仅通过将封装体300与302重叠放置来构成连接，便于安装且可以获得高可靠性的连接。
在单独使用第一封装体302的情况下，适当地形成绝缘覆盖层以覆盖第二主表面上的控制总线端303。另一方面，在使用连接于第二封装体300的第一封装体302的情况下，通过将第二封装体300放置在第一封装体302上并进行接触焊接或焊料焊接，第一封装体302可以容易地经由BGA端304电连接于第二封装体300。
(实施例6)
在第五实施例中，在第一半导体封装体302的第一主表面上形成BGA端304以用作第一连接端。如图6中所示，本实施例不同于第五实施例之处在于引线端305从第一封装体302的侧表面延伸。结构的其他部分与第五实施例中的相同。
采用该结构，象在第五实施例的情况中一样，第二器件可以容易地连接于第一器件，且可以形成为其中可以容易且可靠地构成连接的半导体器件。
实施例5、6的每一种只是本发明的一个示例，因此通过合并两个封装体来实现一个功能不受实施例5和实施例6的限制。
(实施例7)
该实施例在第六实施例的系统装置中提供能够可拆卸安装的插座代替诸如焊料焊接的固定焊接。
更为具体地，如图7中所示，本实施例特征在于：设置具有可拆卸盖的连接插座310。第一封装体302放置在连接插座310的主体的第一主表面的凹槽中，并构成与引线端305的连接。第二封装体300放置在第一封装体302的顶表面上并翻下插座310的盖。来自盖的压力确保第一与第二半导体芯片之间的电连接。
采用该结构，容易进行连接且获得可拆卸的安装。这能够提供高可靠性的半导体器件。
为了使第一封装体302与第二封装体300之间的接触更可靠，需要时可以使用锁定夹具。
(实施例8)
该实施例涉及第七实施例的插座310的改进变形。在本实施例中，如图8中所示，插座具有由第一衬底330、第二衬底320和盖组成的3级结构。第二封装体300和第一封装体302分别放置在第一衬底330和第二衬底320中。在周边框架部分上形成的控制总线端332和333重叠放置以便于使彼此形成表面接触，由此通过由于衬底320和盖的重量形成的压力来进行电连接。
在该实施例中，第一和第二器件可以分别经由从封装体302和300延伸出的引线321和331电连接于第二衬底320和第一衬底330。
特殊功能工作的状态是第一衬底330和第二衬底320都闭合的状态。然而，为了描述方便，盖打开且因此可以看见第一封装体302的状态在图8(a)中示出，可以看见第二封装体300的状态在图8(b)中示出。
如上所述，可以容易地安装和拆卸封装体302和300，由此可以提供高可靠性的半导体器件。
(实施例9)
在该实施例中，如图9中示出，在作为第一器件的半导体晶片上进行老化应力测试的测试功能在第二器件中单独执行。
该测试功能为在安装之前进行的以判断制造工艺的适当性的探测测试功能。通常，探测测试包括：用于测试晶体管性能的DC测试，诸如对输入/输出电路单元的输出电流测量和漏电流测量；和被称之为扫描测试的测试，在该扫描测试中，在内部逻辑电路的计时频率接近100％的状态下进行上述类型的电流测量。在这种情况中，在探测卡343上形成的探测电极与半导体晶片345接触，并从封装体300中的第二器件经由连接线342提供老化应力信号。将半导体晶片345的输出同样经由连接线342提供到通用测试装置340。
如上所述，电源单元捕获从探测测试器件经由探测卡343提供的电压并进行自测，该探测卡343经由插座341连接于通用测试装置340。
虽然测试器件对于半导体器件是不可缺少的，但不需要总使用它。特别地，如果不是为了在制造后进行测试，则不需要用于自诊断的应力形成电路等。因此，作为外部电路来实现那些电路能够大幅度地减小半导体器件的尺寸和功耗。
(实施例10)
第九实施例涉及用于在半导体晶片制造后立即进行测试的测试器件。在本实施例中，如图10中所示，借助于含有第二器件的封装体300，在第一器件中设置经由引线端355连接于第一封装体354的蜂窝式电话353的功能，该第一封装体354含有用于蜂窝式电话等的第一器件。
含有第二器件的第二封装体300与连接于第二封装体300的插座341以与第九实施例相同的方式构造。在本实施例中，用于在第一器件中设定功能的功能设定装置350连接于含有第二器件的第二封装体300。在功能设定装置350的功能设定操作表面351上进行操作。
本系统装置同样能够小型化和节约功率。
(实施例11)
在本系统装置中，如图11中所示，分别安装有多个半导体器件363、366、369的插座362、365、368连接于诸如通用重写装置的单个功能设定装置360，每一半导体器件包括具有规定功能的并能够兼容特殊功能即重写操作的第一器件，由此可以在并联的半导体器件363、366、369中设定功能。
半导体器件363、366、369分别经由引线端364、367和370连接于插座362、365、368。通过使用内置于安装在插座341中的第二封装体300中的第二器件的特殊功能，在功能设定装置360的操作表面361上执行的重写操作经由插座362、365、368作用于半导体器件363、366、369。
本系统装置能够在多个并联的半导体器件上执行重写操作并因此提高工作效率。
接着，将描述本发明的具体实施例。
(具体实施例1)
首先将描述根据本发明的半导体器件的设计方法。
如图13中所示，具有图12布局的含有非易失性存储器的微型计算机400被重新设计，从而被功能划分成第一器件450和第二器件470，第二器件470可以外连接到第一器件450并给第一器件450不常用的特殊功能，从而第一器件450可以执行该特殊功能。还以如此方式重新设计含有非易失性存储器的微型计算机400：两个器件450和470彼此电连接，即它们通过信号线490彼此连接。
含有非易失性存储器的微型计算机400由非易失性存储单元阵列401、连接于非易失性存储单元阵列401的检测放大电路402、读控制电路403、读译码器404、写电路405、重写译码器406、重写控制电路407、电源电路408、RAM412、CPU413和外围电路414组成。电源电路408由参考电压修整电路409、参考电压发生电路410和重写电压发生电路411组成。
如图13描绘的，在上述电路之中，作为不常用电路的重写电路471与其它电路分开并作为第二器件470形成在另一衬底上。诸如非易失性存储器452和读电路453的其余电路做成第一器件450。
作为不包括重写电路471的部分的第一器件450是包括只读非易失性存储器的微型计算机且其设置有非易失性存储器452和读电路453。
如图14中详细示出，本具体实施例的特征在于：用于第一器件450的非易失性存储器452的写器件(第二器件)470外连接于第一器件450。
第一器件450由非易失性存储单元阵列401、连接于非易失性存储单元阵列401的检测放大电路402、读控制电路403、读译码器404、RAM412、CPU413和外围电路414组成。
经由控制端455控制第一器件450。
起动信号从第一器件450的重写控制连接端组456经由总线连接线492发送到第二器件470的重写控制连接端组474。另一方面，命令信号从第二器件470的重写信号连接端组473经由重写总线信号连接线491发送到第一器件450的重写信号连接端组457。
该器件是这样的：仅不常用的重写电路471是分离器件，且仅当需要重写时才连接于第一器件450；使该重写电路471仅响应于来自第一器件450的指示而工作。可以小型化第一器件450而不降低其功能性。
以如此方式实现重写的特殊功能：通过第一器件450发送的信号起动第二器件470，并将重写功率从第二器件470提供到第一器件450。因此，用户可以在没有意识到第二器件470存在的情况下高可控性地进行操作，同时实现特殊功能。
(具体实施例2)
在第一具体实施例中将重写电路471分离为第二器件470，如图15中所示，而本具体实施例的特征在于：仅将重写电源电路408分离为第二器件470。
在本具体的实施例中，控制信号从第一器件450的重写控制端460经由重写控制连接线493发送到第二器件470的重写控制端479，由此驱动电源电路408。电源电压从第二器件470的重写电源连接端478经由重写电源连接线494提供到第一器件410的重写电源连接端461。
其它电路与第一具体实施例中的相同。相同的电路具有相同的参考标记。
同样在本装置中，可以将第一器件410的尺寸和功耗做得比常规器件的小得多，在常规器件中，电源电路408和其它电路集成在单个衬底上。
(具体实施例3)
本具体实施例的特征在于：FPGA500以如此方式被重新设计：如图17中所示，FPGA连接/断开电路561被功能划分为第二器件560且仅当构成连接和断开时才被连接，该FPGA500是具有图16的布局且包括具有用于形成规定逻辑块的冗余布线的冗余电路的可编程门阵列。
图17是主要部分的示意图而图18是详细的示例图。如图17中所示，该器件设计成被功能划分成第一器件540和可以外连接于第一器件540的第二器件560，该第二器件560借助于连接/断开电路561给第一器件540作为不常用特殊功能的门阵列连接/断开功能。该器件还以如此方式设计：两个器件540和560彼此电连接，即，它们通过信号线580彼此连接。通过将信号从第一器件540的连接/断开控制端543提供到第二器件560的连接/断开控制端562来起动第二器件560。通过将连接/断开控制信号从第二器件560的连接/断开电路561发送到第一器件的FPGA541来构成FPGA541中的连接和断开，从而形成逻辑电路。
参考标记542表示第一器件540的控制端。
如图18中所示，第一器件540和第二器件560经由连接/断开控制连接线581和连接/断开信号连接线582彼此总线连接。当控制信号从第一器件540的连接/断开控制端545经由第二器件560的连接/断开控制端563传送到FPGA连接/断开电路561时，FPGA连接/断开电路561产生连接/断开信号，该连接/断开信号从连接/断开信号端564和565提供到第一器件540的连接/断开信号端546和547。
在第一器件540中，通过交叉点开关503、507、511、515、519、523和527的切换产生开关矩阵513和517，由此确定逻辑块501、505、509、521、525和529的组合。逻辑块501、505、509、521、525和529的设定历史分别记录在逻辑块设定存储器502、506、510、522、526和530中。交叉点开关503、507、511、515、519、523和527的设定历史分别记录在交叉点开关设定存储器504、508、512、520、524和528中。开关矩阵513和517的设定历史分别记录在开关矩阵设定存储器514和518中。
参考标记532和542分别表示第一器件540的外围电路和控制端。
如上所述，根据本具体实施例，在常规使用期间不需要的冗余电路设定功能可以连接到第一器件540且仅当应该使用时才使用。因此，可以减小第一器件540的尺寸和功耗。
(具体实施例4)
如图20中所示，本具体实施例特征在于：具有图19的布局且装配有电熔丝连接/断开电路611、且在其中由电熔丝确定存储阵列的电路结构的电路600被划分成作为第二器件640的电熔丝连接/断开电路641和具有电路621的第一器件620，该电路621的功能是通过连接和断开电熔丝与第二器件640来确定的。
上述特殊功能是连接和断开电熔丝的功能。
图20是主要部分的示意图，而图21是详细的示例图。如图20中所示，该装置被设计成被功能划分成第一器件620和第二器件640，第二器件640可以外连接于第一器件620，并借助于连接/断开电路641给第一器件620作为电熔丝连接/断开功能的门阵列连接/断开功能。该器件还以如此方式设计：两个器件620和640彼此电连接，即它们通过信号线660彼此连接。通过将信号从第一器件620的连接/断开控制端623提供到第二器件640的连接/断开控制端642来起动第二器件640。通过将连接/断开控制信号从第二器件640的连接/断开电路641发送到第一器件620的电路621，来构成其电路结构由电熔丝确定的电路621中的连接和断开，从而形成逻辑电路。
参考标记622表示第一器件620的控制端。
如图21中所示，第一器件620和第二器件640经由连接/断开控制连接线661和连接/断开信号连接线662彼此总线连接。当控制信号从第一器件620的连接/断开控制端624经由第二器件640的连接/控制端643传送到电熔丝连接/断开电路641时，电熔丝连接/断开电路641产生连接/断开信号，将该信号从连接/断开信号端644提供到第一器件620的连接/断开信号端625。
第一器件620装配有存储器阵列601、检测放大电路602、读控制电路603、读译码器604、冗余译码器605、冗余字线606、译码器607、字线608、电熔丝冗余电路609和外围电路610。
采用上述结构，在常规使用期间不需要的用于连接和断开电熔丝的电路可以连接于第一器件620，且仅当应该使用时才使用。因此可以减小第一器件620的尺寸和功耗。
(具体实施例5)
如图23中所示，本具体实施例的特征在于：具有图22的布局且具有控制读取存储器阵列的控制功能的电路700被划分成用于控制信息读入到第一器件720外部的一个装置中的控制电路741作为第二器件740，和具有电路721的第一器件720，仅当从第二器件740接收允许信号时才确定电路721的电路功能。上述规定功能包括用于从位于第一器件720内的存储器读取信息的电路。上述特殊功能是控制从第一器件720输出存储器信息的功能。
上述特殊功能为允许从存储器读出的功能。
图23是主要部分的示意图而图24是详细的示例图。如图23中所示，本器件被设计成以如此方式被功能划分：第二器件740的向外读控制电路710给第一器件720向外读控制功能，该向外读功能为不常用的特殊功能。该器件还以如此方式设计：两个器件720和740可以彼此电连接，即它们通过信号线760彼此连接。通过将信号从第一器件720的向外读控制端726提供到第二器件740的向外读控制端742，来起动第二器件740。第二器件740的向外读控制电路710用读允许键信息743进行校对，并仅当应该允许读时才起动第一器件720的外部输出电路711。即，将激活信号从向外读控制电路710经由向外读控制端742提供到第一器件720的向外读控制端726。与之响应，第一器件720的外部输出电路711经由存储器数据输出端713输出存储在存储器阵列701中的信息。
如图24中所示，第一器件720与第二器件740经由向外读控制连接线760彼此总线连接。当将控制信号从第一器件720的向外读控制端726经由第二器件740的向外读控制端742传送到作为向外读控制器件的第二器件740时，向外读控制电路710用读允许键信息743进行校对并产生读控制信号，将该读控制信号作为起动信号经由控制连接线760提供给第一器件720的向外读控制端726。
第一器件720装配有存储器阵列701、检测放大器电路702、内部读控制电路703、译码器704、CPU705、RAM706、外围电路707、控制总线708和向外输出电路711。
采用上述结构，使在常规使用期间不使用的特殊功能仅当需要向外读功能时才工作。因此第一器件720可以小型化，同时确保向外读控制功能。
(具体实施例6)
需要内置测试功能的器件很难小型化。本发明可以解决该问题，即，能够内置测试电路而不使尺寸增加。
如图26中所示，具有图25的布局的电路800的测试电路842和信息设定电路841，作为第二器件840而与第一器件820分开。该器件特征在于：被分成第一器件820和第二器件840，该第二器件840具有用于测试第一器件820的测试电路842，和用于根据测试结果设定涉及第一器件820的信息的信息设定电路841。
如图26和图27中所示，图26是主要部件的示意图，而图27是详细的示例图，该装置被设计成以如此方式被功能划分：第二器件840给第一器件820用于第一器件820的测试功能和信息设定功能，这些功能为不常使用的特殊功能。该器件还以如此方式设计：两个器件820和840可以彼此电连接，即，它们通过信号线861和862彼此连接。
通过将信号从第一器件820的测试和电路信息设定控制端824提供到第二器件840的测试和电路信息设定控制端844来起动第二器件840。第二器件840的测试电路842设定第一器件820的信息设定电路841。该信息从电路信息设定端845经由信息设定信号连接线862提供到第一器件820，并用于设定冗余电路809。即，第二器件840的测试电路842根据测试结果控制信息设定电路841，且电路信息设定信号从电路信息设定端845经由信息设定信号连接线862输入到第一器件820的电路信息设定端825。
第一器件820装配有存储器阵列801、检测放大器电路802、读控制电路803、读译码器804、冗余译码器805、冗余字线806、译码器807、字线808、冗余电路809和外围电路810。
需要内置测试功能的器件很难小型化。本发明还可以解决该问题，即，能够内置测试功能而不使尺寸增加。此外，本发明能够根据测试结果通过设定冗余电路来进行电路设定。
在上述具体实施例的每一个中，第一器件和第二器件的每一个都可以在单个衬底上实现或为具有多个半导体衬底的系统装置。
在根据本发明的半导体器件中，外连接的第二电路可以将不常用的特殊功能给予具有规定电路功能的第一器件。因此，在常规使用期间不提供不常用的特殊功能，可以减小半导体器件的半导体芯片的尺寸和功耗。
在根据本发明的系统装置中，半导体器件不常使用的特殊功能作为分离的器件来实现且可以通过电连接来将其合并。因此，可以提供小而易处理的系统装置。
此外，在根据本发明的设计方法中，集成在半导体衬底上的电路设计成功能划分成第一电路和第二电路，第二电路外可以连接于第一电路，并给第一电路不常用的特殊功能，从而第一电路可以执行该特殊功能。电路还以如此方式设计：第一和第二电路彼此电连接。因此，第一电路可以被小型化而不降低其功能性。

Claims (23)

1.一种半导体器件：包括：
具有规定电路功能的第一电路；
其中，第二电路形成为能够外连接于第一电路，以便于给第一电路不常用的特殊功能并由此允许第一电路执行该特殊功能。
2.根据权利要求1的半导体器件，其中：
所述第二电路包括用于实现给予所述第一电路的特殊功能的辅助功能；和
该辅助功能仅响应于来自所述第一电路的指示而工作。
3.根据权利要求1的半导体器件，其中：
除在特殊功能工作期间之外，单独使用第一电路。
4.根据权利要求1的半导体器件，其中：
所述第二电路构造成能够单独工作。
5.根据权利要求1的半导体器件，其中：
除特殊功能工作期间之外，不能使用所述第二电路。
6.根据权利要求1的半导体器件，其中：
所述第一电路具有输出用于起动所述第二电路的控制起动信号的功能，和接收由该第二电路产生的、用于给出特殊功能的信号的功能。
7.根据权利要求1的半导体器件，其中：
所述第一电路具有仅当探测到所述第二电路的电连接时才允许特殊功能工作，而当没有探测到该第二电路的电连接时不允许特殊功能工作而仅允许规定电路功能工作的功能。
8.根据权利要求1的半导体器件，其中：
所述第一电路是存储器电路，且所述第二电路的特殊功能是向该存储器电路写数据的功能。
9.根据权利要求1的半导体器件，其中：
所述第一电路包括用于存储器的读电路，且所述特殊功能包括用于重写该存储器的电路。
10.根据权利要求1的半导体器件，其中：
所述第一电路包括冗余电路，该冗余电路设置有用于在所述第一电路外部冗余设定来确定；和
所述特殊功能包括用于设定该冗余电路的电路。
11.根据权利要求10的半导体器件，其中：
所述第一电路包括可编程门阵列FPGA(场可编程门阵列)。
12.根据权利要求1的半导体器件，其中：
所述第一电路的电路功能由电熔丝的连接和断开来决定；和
所述特殊功能包括用于连接和断开该电熔丝的电路。
13.根据权利要求1的半导体器件，其中：
所述规定功能包括用于在所述第一电路中的存储器上执行读的电路，而所述特殊功能为控制向外部装置输出该存储器信息的功能。
14.根据权利要求1的半导体器件，其中：
所述特殊功能包括用于所述第一电路的测试电路。
15.一种系统装置，包括：
具有提供规定电路功能的第一电路的第一器件；和
电连接于该第一器件的第一电路的第二电路，
其中，该第二电路给第一电路不常用的特殊功能，并由此允许第一电路执行该特殊功能。
16.根据权利要求15的系统装置，其中：
所述第一电路具有输出用于起动所述第二电路的控制起动信号的功能，和接收由该第二电路产生的、给出特殊功能的信号的功能。
17.根据权利要求15的系统装置，其中：
所述第二电路具有接收由所述第一电路产生的控制起动信号的功能，和输出用于给该第一电路特殊功能的信号的功能；和
所述第二器件的特殊功能由所述第一器件的控制起动信号起动，由此将特殊功能给予该第一器件。
18.根据权利要求15的系统装置，其中：
所述第一器件和第二器件的每一个包括用于串行提供或接收给出特殊功能的控制信号的交换电路，和用于存储给出特殊功能的控制信号的寄存器；和
信号在该第一器件与第二器件之间串行交换，由此将特殊功能给予该第一器件。
19.根据权利要求15的系统装置，其中：
所述第一器件具有仅当探测到所述第二器件的电连接时允许特殊功能工作，而当没有探测到该第二器件的电连接时不允许特殊功能工作而仅允许规定电路功能工作的功能。
20.根据权利要求15的系统装置，其中：
所述第一器件包括，在封装体的一个主表面上的用于连接外部电路的第一连接端；且第二器件形成为能够经由形成在正对第一主表面的封装体的另一主表面上的第二连接端而连接于该第一器件。
21.根据权利要求15的系统装置，其中：
所述第一器件包括用于连接到沿封装体侧表面延伸的外部电路的第一连接端，且第二器件形成为能够经由形成在封装体主表面上的第二连接端连接于第一器件。
22.一种半导体器件的制造方法，包括：
重新设计集成在半导体衬底上的电路的设计步骤，以便于该电路被功能划分成第一电路和第二电路，该第二电路构造成能够外连接于第一电路并给第一电路不常用的特殊功能，由此允许第一电路执行该特殊功能，以及便于第一电路和第二电路可以彼此电连接；
在第一器件中形成第一电路的步骤；和
在第二器件中形成第二电路的步骤。
23.根据权利要求22的半导体器件的制造方法，其中：
在单个半导体衬底上实现所述第一器件，而所述第二器件是包括多个半导体衬底的系统装置。
CNB2004100639416A 2003-03-27 2004-03-27 半导体器件、使用其的系统装置及制造半导体器件的方法 Expired - Fee Related CN1320650C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003089279A JP2004296928A (ja) 2003-03-27 2003-03-27 半導体装置、これを用いたシステムデバイスおよびその製造方法
JP089279/2003 2003-03-27
JP089279/03 2003-03-27

Publications (2)

Publication Number Publication Date
CN1571159A true CN1571159A (zh) 2005-01-26
CN1320650C CN1320650C (zh) 2007-06-06

Family

ID=33403194

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100639416A Expired - Fee Related CN1320650C (zh) 2003-03-27 2004-03-27 半导体器件、使用其的系统装置及制造半导体器件的方法

Country Status (3)

Country Link
US (1) US7126836B2 (zh)
JP (1) JP2004296928A (zh)
CN (1) CN1320650C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104820116A (zh) * 2015-05-08 2015-08-05 河南大学 一种适用于低温电学测试的连接装置及使用方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4990028B2 (ja) * 2007-05-23 2012-08-01 ラピスセミコンダクタ株式会社 半導体集積回路装置
JP5632584B2 (ja) * 2009-02-05 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US10504353B2 (en) 2015-07-27 2019-12-10 Hill-Rom Services, Inc. Customized bed exit warnings to modify patient behavior

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2884847B2 (ja) * 1991-10-03 1999-04-19 三菱電機株式会社 故障検出機能を備えた半導体集積回路装置の製造方法
US5295101A (en) 1992-01-31 1994-03-15 Texas Instruments Incorporated Array block level redundancy with steering logic
US5452251A (en) 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JPH08167703A (ja) 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
CN1075667C (zh) 1996-04-19 2001-11-28 松下电器产业株式会社 半导体集成电路及采用该电路的系统
US6784797B2 (en) * 1998-02-26 2004-08-31 Bed-Check Corporation Microprocessor based bed patient monitor
JP3964584B2 (ja) * 1999-11-26 2007-08-22 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JP2002110925A (ja) * 2000-09-29 2002-04-12 Fuji Electric Co Ltd システムｌｓｉ
EP1227385A3 (en) * 2001-01-24 2005-11-23 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US7075284B2 (en) * 2002-07-08 2006-07-11 Kabushiki Kaisha Toshiba Time limit function utilization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104820116A (zh) * 2015-05-08 2015-08-05 河南大学 一种适用于低温电学测试的连接装置及使用方法

Also Published As

Publication number Publication date
JP2004296928A (ja) 2004-10-21
US20040245626A1 (en) 2004-12-09
CN1320650C (zh) 2007-06-06
US7126836B2 (en) 2006-10-24

Similar Documents

Publication Publication Date Title
CN100345294C (zh) 熔丝电路
CN1191585C (zh) 可与被安装的多个存储电路的容量对应地进行冗余置换的自解析的半导体集成电路装置
CN1294596C (zh) 磁随机存取存储器及其读出方法、制造方法
CN1118100C (zh) 单片混合型半导体集成电路器件及其检查方法
CN1160772C (zh) 半导体器件及其制造方法
CN1308960C (zh) 磁随机存取存储器及其写入方法
CN1130775C (zh) 中间电压发生电路及含有该电路的非易失半导体存储器
CN1976229A (zh) 半导体集成电路及泄漏电流降低方法
CN1516199A (zh) 带有测试功能和冗余功能的半导体存储装置
CN1832072A (zh) 叠层电容器和叠层电容器的等价串联电阻调整方法
CN1279482A (zh) 快闪存储器
CN1829057A (zh) 电负载的电流控制装置
CN1866223A (zh) 存储模块、存储系统、以及信息设备
CN1967850A (zh) 半导体装置
CN1469386A (zh) 磁随机存取存储器
CN1669138A (zh) 半导体器件
CN1925058A (zh) 半导体装置
CN1235152C (zh) 半导体装置和半导体装置的驱动方法
CN1975931A (zh) 非易失性半导体存储器件
CN1244052C (zh) 非易失性存储器微机芯片及其测试方法
CN1886749A (zh) 记录装置
CN1835366A (zh) 开关转换器
CN100346421C (zh) 磁随机存取存储器及其写入方法
CN1203487C (zh) 半导体存储器
CN1905075A (zh) 半导体存储器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070606

Termination date: 20130327