CN1866223A - 存储模块、存储系统、以及信息设备 - Google Patents

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Abstract

本发明提供一种使用方便、存储容量大、包含ROM和RAM的存储系统。构成包括非易失性存储器、高速缓冲存储器、控制电路、以及信息处理装置的存储系统。通过使非易失性存储器的数据传输至高速缓冲存储器，由高速缓冲存储器保存而谋求高速化。通过在使非易失性存储器的数据传输至高速缓冲存储器时，进行纠错处理，谋求可靠性的提高。通过能够从信息处理装置独立地对高速缓冲存储器和非易失性存储器进行存取，来谋求使用方便性的提高。将这些由多个芯片构成的存储系统，作为各芯片被相互层叠配置，通过球栅阵列(BGA)、芯片间的接合而进行了布线的存储系统、存储模块来进行构成。

Description

存储模块、存储系统、以及信息设备
技术领域
本发明涉及具有非易失性存储器的存储系统和存储系统的控制方法。
背景技术
以往，存在闪速存储器(32M bit容量)和静态随机存取存储器(NOR(4M bit容量))通过栈式芯片(stack chip)被一体地封装成FBGA(Fine pitch ball grid array)型组件(package)的复合型半导体存储器。闪速存储器和NOR，对于FBGA型组件的输入输出电极共用地址输入端子和数据输入输出端子。各自的控制端子是分别独立的(例如，参照非专利文献1)。
而且，还存在闪速存储器芯片和DRAM芯片被一体地封装成导线架(lead frame)型组件的复合型半导体存储器。该复合型半导体存储器的闪速存储器和NOR，对于组件的输入输出电极，共用地址输入端子、数据输入输出端子、以及控制端子地进行输入输出(例如，参照专利文献1的图1和图15、以及专利文献2)。
此外，还存在作为主存储装置所采用的、由闪速存储器、高速缓冲存储器、控制器、以及CPU构成的系统(例如，参照专利文献3的图1)。
进而，还存在由闪速存储器、DRAM、以及传输控制电路构成的半导体存储器(例如，参照专利文献4的图2、专利文献5)。
【非专利文献1】“复合存储器(堆栈CSP)闪速存储器+RAM数据表”、型号名LRS1380、“online“、平成13年12月10日、SHARP株式会社、[平成14年8月21日检索]、互联网<URL：http://www.sharp.co.jp/products/device/flash/cmlis.html>
【专利文献1】日本专利申请特开平05-299616号公报
【专利文献2】欧洲专利申请公开第0566306号说明书
【专利文献3】日本专利申请特开平07-146820号公报
【专利文献4】日本专利申请特开2001-5723号公报
【专利文献5】日本专利申请特开2002-366429号公报
发明内容
本发明申请的发明者等，在进行本发明申请之前，先对便携电话和在便携电话中使用的由处理器、闪速存储器、随机存取存储器构成的存储系统和该存储系统的动作进行了研究。
如图33所示，便携电话使用了信息处理装置PRC和存储模块MCM。
信息处理装置PRC由中央运算装置CPU和SRAM控制器构成。存储模块MCM由NOR型闪速存储器NOR FLASH和SRAM构成。信息处理装置PRC对存储模块MCM进行存取，进行数据的读出和写入。
在接通电源后，信息处理装置PRC，读出存储于NOR型闪速存储器NOR FLASH中的引导数据，启动自身。之后，信息处理装置PRC根据需要从NOR型闪速存储器NOR FLASH中读出应用程序，通过中央运算装置CPU来执行这些应用程序。SRAM作为工作存储器发挥作用，保存中央运算装置CPU中的运算结果等。
近年，便携电话处理的应用程序、数据、工作区域，随着附加在便携电话上的功能(音乐、游戏等或发送等)的增加而变大，可以预测将需要更大存储容量的闪速存储器和随机存取存储器。进而，最近的便携电话的高性能化取得显著发展，高速且大容量存储器的需求正日渐提高。
当前，使用在便携电话上的NOR型闪速存储器，是使用了被称作NOR结构的存储器阵列方式的NOR型闪速存储器。NOR型是将存储器阵列的寄生电阻抑制得低的阵列结构，通过以对2个并联连接的存储器单元设置1个的比例设置了金属位线(metal bit line)接点而实现了低电阻化。为此，能够使读出时间达到约80ns，与NOR的读出时间大致相同。但是，作为其反面，存在如下的课题，即：由于需要对2个单元设置1个接点，因此接点部占芯片面积的比例高，每1个位的存储器单元的面积变大，无法支持大容量化。
另外，判明了以下情况，即：代表性的大容量闪速存储器，存在存储器阵列使用AND结构的AND型闪速存储器和使用NAND结构的NAND型闪速存储器。这些闪速存储器由于对16～128个单元设置1个位线接点，从而能够实现高密度的存储器阵列。因此，可以使每个1位的存储器单元的面积比NOR型闪速存储器小，能够支持大容量化。但同时判明，作为其反面，至输出最初的数据为止的读出时间，在大约25μs到100μs，这是比较慢的，无法取得与NOR型闪速存储器的相容性。
判明了以下情况，即：偶尔会出现闪速存储器由于重复地进行重写，从而造成可靠性降低，或者写入时写完的数据在读出时变成不同的数据，或者在重写时数据未被写入。
判明了以下情况，即：偶尔会出现由于从半导体封装材料中的铀等放射性物质放射出的α射线射入到随机存取存储器RAM的存储器阵列，从而造成保存在该存储器阵列中的存储数据被破坏，这成为使随机存取存储器RAM的可靠性劣化的原因。
因此，本发明的目的之一，在于提供一种存储容量大且成本低，便于使用的包含RAM和ROM的存储系统。
本发明的代表性的装置可以表示如下。将信息处理装置、闪速存储器、高速缓冲存储器、以及存储器控制器安装成一个封装件，在封装件上设置用于进行与半导体芯片的布线的电极、和用于进行封装件与封装件外部的连接的电极。
此时，为了使对于来自信息处理装置的闪速存储器内的数据的读出请求的读出时间高速化，将存储器控制器与高速缓冲存储器和闪速存储器连接，通过存储器控制器从闪速存储器向高速缓冲存储器进行数据传输。
优选的是，在接通电源后，进行将闪速存储器的数据的至少一部分传输至高速缓冲存储器的控制。
优选的是，进行控制，使得从信息处理装置输入的地址被分散至高速缓冲存储器的变址地址。
优选的是，进行控制，使得上述存储器控制器预先将信息处理装置利用的数据传输至高速缓冲存储器。
而且，优选的是，将闪速存储器内的缓冲器用作高速缓冲存储器。
优选的是，上述存储器控制器在从闪速存储器读出数据时，进行差错检测和校正，在写入时，对没能进行正确写入的不良地址进行替换处理。而且，优选的是，进行控制，将对闪速存储器内的存储器单元的写入次数平均化。进而，优选的是，也在从高速缓冲存储器读出数据后进行差错检测。
优选的是，设置能够得知信息处理装置所请求的数据的到达的信号线。
也可以是，上述存储器控制器进行控制，使得即使是处于从高速缓冲存储器读出数据的期间，也受理从上述信息处理装置至闪速存储器的读出和写入的存取，进行数据的读出和写入。
通过本发明，能够实现高性能的存储器。
附图说明
图1是表示适用了本发明的存储系统的结构图。
图2是表示适用了本发明的存储系统的地址映射(address map)的一例的说明图。
图3是表示适用了本发明的存储系统的寄存器组(register block)的一例的说明图。
图4是表示适用了本发明的存储系统在接通电源时的动作的一例的图。
图5是表示适用了本发明的存储系统的地址转换和高速缓冲存储器的一例的图。
图6是表示适用了本发明的存储系统的地址转换和高速缓冲存储器的一例的图。
图7是表示适用了本发明的存储系统的地址转换的一例的图。
图8是表示适用了本发明的存储系统的高速缓冲存储器的一例的图。
图9是表示适用了本发明的存储系统的高速缓冲存储器的数据更新的一例的图。
图10是表示适用了本发明的存储系统的高速缓冲存储器的数据更新的一例的图。
图11是表示对适用了本发明的存储系统的寄存器组的设定方法的一例的图。
图12是表示对适用了本发明的存储系统的寄存器组的设定方法的一例的图。
图13是表示对适用了本发明的存储系统的寄存器组的设定方法的一例的图。
图14是表示适用了本发明的存储系统的数据读出动作的流程的一例的流程图。
图15是表示适用了本发明的存储系统的数据写入动作的流程的一例的流程图。
图16是表示适用了本发明的存储系统的数据清除动作的流程的一例的流程图。
图17是表示适用了本发明的存储系统的读出动作的流程的一例的流程图。
图18是表示适用了本发明的存储系统的高速缓冲存储器的一例的图。
图19是表示适用了本发明的存储系统的高速缓冲存储器锁定解除方法的一例的图。
图20是表示适用了本发明的存储系统的数据读出动作的流程的一例的流程图。
图21是表示适用了本发明的存储系统的数据读出动作的流程的一例的流程图。
图22是适用了本发明的存储系统的结构图。
图23是适用了本发明的存储系统的结构图。
图24是适用了本发明的存储系统的结构图。
图25是适用了本发明的存储系统的结构图。
图26是表示本发明的存储系统的安装形式的一例的图。
图27是表示本发明的存储系统的安装形式的一例的图。
图28是表示本发明的存储系统的安装形式的一例的图。
图29是表示本发明的存储系统的安装形式的一例的图。
图30是表示本发明的存储系统的安装形式的一例的图。
图31是表示利用了本发明的存储系统的便携电话的结构例的框图。
图32是表示利用了本发明的存储系统的便携电话的结构例的框图。
图33是表示用于便携电话的以往的存储器结构例的框图。
具体实施方式
以下，一边参照附图，一边对本发明的实施例进行详细说明。在实施例中，构成各块(block)的电路元件没有特殊的限制，此处为通过公知的CMOS(互补型MOS晶体管)等集成电路技术，形成在如单晶硅这样的1个半导体基板上。
〔实施例1〕
图1是表示由作为适用了本发明的第1实施例的信息处理装置CPU_CHIP和存储模块MSM构成的存储系统。以下对各项进行说明。
存储模块MSM由FLASH_CHIP和CT_CHIP构成。FLASH_CHIP是非易失性存储器。非易失性存储器可以使用ROM(Read OnlyMemory：只读存储器)、EEPROM(Electrically Erasable ProgrammableRead Only Memory：电可擦可编程存储器)、以及闪速存储器等。在本实施例中，以闪速存储器为例进行说明。
代表性的大容量闪速存储器，存在存储器阵列使用AND结构的AND型闪速存储器、和使用NAND结构的NAND型闪速存储器，本发明可以利用这两种闪速存储器。而且，存在安装有NAND接口的大容量闪速存储器、和安装有AND接口的大容量闪速存储器，本发明可以利用这两种闪速存储器。在本实施例中，以安装有NAND接口的大容量闪速存储器为例进行说明。
闪速存储器没有特殊的限制，作为FLASH_CHIP使用的典型的闪速存储器是安装有NAND接口的大容量闪速存储器，具有约2Gbit的大存储容量，读出时间(从读出请求到数据被输出为止的时间)为大约25μs到100μs，是比较慢的。
DRAM_CHIP是动态随机存取存储器，根据内部结构、接口的不同，存在EDO(Extended Data Out：扩充数据输出)、SDRAM(Synchronous DRAM：同步动态随机存取存储器)、DDR(Double DataRate：双倍数据速率)等各种各样的种类。存储模块MSM可以使用任意一种DRAM。在本实施例中，以SDRAM为例进行说明。动态随机存取存储器DRAM_CHIP用作用于通过信息处理装置CPU_CHIP执行应用程序的暂时的工作存储器。
没有特殊的限制，作为DRAM_CHIP使用的典型的SDRAM具有约256Mbit的大存储容量。
控制电路CT_CHIP，是控制FLASH_CHIP与信息处理装置CPU_CHIP的数据传输的控制电路，没有特殊的限制，此处为内置了存储容量为1M字节的高速缓冲存储器L2Cache，读出时间从30ns到90ns左右，时间比以往的NOR型闪速存储器短或者与以往的NOR型闪速存储器相等。
高速缓冲存储器L2Cache，能够通过作为非易失性存储器的磁阻随机存取存储器MRAM和相变式存储器PRAM、或者作为易失性存储器的静态随机存取存储器SRAM来实现，存储模块MSM可以使用任意一种随机存取存储装置。在本实施例中，对高速缓冲存储器L2Cache利用了作为易失性存储器的静态随机存取存储器SRAM的例子进行说明。
闪速存储器FLASH_CHIP与控制电路CT_CHIP之间的数据传输，通过NAND接口NAND IF2进行，信息处理装置CPU_CHIP与动态随机存取存储器DRAM_CHIP之间的数据传输，通过SDRAM接口SDRAM IF进行。
信息处理装置CPU_CHIP由中央运算装置CPU、NOR闪速存储器控制器NRC、NAND闪速存储器控制器NDC、以及DRAM控制器SDC构成。NOR控制器NRC通过NOR接口对存储模块MSM进行存取，进行数据的读写。DRAM控制器SDC通过SDRAM接口(SDRAM IF)对DRAM_CHIP进行存取，进行数据的读写。NAND闪速存储器控制器NDC通过NAND接口(NAND IF)对存储模块MSM进行存取，进行数据的读写。
闪速存储器FLASH_CHIP由控制电路FCNT、数据缓冲器DREG、以及存储器单元阵列MARY构成。控制电路FCNT是根据控制电路CT_CHIP的NAND接口NAND IF2的读出和写入命令进行动作的电路。
在读出请求输入至控制电路FCNT后，数据大小没有特殊的限制，此处是数据大小为2KB左右的数据从存储器单元阵列MARY传输至数据缓冲器DREG，由NAND接口NAND IF2传输至控制电路CT_CHIP。而且，传输至数据缓冲器DREG的数据被原样保存。
在写入请求和写入数据输入至控制电路FCNT后，数据大小没有特殊的限制，此处是数据大小为2KB左右的数据输入至数据缓冲器DREG，最终被写入到存储器单元阵列MARY。而且，传输至数据缓冲器DREG的数据被原样保存。
闪速存储器FLASH_CHIP，没有特殊的限制，此处为被划分成主数据区域和替代区域REPAREA。
在主数据区域中包含初始程序区域，在初始程序区域内，存储有用于在刚接通电源后快速启动信息处理装置CPU_CHIP的引导程序、和自动传输区域指定数据，其中，该自动传输区域指定数据表示用于从闪速存储器FLASH_CHIP向高速缓冲存储器L2Cache进行自动传输的高速缓冲存储器区域内的数据范围。
<控制电路CT_CHIP的结构>
控制电路CT_CHIP包括：接受来自NOR接口(NOR IF)的读出和写入请求的NOR接口电路NRIF、接受来自NAND接口(NANDIF)的读出和写入请求的NAND接口电路NDIF、寄存器组REG、地址转换电路DSTR、高速缓冲存储器L2Cache、PL2A、PL2B、预取(prefetch)控制电路PREF、闪速存储器控制电路FLCT、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP。
高速缓冲存储器L2Cache的容量没有特殊的限制，此处为具有1M字节左右的容量。此外，高速缓冲存储器PL2A、PL2B的容量没有特殊的限制，此处为分别具有512字节左右的容量。
预取控制电路PREF包括：命中判断电路PL2Hit、L3Hit、以及先读控制电路构成。缓冲器电路BFBK由读缓冲器RBUF、和写入缓冲器WBUF。
闪速存储器控制电路FLCT包括：时钟控制电路OSC、存储器地址管理电路MMG、存取仲裁电路ARB、以及控制电路RWCL。
闪速存储器差错控制电路FLSP包括：差错检测校正电路ECC、缓冲器电路BUF、替代处理电路RFP、以及写入次数平均化电路WLV。
以下说明本存储系统的动作。首先，对刚接通电源后的动作进行说明。
<刚接通电源后的动作说明>
在对信息处理装置CPU_CHIP、动态随机存取存储器DRAM_CHIP、控制电路CT_CHIP、以及闪速存储器FLASH_CHIP接通电源后，闪速存储器控制电路FLCT，将FLASH_CHIP的初始程序区域的数据读出至缓冲器电路BUF，通过差错检测校正电路，校验是否存在差错。如果不存在差错，将初始程序区域内的引导程序传输至高速缓冲存储器PL2A；如果存在差错就进行校正，将初始程序区域内的引导程序传输至高速缓冲存储器PL2A。如此，通过在刚接通电源后从FLASH_CHIP将引导程序自动传输至高速缓冲存储器PL2A，信息处理装置CPU_CHIP就能够读出该引导程序，快速启动自身，进而进行动态随机存取存储器DRAM_CHIP的初始设定。
在信息处理装置CPU_CHIP进行启动的期间，闪速存储器控制电路FLCT由缓冲器电路BUF读出自动传输区域指定数据，将该数据所表示的范围的闪速存储器FLASH_CHIP内的数据依次读出至缓冲器电路BUF，通过差错检测校正电路ECC校验是否存在差错。如果不存在差错，经由高速缓冲存储器PL2B传输至高速缓冲存储器L2Cache，如果存在差错就进行校正，经由高速缓冲存储器PL2B传输至高速缓冲存储器L2Cache。在该自动数据传输结束的时刻，存储模块MSM使表示一系列初始动作已经结束的初始动作完成信号PCMP变成High。
而且，也可以是，做成存取仲裁电路ARB对寄存器组REG写入表示数据传输的完成的传输完成标志的结构。在这种情况下，不需要初始动作完成信号PCMP，因此能够减少信号引脚(signal pin)。
信息处理装置CPU_CHIP，能够通过检查存储模块MSM的初始动作完成信号PCMP，来得知刚接通电源后的数据传输已经完成，因此，能够立刻对高速缓冲存储器L2Cache进行存取。
如此，通过在刚接通电源后从FLASH_CHIP将引导程序向高速缓冲存储器L2Cache进行自动传输，信息处理装置CPU_CHIP能够读出该引导程序，快速启动自身。进而，通过在信息处理装置CPU_CHIP进行启动的期间，将FLASH_CHIP的数据自动传输至高速缓冲存储器L2Cache，能够在信息处理装置CPU_CHIP启动了的时刻，立刻对存储模块MSM进行存取，从而能够谋求高性能化。
<寄存器组的说明>
接着，对寄存器组REG进行说明。寄存器组REG，没有特殊的限制，具有读出模式设定寄存器RModeReg、高速缓冲存储器区域设定寄存器CAreaReg、高速缓冲存储器锁定区域设定寄存器CaLockReg、写保护区域设定寄存器WproReg、以及写入次数平均化处理区域设定寄存器WlvlReg。
在变更高速缓冲存储器区域和非高速缓冲存储器区域时，没有特殊的限制，通过从NOR接口NOR IF重写高速缓冲存储器区域设定寄存器CAreaReg的值，就能变更高速缓冲存储器区域和非高速缓冲存储器区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的全部区域变成高速缓冲存储器区域。
高速缓冲存储器区域内数据被传输至高速缓冲存储器L2Cache、PL2A、PL2B，非高速缓冲存储器区域内数据没有被传输至L2Cache、PL2A、PL2B。
在变更高速缓冲存储器锁定区域、非高速缓冲存储器锁定区域时，没有特殊的限制，通过从NOR接口NOR IF重写高速缓冲存储器区域设定寄存器CAreaReg的值，就能变更高速缓冲存储器锁定区域、非高速缓冲存储器锁定区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的全部区域变成非高速缓冲存储器锁定区域。
高速缓冲存储器锁定区域内的数据，一旦被传输至高速缓冲存储器区域L2Cache，就能够到高速缓冲存储器区域设定寄存器通过高速缓冲存储器锁定解除命令被重写为止，存在于高速缓冲存储器L2Cache中。而且，非高速缓冲存储器锁定区域内的数据，有可能被从高速缓冲存储器L2Cache中逐出。
在变更写入次数平均化处理区域、非写入次数平均化处理区域时，没有特殊的限制，通过从NOR接口NOR IF重写写入次数平均化处理区域设定寄存器WlvlReg的值，就能变更写入次数平均化处理区域、非写入次数平均化处理区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的一半区域变成写入次数平均化处理区域。
对于写入次数平均化处理区域内的数据，在写入次数平均化电路WLV，判断为重写集中在一起时，进行写入次数平均化处理。
对于非写入次数平均化处理区域内的数据，不进行写入次数平均化处理。
在变更写保护区域、非写保护区域时，没有特殊的限制，通过从NOR接口NOR IF重写写保护区域设定寄存器WproReg的值，就能变更写保护区域、非写保护区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的全部区域变成非写保护区域。
对于写保护区域不进行写入，对于非写保护区域能够进行写入。
存储模块MSM安装的NOR接口，是与时钟信号CLK同步地进行动作的同步型NOR接口、和与时钟信号CLK不同步的非同步型NOR接口，通过任意一种NOR接口进行动作。没有特殊的限制，此处为存储模块MSM在刚接通电源后，通过非同步型NOR接口进行动作。
地址转换电路DSTR，没有特殊的限制，能够实现多种地址转换方式(简易变址转换方式、变址位移转换方式、变址运算方式)，通过任意一种地址转换方式进行动作。没有特殊的限制，此处为刚接通电源后，地址转换电路DSTR通过变址运算方式进行动作。
没有特殊的限制，通过从NOR接口NOR IF重写读出模式设定寄存器RModeReg的值，就能变更存储模块MSM安装的NOR接口、地址转换方式。
如以上说明的那样，同步型NOR接口、非同步型NOR接口、地址转换方式、高速缓冲存储器区域和非高速缓冲存储器区域、高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域、写入次数平均化处理区域和非写入次数平均化处理区域、写保护区域和非写保护区域，分别能够独立地进行设定，可以由利用者一方配合系统自由地进行选择。
<正常动作的说明>
对在接通电源时通电序列(power on sequence)结束后的闪速存储器FLASH_CHIP与信息处理装置CPU_CHIP之间的数据传输进行说明。
首先，对信息处理装置CPU_CHIP由NOR接口NOR IF输入了读出请求时的动作进行说明。
信息处理装置CPU_CHIP在由NOR接口(NOR IF)将读出命令和地址RADD输出至控制电路CT_CHIP后，控制电路CT_CHIP内的NOR接口电路NRIF，保存这些读出命令和地址。由NOR接口电路NRIF保存的读出命令和地址RADD，被输入至存储器地址管理电路MMG、存取仲裁电路ARB、以及地址转换电路DSTR。
存储器地址管理电路MMG，将寄存器组REG保存的表示高速缓冲存储器区域的地址信息、与地址RADD进行比较。
如果地址RADD在高速缓冲存储器区域的范围外，则从存储器地址管理电路MMG通过NOR接口电路NRIF，由NOR接口NOR IF向信息处理装置CPU_CHIP通知高速缓冲存储器区域范围外信息。
存取仲裁电路，进行从NOR接口电路NRIF输入的读出请求、与来自NAND接口电路NDIF的读出和写入请求的仲裁。
首先，在从NOR接口电路NRIF向存取仲裁电路输入读出请求后，存取仲裁电路，检查是否存在来自NAND接口电路NDIF的读出、写入请求，进而，检查是否正在进行对来自NAND接口电路NDIF的读出、写入请求的动作。
当存在来自NAND接口电路NDIF的读出、写入请求，对该请求的动作尚未进行时，将来自NAND接口电路NDIF的读出、写入请求延后，优先允许来自NOR接口电路NRIF的读出请求。
当正在执行对来自NAND接口电路NDIF的读出、写入请求的动作时，暂时中断该执行中的动作，优先允许来自NOR接口电路NRIF的读出请求。
在从NAND接口电路NDIF向存取仲裁电路输入读出、写入请求后，存取仲裁电路，检查是否存在来自NOR接口电路NRIF的读出、写入请求，进而，检查是否正在进行对来自NOR接口电路NRIF的读出、写入请求的动作。
当正在执行对来自NOR接口电路NRIF的读出、写入请求的动作时，在该动作完成后，允许来自NAND接口电路NDIF的读出、写入请求。
当不存在来自NOR接口电路NRIF的读出、写入请求，没有在进行对该请求的动作时，允许来自NAND接口电路NDIF的读出和写入请求。
地址转换电路以提高高速缓冲存储器L2Cache、PL2A、PL2B的利用率和命中率为目的，将地址RADD转换为地址MRADD。
通过地址转换电路转换了的地址MRADD，输入高速缓冲存储器L2Cache和预取控制电路PREF。
在高速缓冲存储器L2Cache中，首先，进行在高速缓冲存储器L2Cache内是否存在由地址MRADD指定的数据的命中判断。当在高速缓冲存储器L2Cache内存在由地址MRADD指定的数据时，变成L2Cache命中，当不存在时变成L2Cache未命中。
在预取控制电路PREF内的命中判断电路PL2Hit中，进行在高速缓冲存储器PL2A和PL2B的任一者中是否存在由地址MRADD指定的数据的命中判断。
当在高速缓冲存储器PL2A和PL2B的任一者中存在由地址MRADD指定的数据时变成PL2命中，当不存在时变成PL2未命中。
而且，在预取控制电路PREF内的命中判断电路L3Hit中，进行在闪速存储器FLASH_CHIP内的数据寄存器DREG中是否存在由地址MRADD指定的数据的命中判断。
当在闪速存储器FLASH_CHIP内的数据寄存器DREG中存在由地址MRADD指定的数据时变成L3命中，当不存在时变成L3未命中。
<L2Cache命中的动作说明>
在L2Cache命中时，直接由高速缓冲存储器L2Cache输出数据，通过NOR接口电路NRIF由NOR接口NOR IF输出至信息处理装置CPU_CHIP。
在Wait信号变成Low后，信息处理装置CPU_CHIP得知请求的数据已经到达，取入该请求数据。
即，在L2Cache命中时，不需要进行从闪速存储器FLASH_CHIP至高速缓冲存储器L2Cache的数据传输，可以直接从高速缓冲存储器L2Cache读出数据，能够高速地进行数据传输。
<PL2Cache命中的动作说明>
在L2Cache未命中、PL2命中时，直接由高速缓冲存储器PL2A和PL2B的任一者中输出数据，通过NOR接口电路NRIF由NOR接口NOR_IF输出至信息处理装置CPU_CHIP。此时的读出时间与从L2Cache的读出时间相同。
即，在PL2Cache命中时，不需要进行从闪速存储器FLASH_CHIP至高速缓冲存储器PL2A和PL2B的数据传输，可以直接从高速缓冲存储器PL2A或高速缓冲存储器PL2B读出数据，能够高速地进行数据传输。
如此，在命中了高速缓冲存储器L2Cache、PL2A及PL2B时，可以直接从高速缓冲存储器L2Cache、PL2A、PL2B输出数据，能够高速地进行信息处理装置CPU_CHIP与存储模块MSM之间的数据传输。
<L2Cache未命中、PL2未命中、L3命中的动作说明>
接着，对L2Cache未命中、PL2未命中、L3命中时的数据传输进行说明。
当L2Cache未命中、PL2未命中、L3命中时，首先，在通过存取仲裁电路允许了来自NOR接口电路NRIF的读出请求后，控制电路RWCL向控制电路FCNT输入第N页数据的读出请求，将数据寄存器DREG内的第N页数据传输至缓冲器电路BUF。
利用将数据寄存器DREG内的第N页数据向缓冲器电路BUF传输的时间，将当前保存于高速缓冲存储器PL2A和PL2B的数据传输至高速缓冲存储器L2Cache，更新高速缓冲存储器L2Cache。
传输至缓冲器电路BUF的第N页数据，通过差错检测校正电路ECC进行差错检测。如果传输至缓冲器电路BUF的第N页数据不存在差错，该第N页数据通过控制电路RWCL向高速缓冲存储器PL2A传输；如果存在差错，在通过差错检测校正电路ECC进行了纠错处理后，第N页数据通过控制电路RWCL向高速缓冲存储器PL2A传输。传输至高速缓冲存储器PL2A的第N页数据中的信息处理装置CPU_CHIP所请求的数据，通过NOR接口电路NRIF由NOR接口NOR IF向信息处理装置CPU_CHIP输出。
没有特殊的限制，此处为到输出数据为止Wait信号变成High，信息处理装置CPU_CHIP等待数据的到达。在Wait信号变成Low后，信息处理装置CPU_CHIP得知请求的数据已经到达，取入该请求数据。
进而，先读指示电路PRECT向控制电路RWCL指示数据的先读，控制电路RWCL向控制电路FCNT输入读出请求，将数据寄存器DREG内的下一页的数据、即第N+1页数据传输至缓冲器电路BUF。
传输至缓冲器电路BUF的第N+1页数据，没有特殊的限制，此处为按每512B通过差错检测校正电路ECC进行差错检测。如果传输至缓冲器电路BUF的第N+1页数据不存在差错，该第N+1页数据通过控制电路RWCL向高速缓冲存储器PL2A传输；如果存在差错，在通过差错检测校正电路ECC进行了纠错处理后，第N+1页数据通过控制电路RWCL向高速缓冲存储器PL2B传输。在命中了闪速存储器FLASH_CHIP的数据寄存器DREG时，不需要进行从存储器单元阵列MARY向数据寄存器DREG的数据传输，可以直接从数据寄存器DREG读出数据，能够高速地进行数据传输。
如此，通过将闪速存储器FLASH_CHIP的数据寄存器DREG作为高速缓冲存储器利用，就可以通过实质性地增加高速缓冲存储器的容量来提高命中率，能够高速地进行信息处理装置CPU_CHIP与存储模块MSM之间的数据传输。
进而，通过数据的先读功能，预先将信息处理装置CPU_CHIP请求的数据的下一页数据传输至高速缓冲存储器PL2B，由此可以提高命中率，能够使数据传输高速化。
<L2Cache未命中、PL2未命中、L3未命中的动作说明>
说明产生L2Cache未命中、PL2未命中、并且L3未命中时的数据传输动作。
在通过存取仲裁电路允许了来自NOR接口电路NRIF的读出请求后，首先，控制电路RWCL向控制电路FCNT输入第N页数据的读出请求。控制电路FCNT将存储器单元阵列MARY内的第N页数据传输至数据寄存器DREG。接着将数据寄存器DREG的第N页数据向控制电路RWCL输出。控制电路RWCL将该数据传输至缓冲器电路BUF。
在从数据寄存器DREG向缓冲器电路BUF的数据传输中，将当前保存于高速缓冲存储器PL2A和PL2B的数据传输至高速缓冲存储器L2Cache，更新高速缓冲存储器L2Cache。
传输至缓冲器电路BUF的第N页数据，没有特殊的限制，此处为按每512B通过差错检测校正电路ECC进行差错检测。如果传输至缓冲器电路BUF的第N页数据不存在差错，该第N页数据由控制电路RWCL向高速缓冲存储器PL2A传输；如果存在差错，在通过差错检测校正电路ECC进行了纠错处理后，第N页数据由控制电路RWCL向高速缓冲存储器PL2A传输。传输至高速缓冲存储器PL2A的第N页数据中的信息处理装置CPU_CHIP所请求的数据，通过NOR接口电路NRIF由NOR接口NOR IF向信息处理装置CPU_CHIP输出。
没有特殊的限制，此处为到输出数据为止Wait信号变成High，信息处理装置CPU_CHIP等待数据的到达。
进而，在先读指示电路PRECT向控制电路RWCL指示数据的先读后，控制电路RWCL向控制电路FCNT输入读出请求，将数据寄存器DREG内的下一页数据、即第N+1页数据传输至缓冲器电路BUF。
传输至缓冲器电路BUF的第N+1页数据，没有特殊的限制，此处为按每512B通过差错检测校正电路ECC进行差错检测。如果传输至缓冲器电路BUF的第N+1页数据不存在差错，该第N+1页数据由控制电路RWCL向高速缓冲存储器PL2A传输；如果存在差错，在通过差错检测校正电路ECC进行了纠错处理后，第N+1页数据由控制电路RWCL向高速缓冲存储器PL2B传输。
而且，传输至数据寄存器DREG的数据被原样保存，数据寄存器DREG被作为高速缓冲存储器利用。
进而，通过先读功能，通过将信息处理装置CPU_CHIP请求的数据为第N页数据的下一个的第N+1页数据传输至高速缓冲存储器PL2B，可以提高命中率，能够高速地进行数据传输。
如此，通过将闪速存储器FLASH_CHIP的数据缓冲器DREG作为高速缓冲存储器进行使用，对该数据缓冲器DREG进行命中，从而不需要直接进行从存储器单元阵列MARY向数据缓冲器DREG的数据传输，因此能够实现高速的数据传输。
进而，通过数据的先读功能，通过预先将信息处理装置CPU_CHIP请求的数据的下一页的数据传输至高速缓冲存储器PL2B，可以提高命中率，能够使数据传输高速化。
而且，从高速缓冲存储器PL2A和PL2B至高速缓冲存储器L2Cache的数据更新，与高速缓冲存储器L2Cache未命中、并且PL2未命中时进行的从数据寄存器DREG至缓冲器电路BUF的数据传输同时进行，因此，可以省去对高速缓冲存储器L2Cache的数据更新时间，能够实现没有浪费的数据传输。
<来自NAND接口NAND IF的读出动作的说明>
接着，对信息处理装置CPU_CHIP在由NAND接口NAND IF1输入了读出请求时的动作进行说明。
在通过存取仲裁电路允许了来自NAND接口电路NAND IF的读出请求后，首先，控制电路RWCL向控制电路FCNT输入数据的读出请求。控制电路FCNT将存储器单元阵列MARY内的数据传输至数据寄存器DREG。接着将数据寄存器DREG的数据向控制电路RWCL输出。控制电路RWCL将该数据传输至缓冲器电路BUF。
传输至缓冲器电路BUF的数据通过差错检测校正电路ECC进行差错检测。如果传输至缓冲器电路BUF的数据不存在差错，由控制电路RWCL向读缓冲器RBUF传输；如果存在差错，在通过差错检测校正电路ECC进行了纠错处理后，由控制电路RWCL向读缓冲器RBUF传输。
在传输至读缓冲器RBUF的数据中，信息处理装置CPU_CHIP所请求的数据通过NAND接口电路NAND IF由NAND接口NAND IF向信息处理装置CPU_CHIP输出。
<来自NAND接口NAND IF的写入动作的说明>
接着，对信息处理装置CPU_CHIP在由NAND接口NAND IF1输入了写入请求时的动作进行说明。
在向NAND接口电路NDIF输入了写入请求、写入地址NWADD、以及写入数据NWDATA后，写入数据NWDATA传输至写缓冲器WBUF，写入地址NWADD传输至地址仲裁电路ARB。
地址仲裁电路ARB将写入地址NWADD传输至地址转换电路DSTR。地址转换电路DSTR对地址NWADD施行运算，转换成地址MNWADD，输入至高速缓冲存储器L2Cache和命中判断电路PL2Hit。
之后，高速缓冲存储器L2Cache和命中判断电路PL2Hit利用地址MNWADD，进行用于保存与高速缓冲存储器L2Cache、PL2A、PL2B的数据的一贯性的处理。具体而言，高速缓冲存储器L2Cache检查地址MNWADD的数据是否存在，如果存在，使该数据无效。而且，命中判断电路PL2Hit，检查在高速缓冲存储器PL2A和PL2B中是否存在MNWADD的数据，如果存在，使该数据无效。在高速缓冲存储器L2Cache、PL2A、PL2B内数据的无效化结束后，由命中判断电路L3Hit使数据缓冲器DREG的数据无效。
在所有高速缓冲存储器的无效化完成后，存取仲裁电路ARB允许来自NAND接口电路NDIF的写入请求。
在通过存取仲裁电路允许了来自NAND接口电路NDIF的写入请求后，首先，控制电路RWCL向控制电路FCNT输入数据的写入请求和写入数据WData。控制电路FCNT将写入数据Wdata传输至数据寄存器DREG，进而，将传输至数据寄存器DREG的数据写入存储器单元阵列MARY。
替代处理电路REP检查对存储器单元阵列MARY的写入是否已经成功，如果成功就结束处理。在写入失败时，对闪速存储器FLASH_CHIP预先准备的替代用的新地址进行写入。在进行替代处理时，保存并管理不良地址、以及是对不良地址的哪个地址进行了替代处理这样的地址信息。
而且，存储器地址管理电路MMG，检查写入地址NWADD是否为写入次数平均化处理区域内的地址。
在写入地址NWADD是写入次数平均化处理区域内的地址时，在向存储器单元阵列MARY写入了数据WDATA后，将写入次数平均化电路WLV管理着的写入次数与清除次数的总和增加1。进而，在该写入次数与清除次数的总和，达到了写入次数平均化电路WLV保存的写入次数与清除次数的总和阈值时，写入次数平均化电路WLV判断为重写集中在一起，没有特殊的限制，此处为按每64页单位的数据变更物理地址与逻辑地址的对应，保存该物理地址与逻辑地址的对应信息。如此，可以由写入次数平均化电路WLV将存储器阵列的重写次数平均化，能够提高可靠性。
<来自NAND接口NAND IF1的清除动作的说明>
接着，对信息处理装置CPU_CHIP在由NAND接口NAND IF1输入了清除请求时的动作进行说明。
在向NAND接口电路NDIF输入了清除请求、和清除地址NEADD后，清除请求和清除地址NEADD传输至仲裁电路ARB。
地址仲裁电路ARB将清除地址NEADD传输至地址转换电路DSTR。地址转换电路DSTR对地址NEADD施以运算，转换成地址MNEADD，输入至高速缓冲存储器L2Cache和命中判断电路PL2Hit。
之后，高速缓冲存储器L2Cache和命中判断电路PL2Hit利用地址MNEADD，进行用于保存与高速缓冲存储器L2Cache、PL2A、PL2B的数据的一贯性的处理。具体而言，高速缓冲存储器L2Cache检查地址MNEADD的数据是否存在，如果存在，使该数据无效。而且，命中判断电路PL2Hit，检查在高速缓冲存储器PL2A和PL2B中是否存在MNEADD的数据，如果存在，使该数据无效。在高速缓冲存储器L2Cache、PL2A、PL2B内数据的无效化结束后，由命中判断电路L3Hit使数据缓冲器DREG的数据无效。
在所有高速缓冲存储器的无效化完成后，存取仲裁电路ARB允许来自NAND接口电路NDIF的清除请求。
在通过存取仲裁电路ARB允许了来自NAND接口电路NDIF的清除请求后，首先，控制电路RWCL向控制电路FCNT输入数据的清除请求和清除地址MNEADD。控制电路FCNT按照清除请求和清除地址MNEADD清除存储器单元阵列MARY的数据。
而且，存储器地址管理电路MMG，检查清除地址NEADD是否为写入次数平均化处理区域内的地址。
在清除地址NEADD为写入次数平均化处理区域内的地址时，在清除了存储器单元阵列MARY的数据后，将写入次数平均化电路WLV管理着的写入次数与清除次数的总和增加1。进而，在该写入次数与清除次数的总和，达到了写入次数平均化电路WLV保存着的写入次数与清除次数的总和阈值时，写入次数平均化电路WLV判断为重写集中在一起，没有特殊的限制，此处为按每64页单位的数据变更物理地址与逻辑地址的对应，保存该物理地址与逻辑地址的对应信息。如此，可以由写入次数平均化电路WLV将存储器阵列的重写次数平均化，能够提高可靠性。
另外，在图1中，差错检测校正电路ECC、替代处理电路REP、以及写入次数平均化电路WLV都设置于控制电路CT_CHIP，自然也可以设置于闪速存储器FLASH_CHIP，形成在闪速存储器FLASH_CHIP一方进行差错检测、纠错处理、地址替代处理、以及写入次数平均化处理的结构。
<来自NOR接口NOR IF的写入动作的说明>
接着，对信息处理装置CPU_CHIP在由NOR接口NOR IF输入了写入请求时的动作进行说明。
没有特殊的限制，此处为在向NOR接口电路NRIF输入了写入请求、写入地址NORWADD、以及写入数据NORWDATA后，写入数据NWDATA经由闪速存储器控制电路FLCT传输至写缓冲器WBUF，写入地址NORWADD经由NAND接口电路NDIF传输至仲裁电路ARB。之后，存储模块MSM进行在向NAND接口NAND IF1输入了写入请求时同样的动作。
如此，通过将来自NOR接口NOR IF的写入地址NORWADD和写入数据NORWDATA传递给NAND接口电路NDIF，能够实现来自NOR接口NOR IF的写入动作。
<来自NOR接口NOR IF的清除动作的说明>
接着，对信息处理装置CPU_CHIP在由NOR接口NOR IF输入了清除请求时的动作进行说明。
没有特殊的限制，此处为在向NOR接口电路NRIF输入了清除请求、和清除地址NOREADD后，清除地址NOREADD经由NAND接口电路NDIF传输至仲裁电路ARB。
之后，存储模块MSM进行在向上述NAND接口NAND IF1输入了清除请求时同样的动作。
如此，通过将来自NOR接口NOR IF的清除地址NOREADD传递给NAND接口电路NDIF，能够实现来自NOR接口NOR IF的清除动作。
时钟控制电路OSC，没有特殊的限制，此处为在发生了刚接通电源后的存储模块MSM的数据传输、从NOR接口NOR IF和NAND接口对存储模块MSM的存取时的数据传输开始时，开始时钟动作，在数据传输结束的时刻，停止时钟动作。
如此，时钟控制电路OSC，只在数据传输需要的情况下才进行动作，能够谋求低耗电。
<实施例1的效果>
如以上说明的那样，沿袭NOR接口和NAND接口方式，通过在刚接通电源后将闪速存储器FLASH_CHIP内的引导程序向高速缓冲存储器L2Cache进行自动传输，信息处理装置CPU_CHIP能够通过该引导程序快速启动自身。进而，在信息处理装置CPU_CHIP进行启动的期间，通过将闪速存储器FLASH_CHIP的数据向高速缓冲存储器L2Cache进行自动传输，在信息处理装置CPU_CHIP启动了的时刻，能够立刻对存储模块MSM进行存取，因此能够谋求高性能化。能够设定闪速存储器内的地址映射。而且，同步型NOR接口、非同步型NOR接口、地址转换方式、高速缓冲存储器区域和非高速缓冲存储器区域、高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域、写入次数平均化处理区域和非写入次数平均化处理区域、写保护区域和非写保护区域，分别能够独立地进行设定，可以由利用者一方配合系统自由地进行选择。
《高速缓冲存储器》
信息处理装置CPU_CHIP，可以直接从存储模块MSM内置的高速缓冲存储器L2Cache、PL2A、PL2B输出数据，因此，能够高速地进行信息处理装置CPU_CHIP与存储模块MSM之间的数据传输。可以选择地址转换电路和地址转换。地址转换电路进行地址转换，使得从信息处理装置CPU_CHIP输入了的读出地址被分散至高速缓冲存储器L2Cache的变址地址，因此，能够提高高速缓冲存储器L2Cache、PL2A、PL2B的利用率，提高命中率，使数据传输高速化。
《先读》
进而，通过数据的先读功能，通过在当前预先将信息处理装置CPU_CHIP请求的数据的下一页数据传输至高速缓冲存储器，能够提高对高速缓冲存储器的命中率，使传输高速化。
《L3高速缓冲存储器》
通过将闪速存储器FLASH_CHIP的数据寄存器DREG作为高速缓冲存储器利用，就可以通过实质性地增加高速缓冲存储器的容量来提高命中率，能够高速地进行信息处理装置CPU_CHIP与存储模块MSM之间的数据传输。
《高速缓冲存储器数据的更新》
而且，从高速缓冲存储器PL2A和PL2B至高速缓冲存储器L2Cache的数据更新，与L2Cache未命中、PL2未命中时进行的从数据寄存器DREG至缓冲器电路BUF的数据传输同时进行，因此，可以省去对高速缓冲存储器L2Cache的数据更新时间，能够消除数据传输时间的浪费。
《差错检测校正、地址替代处理》
在存储模块MSM的内部，在从FALSH读出时，进行差错检测和校正，在写入时，对没能进行正确写入的不良地址进行替代处理，因此，可以高速地进行处理，并且能够保证可靠性。
《写入次数的平均化》
能够由写入次数平均化电路WLV将存储器阵列的重写次数平均化，能够进一步提高可靠性。
《Wait信号》
通过Wait信号，信息处理装置CPU_CHIP能够得知请求数据的到达，即使在根据高速缓冲存储器L2Cache的命中判断、命中判断电路PL2Hit和L3Hit的命中判断结果，数据的读出时间不同时，也能够准确地取入请求数据。
而且，在本实施例中，以存储模块MSM含有一个闪速存储器为例进行了说明，但是，不言而喻，即使在存储模块MSM含有多个闪速存储器的情况下，也能够实现本发明。
<存储器映射的说明>
图2表示基于以设定于寄存器组REG内的各寄存器(模式设定寄存器RModeReg、高速缓冲存储器区域设定寄存器CAreaReg、高速缓冲存储器锁定区域设定寄存器CaLockReg、写保护区域设定寄存器WproReg、写入次数平均化处理区域设定寄存器WlVlReg)的值，对存储器地址管理电路MMG管理的闪速存储器FLASH_CHIP的存储器映射的一例。在本实施例中，没有特殊的限制，此处为以闪速存储器FLASH_CHIP的存储区域为1Gbit+32Mbit(32Mbit为替代区域)的存储模块为例说明代表性的存储器映射。
闪速存储器FLASH_CHIP没有特殊的限制，此处为闪速存储器FLASH_CHIP被划分为主区域MAIN和替代区域REPAREA。而且，主区域MAIN被划分为区域AREA-A、区域AREA-B、区域AREA-C、区域AREA-D、初始程序区域InitProg。
区域AREA-A被作为非高速缓冲存储器区域NONCAREA、写入次数平均化处理区域WLV、以及非写保护区域NONWPRO进行管理。
区域AREA-B被作为高速缓冲存储器区域CAREA、高速缓冲存储器锁定区域CALOCK、写入次数平均化处理区域WLV、以及非写保护区域NONWPRO进行管理。
区域AREA-C被作为高速缓冲存储器区域CAREA、非高速缓冲存储器锁定区域LINCALOCK、非写入次数平均化处理区域NONWLV、以及非写保护区域NONWPRO进行管理。
区域AREA-D被作为高速缓冲存储器区域CAREA、非高速缓冲存储器锁定区域UNCALOCK、非写入次数平均化处理区域NONWLV、以及写保护区域WPRO进行管理。
初始程序区域InitProg被作为高速缓冲存储器区域CAREA、非高速缓冲存储器锁定区域UNCALOCK、非写入次数平均化处理区域NONWLV、以及写保护区域WPRO进行管理。
在初始程序区域InitProg中，没有特殊的限制，此处为在初始程序区域InitProg中存储有引导程序、自动传输区域指定数据。
在区域AREA-D中，没有特殊的限制，此处为在区域AREA-D中存储有操作系统等。
在区域AREA-B和AREA-C中，没有特殊的限制，此处为在区域AREA-B和AREA-C中存储有应用程序。
在区域AREA-A中，没有特殊的限制，此处为在区域AREA-A中存储有音乐数据、声音数据、动图像数据、静止图像数据等数据。
而且，偶尔会出现FLASH由于重复地进行重写，造成可靠性降低，或者写入时写完的数据，在读出时变成不同的数据，或者在重写时数据没有被写入这样的情况。替代区域REPAREA，是为了将这样的变成不良的程序、数据置换到新的区域而设置的。替代区域REPAREA的大小，没有特殊的限制，只需确定为能够确保保证闪速存储器FLASH_CHIP的可靠性即可。
高速缓冲存储器区域CAREA、非高速缓冲存储器区域NONCAREA、写保护区域WRPRO、非写保护区域NONWRPRO、写入次数平均化处理区域WLVL、以及非写入次数平均化处理区域NONWLVL，通过由高速缓冲存储器锁定区域CALOCK、非高速缓冲存储器锁定区域UNCALOCK，NOR接口NOR IF对寄存器组REG内的各寄存器进行程序化，能够分别独立地进行设定，可以由利用者一方配合系统自由地进行选择。
<刚接通电源后的动作>
对在接通电源时从闪速存储器FLASH_CHIP至高速缓冲存储器L2Cache、PL2A及PL2B的数据传输进行说明。
接通电源后，闪速存储器控制电路FLCT将闪速存储器FLASH_CHIP的初始程序区域InitProg内的数据读出至电路BUF，通过差错检测校正电路ECC校验是否存在差错。如果不存在差错，将初始程序区域内的引导程序向高速缓冲存储器PL2A传输；如果存在差错就进行校正，将初始程序区域内的引导程序向高速缓冲存储器PL2A传输。接着，控制电路FLCT由缓冲器电路BUF读出自动传输区域指定数据，将该数据所表示的范围的闪速存储器FLASH_CHIP内的数据依次向缓冲器电路BUF读出，通过差错检测校正电路ECC校验是否存在差错。如果不存在差错，经由高速缓冲存储器PL2B向高速缓冲存储器L2Cache传输，如果存在差错就进行校正，经由高速缓冲存储器PL2B向高速缓冲存储器L2Cache传输。
如此，通过在刚接通电源后，预先将需要的数据传输至高速缓冲存储器，信息处理装置CPU_CHIP就能够在自身启动后，从高速缓冲存储器读出该引导程序，快速启动自身，进而进行动态随机存取存储器DRAM_CHIP的初始设定。
<读出动作的说明>
在高速缓冲存储器(L2Cache、PL2A及PL2B)中，保存有高速缓冲存储器区域CAREA内的数据，在命中了高速缓冲存储器(L2Cache、PL2A及PL2B)时，数据直接由高速缓冲存储器(L2Cache、PL2A及PL2B)输出，通过NOR接口电路NRIF由接口NOR IF向信息处理装置CPU_CHIP输出。
说明以下的动作，即：在未命中高速缓冲存储器(L2Cache、PL2A及PL2B)时，数据从闪速存储器FLASH_CHIP向高速缓冲存储器(L2Cache、PL2A及PL2B>传输。接着，将闪速存储器FLASH_CHIP的数据向高速缓冲存储器L2Cache、PL2A、PL2B传输。
在来自NOR接口NOR IF的读出请求，为L2Cache未命中、PL2未命中、L3命中时；或者L2Cache未命中、PL2未命中、L3未命中时，产生从闪速存储器FLASH_CHIP至高速缓冲存储器L2Cache、PL2A及PL2B的数据传输。
首先，对来自NOR接口NOR IF的读出请求变成L2Cache未命中、PL2未命中、L3命中时的数据传输进行说明。
如果请求数据为高速缓冲存储器区域内的数据，将闪速存储器FLASH_CHIP的数据寄存器DREG内的第N页数据向缓冲器电路BUF传输。
在将数据寄存器DREG内的1页数据向缓冲器电路BUF传输期间，将当前保存于高速缓冲存储器PL2A和PL2B的数据传输至高速缓冲存储器L2Cache，更新高速缓冲存储器L2Cache。
传输至缓冲器电路BUF的第N页数据，通过差错检测校正电路ECC校验是否存在差错，如果不存在差错，直接向高速缓冲存储器PL2A传输。如果存在差错，进行了纠错处理的数据，向高速缓冲存储器PL2A传输。
进而，通过先读功能，数据寄存器DREG内的下一页的数据、即第N+1页数据传输至缓冲器电路BUF。
传输至缓冲器电路BUF的第N+1页数据，通过差错检测校正电路ECC校验是否存在差错，如果不存在差错，直接向高速缓冲存储器PL2B传输。如果存在差错，进行了纠错处理的数据，向高速缓冲存储器L2B传输。
接着，对来自NOR接口NOR IF的读出请求变成L2Cache未命中、PL2未命中、L3未命中时的数据传输进行说明。
如果读出请求的地址为高速缓冲存储器区域内，闪速存储器FLASH_CHIP的存储器单元阵列MARY内的第N页数据向数据寄存器DREG传输。之后，数据寄存器DREG内的第N页数据向缓冲器电路BUF传输。
在将数据寄存器DREG内的数据向缓冲器电路BUF传输的期间，将当前保存于高速缓冲存储器PL2A和PL2B的数据传输至高速缓冲存储器L2Cache，更新高速缓冲存储器L2Cache。
传输至缓冲器电路BUF的第N页数据，通过差错检测校正电路ECC校验是否存在差错，如果不存在差错，直接向高速缓冲存储器PL2A传输。如果存在差错，进行了纠错处理的数据，向高速缓冲存储器L2A传输。
进而，通过先读功能，数据寄存器DREG内的下一页的数据、即第N+1页数据传输至缓冲器电路BUF。
传输至缓冲器电路BUF的第N+1页数据，通过差错检测校正电路ECC校验是否存在差错，如果不存在差错，直接向高速缓冲存储器PL2B传输。如果存在差错，进行了纠错处理的数据，向高速缓冲存储器L2B传输。
在来自NOR接口NOR IF的读出请求变成L2Cache命中时，由高速缓冲存储器L2Cache直接读出数据。而且，在来自NOR接口NORIF的读出请求变成PL2命中时，由高速缓冲存储器PL2A或者PL2B直接读出数据。
<效果的说明>
《高速缓冲存储器》
在高速缓冲存储器区域内的数据传输至高速缓冲存储器(L2Cache、PL2A、PL2B)，来自信息处理装置CPU_CHIP的读出请求命中了高速缓冲存储器(L2Cache、PL2A、PL2B)时，可以直接从高速缓冲存储器(L2Cache、PL2A、PL2B)输出数据，因此，能够高速地进行信息处理装置CPU_CHIP与存储模块MSM之间的数据传输。
《先读》
通过数据的先读功能，通过预先将信息处理装置CPU_CHIP请求的数据的下一页的数据传输至高速缓冲存储器，能够提升对高速缓冲存储器的命中率，使传输高速化。
《L3高速缓冲存储器》
通过将闪速存储器FLASH_CHIP的数据寄存器DREG用作高速缓冲存储器，就可以通过实质性地增加高速缓冲存储器的容量来提高命中率，能够高速地进行信息处理装置CPU_CHIP与存储模块MSM之间的数据传输。
《地址替代处理》
在向闪速存储器FLASH_CHIP写入数据时，可以对没能进行正确写入的不良地址，进行替代为替代处理区域REPAREA的替代处理，能够保证可靠性。
<寄存器组的说明>
图3是表示构成寄存器组REG的多个寄存器的一例。
寄存器组REG，没有特殊的限制，此处为包括读出模式设定寄存器RModeReg、高速缓冲存储器区域设定寄存器CAreaReg、高速缓冲存储器锁定区域设定寄存器CaLockReg、写保护区域设定寄存器WproReg、以及写入次数平均化处理区域设定寄存器WlvlReg。
在变更高速缓冲存储器区域和非高速缓冲存储器区域时，没有特殊的限制，通过从NOR接口NOR IF重写高速缓冲存储器区域设定寄存器CAreaReg的值，就能变更高速缓冲存储器区域和非高速缓冲存储器区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的全部区域变成高速缓冲存储器区域。
高速缓冲存储器区域内的数据被传输至高速缓冲存储器L2Cache、PL2A、PL2B，非高速缓冲存储器区域内的数据没有被传输至L2Cache、PL2A、PL2B传输。
在变更高速缓冲存储器锁定区域、非高速缓冲存储器锁定区域时，没有特殊的限制，通过从NOR接口NOR IF重写高速缓冲存储器区域设定寄存器CAreaReg的值，就能变更高速缓冲存储器锁定区域、非高速缓冲存储器锁定区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的全部区域变成非高速缓冲存储器锁定区域。
高速缓冲存储器锁定区域内的数据，一旦被传输至高速缓冲存储器区域L2Cache，就能够到高速缓冲存储器区域设定寄存器通过高速缓冲存储器锁定解除命令而被重写为止，存在于高速缓冲存储器区域L2Cache中。而且，非高速缓冲存储器锁定区域内的数据，可能被从高速缓冲存储器L2Cache中逐出。
在变更写入次数平均化处理区域、非写入次数平均化处理区域时，没有特殊的限制，通过从NOR接口NOR IF重写写入次数平均化处理区域设定寄存器WlvlReg的值，就能变更写入次数平均化处理区域、非写入次数平均化处理区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的一半区域变成写入次数平均化处理区域。
对于写入次数平均化处理区域内数据，在写入次数平均化电路WLV判断为重写集中在一起时，进行写入次数平均化处理。
对于非写入次数平均化处理区域内数据，不进行写入次数平均化处理。
在变更写保护区域、非写保护区域时，没有特殊的限制，通过从NOR接口NOR IF重写写保护区域设定寄存器WproReg的值，就能变更写保护区域、非写保护区域。没有特殊的限制，此处为刚接通电源后，闪速存储器FLASH_CHIP的全部区域变成非写保护区域。
对于写保护区域不进行写入，对于非写保护区域能够进行写入。
存储模块MSM安装的NOR接口，是与时钟信号CLK同步动作的同步型NOR接口、和与时钟信号CLK不同步的非同步型NOR接口，通过任意一种NOR接口进行动作。没有特殊的限制，此处为刚接通电源后，存储模块MSM通过非同步型NOR接口进行动作。而且，在变更存储模块MSM备有的NOR接口时，没有特殊的限制，通过从NOR接口NOR IF重写读出模式设定寄存器RModeReg的值，就能向同步型NOR接口、非同步型NOR接口变更。
地址转换电路DSTR没有特殊的限制，能够实现多种地址转换方式(简易变址转换方式、变址位移转换方式、变址运算方式)，通过任意一种地址转换方式进行动作。没有特殊的限制，此处为刚接通电源后，地址转换电路DSTR通过变址运算方式进行动作。
没有特殊的限制，通过从NOR接口NOR IF重写读出模式设定寄存器RModeReg的值，就能变更存储模块MSM安装的NOR接口、地址转换方式。
如以上说明的那样，同步型NOR接口、非同步型NOR接口、地址转换方式、高速缓冲存储器区域和非高速缓冲存储器区域、高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域、写入次数平均化处理区域和非写入次数平均化处理区域、写保护区域和非写保护区域，分别能够独立地进行设定，可以由利用者一方配合系统自由地进行选择。
<接通电源时的初始序列>
图4表示接通存储模块MSM的电源时的初始序列。
在T1期间(PWON)，向控制电路CT_CHIP、闪速存储器FLASH_CHIP及动态随机存取存储器DRAM_CHIP接入电源，在T2期间(RESET)进行复位。在接下来的解除了复位的T3期间(Initload)，FLASH_CHIP的初始程序区域InitProg内的数据被传输至控制电路CT_CHIP。在T4期间(AutoLoad)，由初始程序区域内的自动传输区域指定数据指定了范围的数据，从闪速存储器FLASH_CHIP传输至控制电路CT_CHIP。在由自动传输区域指定数据指定了范围的数据的传输结束后，使初始动作完成信号PCMP变成High。在T5期间(IDLE)以后，存储模块MSM变成空闲(idle)状态，变成等待来自信息处理装置CPU_CHIP的请求的状态。
<地址转换直接(straight)>
从图5到图7，表示由地址转换电路DSTR进行的来自NOR接口NOR IF的地址与高速缓冲存储器L2Cache地址的地址转换的一例。
首先，说明图5。图5的(a)表示来自NOR接口NOR IF的地址与高速缓冲存储器L2Cache地址的地址转换方法的一例，图5的(b)表示高速缓冲存储器L2Cache的结构的一例。
高速缓冲存储器L2Cache的结构，没有特殊的限制，此处是容量为1M字节，行大小(line size)为512字节，变址地址为从0到511，集联方式(set associative)为4路集联方式。
来自NOR接口NOR IF的地址NRAD存在从0到31共32位，可支持最大4G字节的地址空间。
在本例中，对闪速存储器FLASH_CHIP的容量为256M字节的情况进行说明。
地址NRAD的第0～8位地址Add0与高速缓冲存储器L2Cache的行大小对应，第9～17位地址Add1与高速缓冲存储器L2Cache的变址地址Index2对应，第18～27位地址Add2与高速缓冲存储器L2Cache的标记地址Tag2对应。
接着，对地址Add1的值为511、地址ADD2的值为Add2-511时的高速缓冲存储器L2Cache的动作进行说明。
在地址Add1中检索高速缓冲存储器L2Cache的变址地址Index2，由于是4路集联，因此选择4种标记地址。
比较电路COMP将地址Add2与所选择的标记地址进行比较。由于地址Add2在Add2-511与标记地址一致、即已经命中，因此，从数据阵列中选择Data511。
最后，地址Add0输入选择电路SEL，输出512字节的数据Data1中的1字节。
<地址转换位移>
接着，说明图6。图6的(a)表示来自NOR接口NOR IF的地址与高速缓冲存储器L2Cache地址的地址转换方法的一例，图6的(b)表示高速缓冲存储器L2Cache的结构的一例。
高速缓冲存储器L2Cache的结构，没有特殊的限制，此处为与图5的一样。
来自NOR接口NOR IF的地址NRAD为从0到31共32位，可支持最大4G字节的地址空间。
在本例中，对闪速存储器FLASH_CHIP的容量为256M字节的情况进行说明。
地址NRAD的第0～8位地址Add0与高速缓冲存储器L2Cache的行大小Line2对应。
地址NRAD的第9～11位和第13～18位，分别与地址Add3的第0～2位和第3～8位对应，与高速缓冲存储器L2Cache的变址地址Index2对应。
地址NRAD的第12位和第19～27位，分别与地址Add4的第0位和第1～8位对应，与高速缓冲存储器L2Cache的标记地址Tag2对应。
接着，对地址Add3的值为1、地址Add4的值为Add5-1时的高速缓冲存储器L2Cache的动作进行说明。
在地址Add3中检索高速缓冲存储器L2Cache的变址地址Index2的1，由于是4路集联，因此选择4种标记地址。
比较电路COMP将地址Add4与所选择的标记地址进行比较。由于地址Add4在Add5-1与标记地址一致、即已经命中，因此，从数据阵列中选择Data0。
最后，地址Add0输入选择电路SEL，输出512字节的数据Data0中的1字节。
<地址转换扩展>
接着，说明图7。图7的(a)表示来自NOR接口NOR IF的地址与高速缓冲存储器L2Cache地址的地址转换方法的一例，图7的(b)表示高速缓冲存储器L2Cache的结构的一例。
高速缓冲存储器L2Cache的结构，没有特殊的限制，此处为与图4的一样。
来自NOR接口NOR IF的地址NRAD为从0到31共32位，可支持最大4G字节的地址空间。
在本例中，对闪速存储器FLASH_CHIP的容量为256M字节的情况进行说明。
地址NRAD的第0～8位地址Add0与高速缓冲存储器L2Cache的行大小Line2对应。地址NRAD的第9～17位地址Add1和第18～26位地址Add5由地址转换电路DSTR转换成地址Add6。地址Add6与高速缓冲存储器L2Cache的变址地址Index2对应。地址NRAD的第18～27位地址Add2与高速缓冲存储器L2Cache的标记地址Tag2对应。
地址Add1与地址Add5的位宽，与高速缓冲存储器的变址地址相等，在地址转换电路DSTR中，求出地址Add1[8:0]与地址Add5[8:0]的和，进而，将该和的从第8位到第0位转换成地址Add6[8:0]，分配至变址地址Index2。
由于随高速缓冲存储器的存储容量、结构的不同，行大小、变址地址、标记地址会发生变化，因此，在此进行一般化的说明。
在高速缓冲存储器L2Cache的存储容量为2N字节，行大小Line2为L位，变址地址Index2的大小为I位，标记地址Tag2的大小为(N-I-L)位的情况下，
地址NRAD从低位的位开始，被划分成Add0[L-1:0]、Add1[I-1:0]、Add2[N-L-I-1:0]。
地址Add0[L-1:0]与高速缓冲存储器L2Cache的行大小Line2[L-1:0]对应，地址Add2[N-L-I-1:0]与高速缓冲存储器L2Cache的标记地址Tag2[N-I-1:0]对应。而且，Add1[I-1:0]与变址地址Index2构成相同大小。
如果标记地址Tag2的大小大于等于变址地址Index2的大小，从地址Add2[N-L-I-1:0]的低位位开始，地址Add5[I-1:0]被分配至与变址地址Index2相同的大小。
如果标记地址Tag2的大小小于变址地址Index2的大小，地址Add2[N-L-I-1:0]变成Add5[N-L-I-1:0]。
如果标记地址Tag2的大小大于等于变址地址Index2的大小，在地址转换电路DSTR中，求出地址Add1[I-1:0]与地址Add5[I-1:0]的和，进而，将该和的从第(I-1)位到第0位变换成地址Add6[I-1:0]，分配至变址地址Index2[I-1:0]。
如果标记地址Tag2的大小小于变址地址Index2的大小，在地址转换电路DSTR中，求出地址Add1[I-1:0]与地址Add5[N-L-I-1:0]的和，进而，将该和的从第(I-1)位到第0位转换成地址Add6[I-1:0]，分配至变址地址Index2[I-1:0]。
图8对地址Add6的值为0，地址ADD2的值为Add2-0时的高速缓冲存储器L2Cache的动作进行说明
在地址Add6中检索高速缓冲存储器L2Cache的变址地址Index2，由于是4路集联，因此选择4种标记地址。
比较电路COMP将地址Add2与所选择的标记地址进行比较。由于地址Add2在Add2-0与标记地址一致、即已经命中，因此，从数据阵列中选择Data0。
最后，地址Add0输入选择电路SEL，输出512字节的数据Data0中的1字节。
<地址转换 效果>
图9和图10表示进行了在图5和图7中说明的地址转换时，发生高速缓冲存储器L2Cache的更新的一例。
当正在通过信息处理装置CPU_CHIP执行应用程序的过程中，发现在从信息处理装置CPU_CHIP向存储模块MSM输入的读出请求中存在特征。
第1个特征，地址Add1是分散产生，地址Add2是在其中重复特定的地址范围的读出请求连续出现。
第2个特征，地址Add2是分散产生，地址Add1是在其中重复特定的地址范围的读出请求连续出现。
图9的(a)表示在具有上述第1个特征的读出请求输入存储模块时，通过基于图7中表示的变址运算方式的地址转换产生的高速缓冲存储器L2Cache的数据更新replace。
图9的(b)表示在具有上述第1个特征的读出请求输入存储模块时，通过基于图5中表示的简易变址转换方式的地址转换产生的高速缓冲存储器L2Cache的数据更新replace。
图10的(a)表示在具有上述第2个特征的读出请求输入存储模块时，通过基于图7中表示的变址运算方式的地址转换产生的高速缓冲存储器L2Cache的数据更新replace。
图10的(b)表示在具有上述第2个特征的读出请求输入存储模块时，通过基于图5中表示的简易变址转换方式的地址转换产生的高速缓冲存储器L2Cache的数据更新replace。
如图9的(b)所示，在基于图5中说明的简易变址转换方式的地址转换方法中，使地址Add1与高速缓冲存储器L2Cache的变址地址Index2对应，使Add2与标记地址Tag2对应。为此，在具有上述第1个特征的读出请求输入存储模块时变址地址Index被分散，由于变址地址Index被分散，因此，不产生高速缓冲存储器L2Cache的置换replace。
如图9的(a)所示，在基于图7的变址运算方式的地址转换方法中，对地址Add1和地址Add2进行运算，以分散的方式生成地址Add10，使该地址Add10与高速缓冲存储器L2Cache的变址地址Index2对应。为此，在具有上述第1个特征的读出请求输入L2Cache时变址地址Index被分散，因此不产生高速缓冲存储器L2Cache的置换replace。即，通过基于图7中说明的变址运算方式的地址转换方法，能够有效地利用高速缓冲存储器L2Cache，提高命中率。
如图10的(b)所示，在基于图5中说明的简易变址转换方式的地址转换方法中，使地址Add1与高速缓冲存储器L2Cache的变址地址Index2对应，使Add2与标记地址Tag2对应。为此，在具有上述第2个特征的读出请求输入L2Cache时，频发生对特定的变址地址Index的检索，并且，标记地址Tag2是分散的，因此，导致发生未命中，频产生高速缓冲存储器L2Cache的置换replace。即，导致只能利用高速缓冲存储器L2Cache的一部分，频产生高速缓冲存储器L2Cache的置换replace。
如图10的(a)所示，在基于图7的变址运算方式的地址转换方法中，对地址Add1和地址Add2进行运算，以分散的方式生成地址Add10，使该地址Add10与高速缓冲存储器L2Cache的变址地址Index2对应。为此，即使在具有上述第2个特征的读出请求已输入到L2Cache时，变址地址Index也被分散，因此不产生高速缓冲存储器L2Cache的置换replace。即，通过基于图7中说明的变址运算方式的地址转换方法，能够有效地利用高速缓冲存储器L2Cache，提高命中率。
如此，在基于图5中说明的简易变址转换方式的地址转换方法中，对于具有第1个特征的读出请求能够使变址分散，而对于具有第2个特征的读出请求则无法使变址分散，导致频产生高速缓冲存储器L2Cache的置换replace。
在基于图7中表示的变址运算方式中，应对于上述具有第1个特征的读出请求和具有第2个特征的读出请求两者，能够使变址分散，可以有效地利用高速缓冲存储器L2Cache，能够提高命中率。
而且，图5中表示的简易变址转换方式、图6中表示的变址位移转换方式、以及图7中表示的变址运算方式，可以通过从NOR接口NOR IF重写读出模式设定寄存器RModeReg的值来进行选择。如此，地址转换方式，可以由利用者一方配合系统自由地进行选择。
<对寄存器的设定>
图11的(a)、(b)、及(c)，是表示用于进行地址转换方法的选择的一例的流程图，其中，该地址转换方法为通过地址转换电路DSTR进行同步型NOR接口和非同步型NOR接口的选择、字符组(burst)长度的选择。
通过地址转换电路DSTR，进行同步型NOR接口和非同步型NOR接口的选择、字符组长度的选择的地址转换方法的选择，可以通过向读出模式设定寄存器RModeReg写入设定值，来同时进行选择。
在进行通过地址转换电路DSTR，进行同步型NOR接口和非同步型NOR接口的任一者的选择、字符组长度的选择的地址转换方法的选择时，没有特殊的限制，此处为从NOR接口NOR IF，输入设定读出模式设定寄存器RModeReg的值的命令RModeSet(步骤1)，接着向读出模式设定寄存器RModeReg写入设定值(步骤2)。
图11的(a)是NOR接口选择同步型NOR接口，字符组长度选择4，地址转换方法选择变址运算方式的一例。
图11的(b)是NOR接口选择同步型NOR接口，字符组长度选择8，地址转换方法选择变址位移转换方式的一例。
图11的(c)是NOR接口选择非同步型NOR接口，字符组长度选择4，地址转换方法选择简易变址转换方式的一例。
图11的(d)是表示用于读出读出模式设定寄存器RmodeReg内的设定值的一例的流程图。
为了读出读出模式设定寄存器RmodeReg内的设定值，没有特殊的限制，此处为从NOR接口NOR IF输入读出模式设定寄存器读命令RmodeRead后(步骤1)，通过NOR接口NOR IF，输出读出模式设定寄存器RmodeReg内的设定值(步骤2)。
图12的(a)是表示用于设定高速缓冲存储器区域和非高速缓冲存储器区域的范围的一例的流程图。
在进行高速缓冲存储器区域和非高速缓冲存储器区域的设定时，没有特殊的限制，此处为从NOR接口NOR IF输入用于设定高速缓冲存储器区域的命令CAreaSet(步骤1)，接着向高速缓冲存储器区域设定寄存器CAreaReg写入高速缓冲存储器区域的开始地址值(步骤2)，再接着向高速缓冲存储器区域设定寄存器CAreaReg写入高速缓冲存储器区域的结束地址值(步骤3)。高速缓冲存储器区域的开始地址值与结束地址值之间变成高速缓冲存储器区域，除此之外变成非高速缓冲存储器区域。
图12的(c)是表示用于读出高速缓冲存储器区域设定寄存器CAreaReg内的设定值的一例的流程图。
为了读出高速缓冲存储器区域设定寄存器CAreaReg内的设定值，没有特殊的限制，此处为从NOR接口NOR IF输入高速缓冲存储器区域设定寄存器CAreaReg读命令CAreaRead后(步骤1)，通过NOR接口NOR IF，输出高速缓冲存储器区域设定寄存器CAreaReg内的设定值(步骤2)。
图12的(b)是表示用于设定高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域的范围的一例的流程图。
在进行高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域的设定时，没有特殊的限制，此处为从NOR接口NOR IF输入用于设定高速缓冲存储器锁定区域的命令CaLockSet(步骤1)，接着向高速缓冲存储器锁定区域设定寄存器CaLockReg写入高速缓冲存储器锁定区域的开始地址值(步骤2)，再接着向高速缓冲存储器锁定区域设定寄存器CaLockReg写入高速缓冲存储器锁定区域的结束地址值(步骤3)。高速缓冲存储器锁定区域的开始地址值与结束地址值之间变成高速缓冲存储器锁定区域，除此之外变成非高速缓冲存储器锁定区域。而且，高速缓冲存储器锁定区域可以设定在高速缓冲存储器区域内。
图12的(d)是表示用于读出高速缓冲存储器锁定区域设定寄存器CaLockReg内的设定值的一例的流程图。
为了读出高速缓冲存储器锁定区域设定寄存器CaLockReg内的设定值，没有特殊的限制，此处为从NOR接口NOR IF输入高速缓冲存储器锁定区域设定寄存器CaLockReg的读命令CaLockRead后(步骤1)，通过NOR接口NOR IF，输出高速缓冲存储器锁定区域设定寄存器CaLockReg内的设定值(步骤2)。
图13的(a)是表示用于设定写入次数平均化处理区域和非写入次数平均化处理区域的一例的流程图。
在进行写入次数平均化处理区域和非写入次数平均化处理区域的设定时，没有特殊的限制，此处为从NOR接口NOR IF输入用于设定写入次数平均化处理区域的命令WlvlSet(步骤1)，接着向写入次数平均化处理区域设定寄存器WlvlReg写入写入次数平均化处理区域的开始地址值(步骤2)，再接着向写入次数平均化处理区域设定寄存器WlvlReg写入写入次数平均化处理区域的结束地址值(步骤3)。写入次数平均化处理区域的开始地址值与结束地址值之间变成写入次数平均化处理区域，除此之外变成非写入次数平均化处理区域。
图13(c)是表示用于读出写入次数平均化处理区域设定寄存器WlvlReg内的设定值的一例的流程图。
为了读出写入次数平均化处理区域设定寄存器WlvlReg内的设定值，没有特殊的限制，此处为从NOR接口NOR IF输入写入次数平均化处理区域设定寄存器WlvlReg读命令WlvlRead后(步骤1)，通过NOR接口NOR IF，输出写入次数平均化处理区域设定寄存器WlvlReg内的设定值(步骤2)。
图13的(b)是表示用于设定写保护区域和非写保护区域的一例的流程图。
在进行写保护区域和非写保护区域的设定时，没有特殊的限制，此处为从NOR接口NOR IF输入用于设定写保护区域的命令WproSet(步骤1)，接着向写保护区域设定寄存器WproReg写入写保护区域的开始地址值(步骤2)，再接着向写保护区域设定寄存器WproReg写入写保护区域的结束地址值(步骤3)。写保护区域的开始地址值与结束地址值之间变成写入次数平均化处理区域，除此之外变成非写保护区域。
图13的(d)是表示用于读出写保护区域设定寄存器WproReg内的设定值的一例的流程图。
读出写保护区域设定寄存器WproReg内的设定值，没有特殊的限制，此处为从NOR接口NOR IF输入写保护区域设定寄存器读命令WproRead后(步骤1)，通过NOR接口NOR IF，输出写保护区域设定寄存器WproReg内的设定值(步骤2)。
如以上说明的这样，同步型NOR接口、非同步型NOR接口、高速缓冲存储器区域和非高速缓冲存储器区域、高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域、写入次数平均化处理区域和非写入次数平均化处理区域、写保护区域和非写保护区域，分别能够独立地进行设定，可以由利用者一方配合系统自由地进行选择。
<读出流程>
图14是表示由NOR接口NOR IF输入了读出请求时的存储模块MSM的读出动作的一例的流程图。
在由NOR接口NOR IF向存储模块MSM输入了读出请求和读出地址RAdd后(步骤1)，发生来自NAND接口NAND IF1的写入或者清除请求，检查写入或者清除地址WorEAdd是否与读出地址Radd一致(步骤2)，如果写入或者清除地址WorEAdd与读出地址Radd一致，存储模块MSM通过NOR接口NOR IF输出差错(步骤3)。
如果写入或者清除地址WorEAdd与读出地址Radd不一致，存储器地址管理电路MMG检查地址Radd是否在高速缓冲存储器地址范围内(步骤4)，如果地址Radd在高速缓冲存储器地址范围外，存储模块MSM通过NOR接口NOR IF输出差错(步骤3)。
如果地址Radd在高速缓冲存储器地址范围内，存取仲裁电路ARB检查是否存在来自NAND接口电路NDIF的读出、写入请求，进而检查是否正在进行对来自NAND接口电路NDIF的读出、写入请求的动作。当存在来自NAND接口电路NDIF的读出、写入请求，对该请求的动作尚未进行时，暂时将来自NAND接口电路NDIF的读出、写入请求置后，优先允许来自NOR接口NOR IF的读出请求(步骤4)。此外，当正在执行对来自NAND接口电路NDIF的读出、写入请求的动作时，暂时中断该执行中的动作，优先允许来自NOR接口NOR IF的读出请求(步骤5)。
接着，地址转换电路DSTR将地址Radd向地址MRadd转换(步骤6)。再接着地址MRadd被输入至高速缓冲存储器L2Cache、命中判断电路PL2Hit和L3Hit，通过高速缓冲存储器L2Cache进行命中判断(步骤7)，进行命中判断电路PL2Hit的命中判断(步骤8)，进行命中判断电路L3Hit的命中判断(步骤9)。在高速缓冲存储器L2Cache命中时，数据从高速缓冲存储器L2Cache输出(步骤10)，通过NOR接口NOR IF读出(步骤11)。在高速缓冲存储器L2Cache未命中、命中判断电路PL2Hit命中时，数据由高速缓冲存储器PL2A和PL2B的任一者中输出(步骤12)，通过NOR接口NOR IF读出(步骤11)。
在高速缓冲存储器L2Cache未命中、命中判断电路PL2Hit未命中、命中判断电路L3Hit命中时，数据由闪速存储器FLASH_CHIP内的数据寄存器DREG内的第N页数据传输至缓冲器电路BUF(步骤13)。
接着，第N页数据一边向缓冲器电路BUF传输，一边通过差错检测校正电路ECC进行差错检测(步骤14)。再接着，通过差错检测校正电路ECC校验是否存在差错(步骤15)，如果不存在差错，传输至缓冲器电路BUF的第N页数据，由控制电路RWCL向高速缓冲存储器PL2A传输。如果存在差错，在通过差错检测校正电路ECC进行了纠错处理(步骤16)后，第N页数据通过控制电路RWCL向高速缓冲存储器PL2A传输(步骤17)。
已传输至高速缓冲存储器PL2A的第N页数据中的信息处理装置CPU_CHIP所请求的数据，通过NOR接口电路NRIF从NOR接口NOR IF读出。
进而，先读指示电路PRECT向控制电路RWCL指示数据的先读，控制电路RWCL向控制电路FCNT输入读出请求，将数据寄存器DREG内的下一页的数据、即第N+1页数据传输至缓冲器电路BUF。
接着，第N+1页数据一边向缓冲器电路BUF传输，一边通过差错检测校正电路ECC进行差错检测(步骤19)。再接着，通过差错检测校正电路ECC校验是否存在差错(步骤20)，如果不存在差错，传输至缓冲器电路BUF的第N+1页数据，由控制电路RWCL向高速缓冲存储器PL2B传输。如果存在差错，在通过差错检测校正电路ECC进行了纠错处理(步骤21)后，第N+1页数据通过控制电路RWCL传输至高速缓冲存储器PL2B(步骤22)。
在高速缓冲存储器L2Cache未命中、命中判断电路PL2Hit未命中、命中判断电路L3Hit未命中时，
首先，控制电路RWCL向控制电路FCNT输入第N页数据的读出请求。控制电路FCNT将存储器单元阵列MARY内的第N页数据向数据寄存器DREG传输(步骤23)。接着，数据寄存器DREG内的第N页数据传输至缓冲器电路BUF(步骤13)。
接着，第N页数据一边向缓冲器电路BUF传输，一边通过差错检测校正电路ECC进行差错检测(步骤14)。再接着，通过差错检测校正电路ECC校验是否存在差错(步骤15)，如果不存在差错，传输至缓冲器电路BUF的第N页数据，由控制电路RWCL向高速缓冲存储器PL2A传输。如果存在差错，在通过差错检测校正电路ECC进行了纠错处理(步骤16)后，第N页数据通过控制电路RWCL向高速缓冲存储器PL2A传输(步骤17)。
已传输至高速缓冲存储器PL2A的第N页数据中的信息处理装置CPU_CHIP所请求的数据，通过NOR接口电路NRIF从NOR接口NOR IF读出。
进而，先读指示电路PRECT向控制电路RWCL指示数据的先读，控制电路RWCL向控制电路FCNT输入读出请求，将数据寄存器DREG内的下一页的数据、即第N+1页数据传输至缓冲器电路BUF。
接着，第N+1页数据一边向缓冲器电路BUF传输，一边通过差错检测校正电路ECC进行差错检测(步骤19)。再接着，通过差错检测校正电路ECC校验是否存在差错(步骤20)，如果不存在差错，传输至缓冲器电路BUF的第N+1页数据，由控制电路RWCL向高速缓冲存储器PL2B传输。如果存在差错，在通过差错检测校正电路ECC进行了纠错处理(步骤21)后，第N+1页数据通过控制电路RWCL传输至高速缓冲存储器PL2B(步骤22)。
<写入动作>
图15表示由NAND接口NAND IF1发生写入请求、由NOR接口发生读出请求时的存储模块MSM的存取仲裁和写入动作的一例的流程图。
在由NAND接口NAND IF1输入写入地址NWADD和写入数据NWDATA(步骤1)后，写入地址NWADD传输至存储器地址管理电路MMG，写入数据NWDATA传输至写缓冲器WBUF(步骤2)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤3)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的写入请求的动作，优先进行图20中表示的读出动作(步骤4)。如果该读出动作完成，便返回基于来自NAND接口NANDIF1的写入请求的动作，检查写入地址NWADD是否存在于高速缓冲存储器地址区域内(步骤5)，通过地址转换电路DSTR将地址NWADD转换成地址MNWADD(步骤6)。
对地址MNWADD与高速缓冲存储器L2Cache的标记地址进行比较(步骤7)，使一致的标记地址无效(步骤8)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤9)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的写入请求的动作，优先进行图20中表示的读出动作(步骤10)。如果该读出动作完成，便返回基于来自NAND接口NAND IF1的写入请求的动作，将保存至写缓冲器WBUF的写入数据NWDATA传输至数据寄存器DREG(步骤11)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤12)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的写入请求的动作，优先进行图20中表示的读出动作(步骤13)。如果该读出动作完成，便返回基于来自NAND接口NAND IF1的写入请求的动作，将保存至数据寄存器DREG的写入数据NWDATA写入至存储器单元阵列MARY(步骤14)。
替代处理电路REP，检查对存储器单元阵列MARY的写入是否已经成功(步骤15)，在写入失败时，在闪速存储器FLASH_CHIP中预先准备替代用的新地址(步骤16)，对该地址进行写入(步骤14)。在写入成功后，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤17)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的写入请求的动作，优先进行图20中表示的读出动作(步骤18)。如果该读出动作完成，则最后清除写入地址NWADD。
<来自NAND IF1的清除动作>
图16表示由NAND接口NAND IF1发生清除请求、由NOR接口发生读出请求时的存储模块MSM的存取仲裁和清除动作的一例的流程图。
由NAND接口NAND IF1输入清除命令和清除地址NEADD，清除地址NEADD传输至存储器地址管理电路MMG(步骤1)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤2)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的清除请求的动作，优先进行图20中表示的读出动作(步骤3)。如果该读出动作完成，便返回基于来自NAND接口NANDIF1的清除请求的动作，检查清除地址NEADD是否存在于高速缓冲存储器地址区域内(步骤4)，通过地址转换电路DSTR将地址NEADD转换成地址MNEADD(步骤5)。
对地址MNEADD与高速缓冲存储器L2Cache的标记地址进行比较(步骤6)，使一致的标记地址无效(步骤7)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤8)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的清除请求的动作，优先进行图20中表示的读出动作(步骤9)。如果该读出动作完成，便返回基于来自NAND接口NANDIF1的清除请求的动作，对存储器单元阵列MARY进行清除(步骤10)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤11)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的清除请求的动作，优先进行图20中表示的读出动作(步骤12)。如果该读出动作完成，便返回基于来自NAND接口NAND IF1的清除请求的动作，检查地址NEADD是否存在于写入次数平均化区域内(步骤13)。当地址NEADD存在于写入次数平均化区域内时，检查写入次数与清除次数的总和，是否达到了写入次数平均化电路WLV保存的写入次数与清除次数的总和阈值(步骤14)，在达到了该总和阈值时，写入次数平均化电路WLV判断为重写集中在一起，进行写入次数平均化处理(步骤15)。该写入次数平均化处理为按每一个块(64页)变更物理地址与逻辑地址的对应，保存该物理地址与逻辑地址的对应信息。
在地址NEADD不存在于写入次数平均化区域内时、或者写入次数平均化处理结束后，存取仲裁电路ARB检查是否从NOR接口NORIF输入了读出请求(步骤16)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的清除请求的动作，优先进行图20中表示的读出动作(步骤17)。如果该读出动作完成，则最后对清除地址NEADD进行清除(步骤18)。
<来自NAND IF1的读命令>
图17表示由NAND接口NAND IF1发生读出请求、进而由NOR接口发生读出请求时的存储模块MSM的存取仲裁和读出动作的一例的流程图。
在由NAND接口NAND IF1输入读出命令和读出地址NRADD(步骤1)后，
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤2)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的读出请求的动作，优先进行图20中表示的读出动作(步骤3)。如果该读出动作完成，便返回基于来自NAND接口NANDIF1的读出请求的动作，将读出数据从存储器单元阵列MARY传输至数据缓冲器DREG(步骤4)。
接着，存取仲裁电路ARB检查是否从NOR接口NOR IF输入了读出请求(步骤5)，在输入了读出请求时，暂时停止基于来自NAND接口NAND IF1的读出请求的动作，优先进行图20中表示的读出动作(步骤6)。如果该读出动作完成，便返回基于来自NAND接口NANDIF1的读出请求的动作，将保存于数据缓冲器DREG的数据传输至缓冲器电路BUF(步骤7)。
数据一边向缓冲器电路BUF传输，一边通过差错检测校正电路ECC进行差错检测(步骤8)。接着，通过差错检测校正电路ECC校验是否存在差错(步骤9)，如果不存在差错，传输至缓冲器电路BUF的数据，向读缓冲器RBUF传输(步骤11)。如果存在差错，在通过差错检测校正电路ECC进行了纠错处理(步骤10)后，向读缓冲器RBUF传输(步骤11)。最后，保存在读缓冲器RBUF中的数据被读出至NOR接口NOR IF。
<高速缓冲存储器锁定用L2Cache的结构>
图18是表示为了进行高速缓冲存储器锁定动作而需要的高速缓冲存储器L2Cache的结构的一例。
地址Add6、地址Add2、以及地址Add0与在图8中说明的地址相同。
高速缓冲存储器L2Cache的结构，没有特殊的限制，此处为由地址阵列AddressArray和数据阵列DataArray构成，数据阵列DataArray的容量为256M字节，行大小为512字节，变址地址Index2为从0到511，集联方式为4路集联方式。而且，地址阵列AddressArray由标记地址Tag2；与有效位vld、脏位(Dirty Bit)dt、以及高速缓冲存储器锁定标志lck构成，数据阵列DataArray对一个变址地址保存512字节的数据。
存在于高速缓冲存储器锁定区域范围内的标记地址的高速缓冲存储器锁定标志lck的值为1，存在于高速缓冲存储器锁定区域范围外的标记地址的高速缓冲存储器锁定标志lck的值为0。
高速缓冲存储器锁定标志lck的值为1的数据是数据更新对象之外的数据，只要高速缓冲存储器锁定标志lck的值不变成0，就不会被从高速缓冲存储器L2Cache中逐出。
高速缓冲存储器锁定标志lck的值为0的数据是成为数据更新对象的数据，有可能被从高速缓冲存储器L2Cache中逐出。
<高速缓冲存储器锁定标志解除>
图19是表示高速缓冲存储器锁定解除的一例的流程图。在由NOR接口NOR IF向高速缓冲存储器锁定区域设定寄存器CaLockReg写入高速缓冲存储器锁定解除命令(步骤1)后，高速缓冲存储器L2Cache使自身所有的高速缓冲存储器锁定标志lck变成0(Low)(步骤2)，使设定至高速缓冲存储器锁定区域设定寄存器CaLockReg的高速缓冲存储器锁定范围地址无效(步骤3)，最后，使表示高速缓冲存储器L2Cache的高速缓冲存储器锁定解除已完成这一情况的高速缓冲存储器锁定解除完成信号变成High(步骤4)。通过以上的步骤，进行高速缓冲存储器锁定的地址范围已经无效这一情况，被输入至存储器地址管理电路MMG。
<高速缓冲存储器锁定后的读出动作)
图20是对设定了高速缓冲存储器锁定时的高速缓冲存储器L2Cache、PL2A、PL2B的动作的一例进行说明的流程图。
在由NOR接口NOR IF向存储模块MSM输入了读请求和地址RADD后(步骤1)，存储器地址管理电路MMG检查地址RADD是否在进行高速缓冲存储器锁定的地址范围内(步骤2)。如果地址RADD在进行高速缓冲存储器锁定的地址范围外，进入步骤26。自步骤26开始的详细动作，在图21中进行表示。
此外，如果地址RADD在进行高速缓冲存储器锁定的地址范围内，则通过高速缓冲存储器L2Cache进行命中判断(步骤3)。
在命中了高速缓冲存储器L2Cache时，检查与已命中的标记地址对应的高速缓冲存储器锁定标志是否变成了High(步骤4)，在高速缓冲存储器锁定标志为High时，从高速缓冲存储器L2Cache输出数据(步骤24)。在高速缓冲存储器锁定标志为Low时，使该高速缓冲存储器锁定标志变成High(步骤5)，从高速缓冲存储器L2Cache输出数据(步骤24)。
在未命中高速缓冲存储器L2Cache时，进行对高速缓冲存储器PL2A和PL2B的命中判断(步骤6)，在命中时，将高速缓冲存储器PL2A和PL2B的数据传输至高速缓冲存储器L2Cache，进行更新(步骤12)。在更新数据时，对于高速缓冲存储器锁定标志为Low的数据，通过LRU方式进行更新。接着，使高速缓冲存储器锁定标志变成High(步骤13)，让高速缓冲存储器PL2A和PL2B无效(步骤14)，从高速缓冲存储器PL2A和PL2B输出数据(步骤24)。
在未命中高速缓冲存储器PL2A和PL2B时，检查高速缓冲存储器PL2A和PL2B是否有效(步骤7)，如果有效，将当前存在于高速缓冲存储器PL2A和PL2B中的数据传输至高速缓冲存储器L2Cache，进行更新(步骤8)。在更新数据时，对于高速缓冲存储器锁定标志为Low的数据，通过LRU方式进行更新。
接着，使高速缓冲存储器锁定标志变成High(步骤9)，让高速缓冲存储器PL2A和PL2B无效(步骤10)。再接着，将请求数据从闪速存储器FLASH_CHIP传输至高速缓冲存储器PL2A(步骤11)，将高速缓冲存储器PL2A的数据传输至高速缓冲存储器L2Cache，进行更新(步骤15)。
在更新数据时，对于高速缓冲存储器锁定标志为Low的数据，通过LRU方式进行更新。接着，使高速缓冲存储器锁定标志变成High(步骤16)，让高速缓冲存储器PL2A无效(步骤17)，从高速缓冲存储器PL2A输出数据(步骤24)。与此同时，通过先读功能，将下一页的数据从闪速存储器FLASH_CHIP传输至高速缓冲存储器PL2B(步骤18)，接着，检查是否在进行高速缓冲存储器锁定的地址范围内(步骤19)。如果在进行高速缓冲存储器锁定的地址范围内，将高速缓冲存储器PL2B的数据传输至高速缓冲存储器L2Cache，进行更新(步骤20)。在更新数据时，对于高速缓冲存储器锁定标志为Low的数据，通过LRU方式进行更新。接着，使高速缓冲存储器锁定标志变成High(步骤21)，让高速缓冲存储器PL2B无效(步骤22)。如果在进行高速缓冲存储器锁定的地址范围外，则使高速缓冲存储器PL2B变成有效(步骤23)。
<高速缓冲存储器锁定的读出动作>
图21是对设定了高速缓冲存储器锁定，由NOR接口NOR IF输入至存储模块MAM的读请求和地址RADD，在进行高速缓冲存储器锁定的地址范围外时的高速缓冲存储器L2Cache、PL2A、PL2B的动作的一例进行说明的流程图。
如果地址RADD在进行高速缓冲存储器锁定的地址范围外(步骤25)，通过高速缓冲存储器L2Cache进行命中判断(步骤26)。
在命中了高速缓冲存储器L2Cache时，检查与已命中的标记地址对应的高速缓冲存储器锁定标志是否变成了Low(步骤27)，在高速缓冲存储器锁定标志为Low时，从高速缓冲存储器L2Cache输出数据(步骤41)。在高速缓冲存储器锁定标志为High时，输出差错(步骤28)。
在未命中高速缓冲存储器L2Cache时，进行对高速缓冲存储器PL2A和PL2B的命中判断(步骤29)，在命中时，从高速缓冲存储器PL2A或者PL2B输出数据(步骤41)。
在未命中高速缓冲存储器PL2A和PL2B时，检查高速缓冲存储器PL2A和PL2B是否有效(步骤30)，如果有效，将当前存在于高速缓冲存储器PL2A和PL2B中的数据传输至高速缓冲存储器L2Cache，进行更新(步骤31)。在更新数据时，对于高速缓冲存储器锁定标志为Low的数据，通过LRU方式进行更新。
接着，使高速缓冲存储器PL2A和PL2B变成无效(步骤32)。再接着，将请求数据从闪速存储器FLASH_CHIP传输至高速缓冲存储器PL2A(步骤33)，使高速缓冲存储器PL2A的数据变成有效(步骤34)。接着，从高速缓冲存储器PL2A输出数据(步骤41)。
与步骤41一并地，通过先读功能，将下一页的数据从闪速存储器FLASH_CHIP传输至高速缓冲存储器PL2B(步骤35)，接着，检查是否在进行高速缓冲存储器锁定的地址范围内(步骤36)。如果在进行高速缓冲存储器锁定的地址范围内，将高速缓冲存储器PL2B的数据传输至高速缓冲存储器L2Cache，进行更新(步骤37)。在更新数据时，对于高速缓冲存储器锁定标志为Low的数据，通过LRU方式进行更新。接着，使高速缓冲存储器锁定标志变成High(步骤38)，让高速缓冲存储器PL2B无效(步骤39)。此外，如果在进行高速缓冲存储器锁定的地址范围外，使高速缓冲存储器PL2B变成有效(步骤40)。
〔实施例2〕
<具有多个存储体(memory bank)的FLASH>
图22是将具有多个存储体的闪速存储器FLASH_CHIP22适用于本发明的第2实施例。
图22表示由信息处理装置CPU_CHIP、存储模块MSM22、以及动态随机存取存储器DRAM_CHIP构成的存储系统。
存储模块MSM22包括闪速存储器FLASH_CHIP22和控制电路CT_CHIP。
信息处理装置CPU_CHIP、控制电路CT_CHIP、以及动态随机存取存储器DRAM_CHIP分别与图1中表示的相同。
控制电路CT_CHIP包括：接受来自NOR接口(NOR IF)的读出和写入请求的NOR接口电路NRIF、接受来自NAND接口(NANDIF)的读出和写入请求的NAND接口电路NDIF、寄存器组REG、地址转换电路DSTR、高速缓冲存储器L2Cache、PL2A、PL2B、预取控制电路PREF、闪速存储器控制电路FLCT、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP。
这些NOR接口(NOR IF)、NOR接口电路NRIF、NAND接口(NAND IF)、NAND接口电路NDIF、SDRAM接口(SDRAM IF)、寄存器组REG、地址转换电路DSTR、高速缓冲存储器L2Cache、PL2A、PL2B、预取控制电路PREF、闪速存储器控制电路FLCTP、闪速存储器控制电路FLCT、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP分别与图1中表示的相同。
闪速存储器FLASH_CHIP22包括：控制电路FCNT22、数据缓冲器DREG0～DREG3、存储体BANK0～BANK3。
关于数据缓冲器与存储体之间的数据传输没有特殊的限制，此处为存储体BANK0与数据缓冲器DREG0之间的数据传输、存储体BANK1与数据缓冲器DREG1之间的数据传输、存储体BANK2与数据缓冲器DREG2之间的数据传输、以及存储体BANK3与数据缓冲器DREG3之间的数据传输，能够各自独立地进行。
存储体的存储容量没有特殊的限制，此处为1个存储体的存储容量为64M字节，4个存储体的存储容量的总和变成256M字节。
此外，数据缓冲器的数据大小没有特殊的限制，此处为1个数据缓冲器的数据大小为2k字节，4个数据缓冲器的数据大小的总和变成8k字节。
控制电路FCNT22，是通过来自控制电路CT_CHIP的读出和写入命令，控制数据缓冲器DREG0～DREG3、与数据存储体BANK0～BANK3之间的数据传输的电路。
闪速存储器FLASH_CHIP22能够在AND接口和NAND接口的任一者下进行动作，此处以NAND接口的情况为例，说明闪速存储器FLASH_CHIP22的动作。
控制电路FCNT22，是通过来自控制电路CT_CHIP的NAND接口NAND IF3的读出和写入命令，控制数据缓冲器DREG0～DREG3、与数据存储体BANK0～BANK3之间的数据传输的电路。
来自控制电路CT_CHIP的读出请求和读出地址通过NAND接口NAND IF22输入至控制电路FCNT22后，读出地址指定的存储体的数据，被传输至与来自该存储体的数据传输对应的数据缓冲器。接着，通过NAND接口NAND IF3传输至控制电路CT_CHIP。
在读出地址中，关于存储体的指定，可以或者一次指定全部存储体，或者指定2个存储体，或者逐一独立指定，因此，例如当正在从数据缓冲器BANK0读出数据时，通过用背景(BACK GROUND)进行自存储体BANK1至数据缓冲器DREG1的数据传输，省去了自存储体至数据缓冲器的数据传输时间，能够谋求数据传输的高速化。
此外，传输至数据缓冲器的数据被原样保存，因此，可以用作8k字节的L3高速缓冲存储器，能进一步谋求数据传输的高速化。
如此，即使在适用了具有多个存储体的闪速存储器FLASH_CHIP22的情况下也能够实现本发明。
〔实施例3〕
本发明申请的发明者等，在提出本发明申请之前，先对便携电话和在便携电话中使用的、将静态随机存取存储器SRAM和闪速存储器安装成1个组件(packeg)的存储模块的可靠性进行了研究。
软件差错是这样的现象，即：由于从半导体封装材料中的铀等放射性物质放射出的α射线射入静态随机存取存储器SRAM的存储器阵列，造成保存在该存储器阵列中的存储数据被破坏而出现的现象，这成为使静态随机存取存储器SRAM的可靠性劣化的原因。而且，静态随机存取存储器SRAM的存储容量越大，面积也变得越大，α射线射入静态随机存取存储器SRAM的概率增加，进一步使可靠性劣化。
发明者等判明了动态随机存取存储器DRAM、静态随机存取存储器SRAM等易失性存储器，会由于α射线而使可靠性劣化，但对于闪速存储器等非易失性存储器，由于其存储器阵列结构而不受α射线的影响。
因此，本发明的目的之一，在于提供一种可靠性高、包含ROM和RAM的存储系统。
图23是本发明的第3实施例。是表示由信息处理装置CPU_CHIP23、存储模块MSM23、以及动态随机存取存储器DRAM_CHIP构成的存储系统的实施例。
存储模块MSM23包括闪速存储器FLASH_CHIP和控制电路CT_CHIP23。
信息处理装置CPU_CHIP、闪速存储器FLASH_CHIP、以及动态随机存取存储器DRAM_CHIP分别与图1中表示的相同。
控制电路CT_CHIP包括：接受来自NOR接口(NOR IF)的读出和写入请求的NOR接口电路NRIF、接受来自NAND接口(NANDIF)的读出和写入请求的NAND接口电路NDIF、寄存器组REG、地址转换电路DSTR、奇偶校验电路PRCH、高速缓冲存储器L2CacheP、PL2AP、PL2BP、预取控制电路PREF、闪速存储器控制电路FLCTP、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP。
NOR接口(NOR IF)、NOR接口电路NRIF、NAND接口(NANDIF)、NAND接口电路NDIF、SDRAM接口(SDRAM IF)、寄存器组REG、地址转换电路DSTR、预取控制电路PREF、闪速存储器控制电路FLCTP、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP分别与图1中表示的相同。
奇偶检验电路PRCH，是根据从高速缓冲存储器L2CacheP读出的数据与奇偶数据进行奇偶校验的电路。
奇偶检验存在偶数奇偶检验和奇数奇偶校验，奇偶校验电路PRCH能够进行其中任一者的奇偶校验，此处以偶数奇偶检验为例进行说明。
高速缓冲存储器L2CacheP、PL2AP、以及PL2BP是具有奇偶数据的高速缓冲存储器，除此之外的结构和动作与图1中说明的相同。
闪速存储器控制电路FLCTP是具有奇偶数据生成电路的控制电路，除此之外的结构和动作与图1中说明的相同。
<L2CacheP的动作说明>
对从高速缓冲存储器L2Cache读出数据时的动作的一例进行说明。
在命中了高速缓冲存储器L2Cache时，直接由高速缓冲存储器L2CacheP读出数据和奇偶数据，通过奇偶校验电路PRCH进行奇偶校验。
在偶数奇偶校验中，没有特殊的限制，此处为对8位的数据和与此对应的奇偶位的High的数量是否为偶数个进行校验，在为偶数个时，判断为数据被正确读出，在为奇数个时判断为读出的数据产生了差错。
数据由奇偶校验电路PRCH判断为被正确读出后，通过NOR接口电路NRIF由NOR接口NOR IF输出至信息处理装置CPU_CHIP。
在通过软件差错判断为高速缓冲存储器L2Cache的数据被破坏，所读出的数据产生了差错时，
闪速存储器控制电路FLCTP从闪速存储器FLASH_CHIP读出产生了差错的数据的原数据，将其传输至闪速存储器差错控制电路FLSP。
预取控制电路PREF，当在闪速存储器FLASH_CHIP内的数据缓冲器DREG内产生对闪速存储器控制电路FLSP的数据传输的期间，将保存至高速缓冲存储器PL2AP和PL2BP数据传输至高速缓冲存储器L2CacheP，更新高速缓冲存储器L2Cache。在该更新中，与数据的更新一并进行奇偶数据的更新。
闪速存储器差错控制电路FLSP，通过电路ECC对从闪速存储器FLASH_CHIP传输来的数据进行差错检测校正，如果不存在差错，将该数据传输至高速缓冲存储器PL2AP，如果存在差错，在进行了纠错处理后传输至高速缓冲存储器PL2AP。而且，闪速存储器差错控制电路FLSP，在进行上述对高速缓冲存储器PL2AP的数据传输时，没有特殊的限制，此处为对8位的数据生成1位的奇偶数据，奇偶数据也一并传输至高速缓冲存储器PL2AP。在偶数奇偶中，没有特殊的限制，此处为当在8位的数据中，存在奇数个High的位时，奇偶数据变成High，使High的位成为偶数个。此外，当在8位的数据中，存在偶数个High的位时，奇偶数据变成Low，使High的位成为偶数个。
传输至高速缓冲存储器PL2AP的数据，通过奇偶校验电路PRCH进行奇偶校验。在偶数奇偶校验中，没有特殊的限制，此处为对8位的数据和与此对应的奇偶位的High的数量是否为偶数个进行校验，在为偶数个时，判断为数据被正确读出，在为奇数个时判断为读出的数据产生了差错。
数据由奇偶校验电路PRCH判断为被正确读出后，通过NOR接口电路NRIF由NOR接口NOR IF输出至信息处理装置CPU_CHIP。
在判断为在所读出的数据中产生了差错时，再次从闪速存储器读出数据。
如此，在通过软件差错判断为高速缓冲存储器L2Cache的数据被破坏，通过奇偶校验电路PRCH判断为所读出的数据产生了差错时，能够通过从闪速存储器FLASH_CHIP读出数据，防止由软件差错带来的可靠性的劣化。
〔实施例4〕
<DRAM在MCP内>
图24是适用了本发明的其他实施例。表示由信息处理装置CPU_CHIP和存储模块MSM24构成的存储系统。
存储模块MSM24包括闪速存储器FLASH_CHIP、控制电路CT_CHIP、以及动态随机存取存储器DRAM_CHIP。
作为闪速存储器FLASH_CHIP使用的典型的闪速存储器，没有特殊的限制，此处为安装有NAND接口的大容量闪速存储器，在本实施例中，为适用了安装有AND接口的大容量闪速存储器的例子。
动态随机存取存储器DRAM_CHIP，根据内部结构、接口的不同，存在EDO(Extended Data Out：扩充数据输出)、SDRAM(SynchronousDRAM：同步动态随机存取存储器)、DDR(Double Data Rate：双倍数据速率)等各种各样的种类。存储模块MSM24，可以使用任意的DRAM。在本实施例中以SDRAM为例进行说明。
控制电路CT_CHIP，安装有NOR接口NOR IF和NAND接口NAND IF，是控制闪速存储器FLASH_CHIP与信息处理装置CPU_CHIP之间的数据传输的电路，分别与图1中表示的相同。
此外，动态随机存取存储器DRAM_CHIP，安装在存储模块MSM24上，构成通过SDRAM接口SDRAM IF与信息处理装置CPU_CHIP直接进行数据传输的结构，因此，安装有NOR接口、NAND接口及SDRAM接口的存储模块24，能够实现图1表示的本发明。
如此，通过将动态随机存取存储器DRAM_CHIP内置于存储模块中，能使装置小型化，可以实现本发明。
〔实施例5〕
<硬盘>
图25是适用了本发明的第5实施例。
表示由信息处理装置CPU_CHIP、存储模块MSM25、以及动态随机存取存储器DRAM_CHIP构成的存储系统。
存储模块MSM25包括硬盘HDisk和控制电路CT_CHIP25。
信息处理装置CPU_CHIP和动态随机存取存储器DRAM_CHIP分别与图1中表示的相同。
本实施例，是替代闪速存储器而适用了硬盘HDisk的一例。
硬盘HDisk是比闪速存储器FLASH_CHIP容量大、并且能以低成本实现的存储器。用于从硬盘HDisk读出数据的接口，存在IDE、ATA和UltraATA等，在本实施例中例举为UltraATA，显然也可以适用IDE、ATA等。
如果提及数据的读出单位、地址管理方法、差错检验校正方法，则闪速存储器使用了原本通过硬盘实现的数据的读出单位、地址管理方法、差错校验校正方法等，因此，能够代替闪速存储器而使用硬盘HDisk。
控制电路CT_CHIP25，包括：接受来自NOR接口(NOR IF)的读出和写入请求的NOR接口电路NRIF、接受来自NAND接口(NANDIF)的读出和写入请求的NAND接口电路NDIF、寄存器组REG、地址转换电路DSTR、高速缓冲存储器L2Cache、PL2A、PL2B、预取控制电路PREF、硬盘控制电路FLCT25、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP。
NOR接口(NOR IF)、NOR接口电路NRIF、NAND接口(NANDIF)、NAND接口电路NDIF、SDRAM接口(SDRAM IF)、寄存器组REG、地址转换电路DSTR、高速缓冲存储器L2Cache、PL2A和PL2B、预取控制电路PREF、缓冲器电路BFBK、以及闪速存储器差错控制电路FLSP，结构和动作分别与图1中表示的相同。
硬盘控制电路FLCT25，包括时钟控制电路OSC、存储器地址管理电路MMG、存取仲裁电路ARB、以及控制电路HRWCL。
时钟控制电路OSC、存储器地址管理电路MMG、以及存取仲裁电路ARB，结构和动作分别与图1中表示的相同。此外，控制电路HRWCL是为了将数据从硬盘HDisk读出至图1中表示的控制电路RWCL，而安装了UltraATA接口的控制电路，从硬盘HDisk读出数据后的动作与图1中表示的控制电路RWCL相同。因此，显然适用硬盘HDisk，能够实现本发明。
如以上说明的那样，通过利用硬盘HDisk，能够实现更大容量且低成本的存储系统。
〔实施例6〕
图26表示本发明的第6实施形式例。图26的(A)是俯视图，图26的(B)是沿着俯视图所示的A-A′线的部分的剖面图。
本实施例的多芯片模块，通过球栅阵列(BGA)在安装于装置上的基板(例如在环氧玻璃基板上形成的印刷电路板)PCB上安装有CHIPM1、CHIPM2。CHIPM1为非易失性存储器，CHIPM2为DRAM。
通过该多芯片模块，能将图]中表示的存储模块MSM、和图22中表示的存储模块MSM22集成到1个封装体上。
CHIPM1与基板PCB上的结合区通过接合线(PATH2)连接，CHIPM2与基板PCB上的结合区通过接合线(PATH1)连接。CHIPM1与CHIPM2通过接合线(PATH3)连接。
在安装有芯片的基板PCB的上面进行了树脂成型，以保护各芯片和连接布线。另外，也可以在这之上开始使用金属、陶瓷、或者树脂的罩盖(COVER)。
在本实施例中，由于在印刷电路板PCB上直接安装裸芯片，因此，能够构成安装面积小的存储模块。而且，由于能够层叠各芯片，因此，可以缩短芯片与基板PCB间的布线长度，能够缩小安装面积。通过以接合线方式统一芯片间的布线、和各芯片与基板间的布线，能够以少的工艺步骤来制造存储模块。
进而，通过以接合线在芯片间进行直接布线，可以削减基板上的结合区数和接合线的根数，能够以少的工艺步骤来制造存储模块。在使用树脂罩盖的情况下，能够构成更强韧的存储模块。在使用陶瓷、金属罩盖的情况下，能够构成不仅强度出众，而且散热性、屏蔽效果优异的存储模块。
〔实施例7〕
图27表示本发明的第7实施例。图27的(A)是俯视图，图27的(B)是沿着俯视图所示的A-A′线的部分的剖面图。
本实施例的多芯片模块，通过球栅阵列(BGA)在安装于装置上的基板(例如在环氧玻璃基板上形成的印刷电路板)PCB上安装有CHIPM1、CHIPM2、以及CHIPM3。CHIPM1为非易失性存储器，CHIPM2为DRAM。CHIPM3是由中央运算装置CPU、NOR控制器NRC、以及DRAM控制器SDC构成的信息处理装置、或者是控制CHIPM1和CHIPM2的控制电路。
通过该多芯片模块，能将图24中表示的存储模块MSM24集成到1个封装体上。
CHIPM1与基板PCB上的结合区通过接合线(PATH2)连接，CHIPM2与基板PCB上的结合区通过接合线(PATH1)连接。CHIPM1与CHIPM2通过接合线(PATH3)连接。此外，CHIPM3的安装和布线，使用了球栅阵列。
在本安装方法中，由于能够层叠3个芯片，因此，可以将安装面积保存得小。进而，不需要CHIPM3与基板间的接合，能够削减接合布线的根数，因此，除了能够削减组装工时之外，还可以实现可靠性更高的多芯片模块。
图27表示本发明的多芯片模块的第7实施例。图27的(A)是俯视图，图27的(B)是沿着俯视图所示的A-A′线的部分的剖面图。
〔实施例8〕
图28表示本发明的多芯片模块的第8实施例。图28的(A)是俯视图，图28的(B)是沿着俯视图所示的A-A′线的部分的剖面图。
本实施形式的存储模块，通过球栅阵列(BGA)在安装于装置上的基板(例如在环氧玻璃基板上形成的印刷电路板)PCB上安装有CHIPM1、CHIPM2、CHIPM3、以及CHIPM4。CHIPM1为非易失性存储器，CHIPM3为DRAM。CHIPM2是控制CHIPM1与CHIPM2的数据传输的控制电路，CHIPM4是由中央运算装置CPU、NOR控制器NRC、以及DRAM控制器SDC构成的信息处理装置。
通过本安装方法，能将图1中表示的存储系统、图22中表示的存储模块、图23中表示的存储系统、以及图24中表示的存储系统集成到1个封装体上。
CHIPM1与基板PCB上的结合区通过接合线(PATH2)连接，CHIPM2与基板PCB上的结合区通过接合线(PATH4)连接，CHIPM3与基板PCB上的结合区通过接合线(PATH1)连接。
CHIPM1与CHIPM3通过接合线(PATH3)连接，CHIPM2与CHIPM3通过接合线(PATH5)连接。
CHIPM4的安装和布线，使用了球栅阵列(BGA)。
在本安装方法中，由于在印刷电路板PCB上直接安装裸芯片，因此，能够构成安装面积小的存储模块。而且，由于能够邻近配置各芯片，因此，可以缩短芯片间的布线长度。
通过以接合线在芯片间进行直接布线，可以削减基板上的结合区数和接合线的根数，能够以少的工艺步骤来制造存储模块。
进而，不需要CHIPM4与基板间的接合，能够削减接合布线的根数，因此，除了能够削减组装工时之外，还能够实现可靠性更高的多芯片模块。
〔实施例9〕
图29表示本发明的存储系统的第9实施例。图29的(A)是俯视图，图29的(B)是沿着俯视图所示的A-A′线的部分的剖面图。
本实施例的存储模块，通过球栅阵列(BGA)在安装于装置上的基板(例如在环氧玻璃基板上形成的印刷电路板)PCB上安装有CHIPM1、CHIPM2、以及CHIPM3。CHIPM1为非易失性存储器，CHIPM2和CHIPM3为DRAM。通过以接合线方式统一芯片间的布线、和各芯片与基板间的布线，能够以少的工艺步骤来制造存储模块。通过本安装方法，能将图24中表示的存储模块MSM24集成到1个封装体上。
CHIPM1与基板PCB上的结合区通过接合线(PATH2)连接，CHIPM2与基板PCB上的结合区通过接合线(PATH1)连接，CHIPM3与基板PCB上的结合区通过接合线(PATH3)连接。
在本实施例中，由于在印刷电路板PCB上直接安装裸芯片，因此，能够构成安装面积小的存储模块。而且，由于能够邻近配置各芯片，因此，可以缩短芯片间的布线长。
通过以接合线方式统一各芯片与基板间的布线，能够以少的工艺步骤来制造存储模块。
〔实施例10〕
图30表示本发明的存储系统的第10实施例。图30的(A)是俯视图，图30的(B)是沿着俯视图所示的A-A′线的部分的剖面图。
本实施例的存储模块，通过球栅阵列(BGA)在安装于装置上的基板(例如在环氧玻璃基板上形成的印刷电路板)PCB上安装有CHIPM1、CHIPM2、CHIPM3、以及CHIPM4。CHIPM1为非易失性存储器，CHIPM2和CHIPM3为DRAM。CHIPM4是由中央运算装置CPU、NOR控制器NRC、以及DRAM控制器SDC构成的信息处理装置。
通过本安装方法，能将图1中表示的存储系统、图22中表示的存储系统、图23中表示的存储系统、以及图24中表示的存储系统集成到1个封装体上。
CHIPM1与基板PCB上的结合区通过接合线(PATH2)连接，CHIPM2与基板PCB上的结合区通过接合线(PATH1)连接，CHIPM3与基板PCB上的结合区通过接合线(PATH3)连接。CHIPM4的安装和布线，使用了球栅阵列(BGA)。
在本实施例中，由于在印刷电路板PCB上直接安装裸芯片，因此，能够构成安装面积小的存储模块。而且，由于能够邻近配置各芯片，因此，可以缩短芯片间的布线长度。由于不需要CHIPM4与基板间的接合，能够削减接合布线的根数，因此，除了能够削减组装工时之外，还可以实现可靠性更高的多芯片模块。
〔实施例11〕
图31表示利用了本发明的存储模块的便携电话的第11实施例。便携电话包括：天线ANT、无线组件RF、基带组件BB、声音编解码器SP、扬声器SK、话筒MK、处理器CPU、动态随机存取存储器DRAM_CHIP、液晶显示部LCD、键盘KEY、以及本发明的存储模块MSM。
以下说明通话时的动作。
通过天线ANT接收到的声音由无线组件RF放大，传输至基带组件BB。在基带组件BB中，将声音的模拟信号转换成数字信号，进行纠错处理和解码处理，输出至声音编解码组件SP。在声音编解码组件将数字信号转换成模拟信号，输出至扬声器SK后，就能从扬声器听到对方的声音。
接着，对进行以下这一系列作业时的动作进行说明，即：从便携电话访问互联网的主页，下载音乐数据，再现以进行收听，最后对下载的音乐数据进行保存。
在存储模块MSM中，存储有基本程序、应用程序(邮件、Web浏览器、音乐再现程序、动作再现程序、游戏程序等)、音乐数据、静止画数据、以及动画数据等。
在由键盘指示Web浏览器的启动后，存储在存储模块MSM内的FLASH中的Web浏览器的程序，被传输至相同存储模块内的高速缓冲存储器。至高速缓冲存储器的输送结束后，处理器CPU执行DRAM内的Web浏览器的程序，Web浏览器显示在液晶显示LCD上。在访问所希望的主页，由键盘指示中意的音乐数据的下载后，音乐数据通过天线ANT被接收，通过无线组件RF被放大，传输至基带组件BB。在基带组件BB中，将作为模拟信号的音乐数据转换成数字信号，进行纠错处理和解码处理。转换成数字信号的音乐数据暂时被DRAM保存，最终传输至存储模块MSM的FLASH，被存储模块MSM的FLASH存储。
接着，在由键盘KEY指示音乐再现程序的启动后，存储于存储模块MSM内的FLASH中的音乐再现程序，被传输至同一存储模块内的高速缓冲存储器。至高速缓冲存储器的传输结束后，处理器CPU执行高速缓冲存储器内的音乐再现程序，使音乐再现程序显示在液晶显示LCD上。
在借助于键盘KEY发出用于收听下载至FLASH的音乐数据的指示后，处理器CPU执行音乐再现程序，处理保存在FLASH中的音乐数据，最终从扬声器SK听到音乐。
此时，由于本发明的存储模块使用了大容量的高速缓冲存储器，因此，Web浏览器和音乐再现程序保存在高速缓冲存储器中，无论哪个程序都能通过CPU一并被执行。进而，还能够一并启动电子邮件程序，进行电子邮件程序、邮件的接收和发送。
即使在停止了Web浏览器的情况下，由于仍然保存在存储模块内的高速缓冲存储器中，因此在再启动时能够立即启动。
在由键盘输入了切断电源的指示后，存储模块能够仅使高速缓冲存储器动作，进行最低限度的数据保存，将耗电量控制在极小范围。
如此，通过使用本发明的存储模块，能够存储大量的邮件、音乐再现、应用程序、音乐数据、静止图像数据、动图像数据等，进而能够一并执行多个程序。
〔实施例12〕
图32表示利用了本发明的存储系统的便携电话的第12实施例。便携电话包括：天线ANT、无线组件RF、基带组件BB、声音编解码器SP、扬声器SK、话筒MK、处理器CPU、液晶显示部LCD、键盘KEY、以及本发明的存储系统SLP，其中本发明的存储系统SLP将处理器CPU、动态随机存取存储器DRAM、以及存储模块MSM集成在1个封装体中。
通过使用本发明的存储系统SLP，可以减少零部件点数，因此，能够实现低成本化，提高便携电话的可靠性，可以缩小构成便携电话的零部件的安装面积，能够使便携电话小型化。
如以上说明的那样，通过本说明书所公开的发明能够获得的主要效果如下。
第1，通过在接通电源时将引导程序从FLASH自动传输至高速缓冲存储器，便携式设备能够读出高速缓冲存储器的引导程序而快速启动。
第2，通过在接通电源时将需要的程序从FLASH自动传输至高速缓冲存储器，能够在便携式设备启动时就立刻对本存储模块进行存取，因此能够谋求便携式设备的高性能化。
第3，在适用了本发明的存储系统的存储模块中，FLASH的数据被传输至高速缓冲存储器内并被高速缓冲存储器保存，便携式设备能够直接对高速缓冲存储器进行存取，能够实现高速的数据传输。
第4，在适用了本发明的存储系统的存储模块中，具有数据的先读功能，通过将接下来要利用的数据，预先传输至高速缓冲存储器，能够提高对高速缓冲存储器的命中率，使数据传输实现高速化。
第5，在适用了本发明的存储系统的存储模块中，能够将高速缓冲存储器内的数据寄存器用作高速缓冲存储器，通过实质性地增加高速缓冲存储器的容量来提高命中率，能够高速地进行数据传输。
第6，在适用了本发明的存储系统的存储模块中，通过进行地址转换，使高速缓冲存储器的变址地址分散，提高高速缓冲存储器的利用率来提高命中率，使数据传输实现高速化。
第7，即使是正在对闪速存储器进行写入的情况下，也能够从高速缓冲存储器读出数据，因此，能够谋求便携式设备的高速化。
第8，同步型和非同步型接口、地址转换方式、高速缓冲存储器区域和非高速缓冲存储器区域、高速缓冲存储器锁定区域和非高速缓冲存储器锁定区域、写入次数平均化处理区域和非写入次数平均化处理区域、写保护区域和非写保护区域，分别能够独立地进行设定，可以由利用者一方配合系统自由地进行选择。
第9，在本存储模块的内部，从FALSH读出时，进行差错检测和校正，在写入时，对没能进行正确写入的不良地址进行替代处理，因此，可以高速地进行处理，并且能够保证可靠性。
第10，在本存储模块的内部，从高速缓冲存储器读出时，进行差错检测，在发生差错时，从闪速存储器读出数据，因此，可以高速地进行处理，并且能够保证可靠性。
第11，在本存储模块的内部，进行闪速存储器的写入平均化处理，因此，可以高速地进行处理，并且能够保证可靠性。
第12，通过作为普通的接口的NOR接口、NAND接口和AND接口将引导程序、自动传输区域指定数据写入FLASH的初始程序区域，能够改变刚接通电源后的引导方法、数据传输区域，能够根据便携式设备的要求灵活地进行对应，谋求高性能化。
第13，能够通过将多个半导体芯片安装在一个封装体上而提供一种安装面积小的存储系统、存储模块。

Claims (36)

1.一种存储模块，包括非易失性存储器、高速缓冲存储器、以及在上述非易失性存储器和上述高速缓冲存储器之间进行存取的控制电路，其特征在于，包括：
第1非易失性存储器接口，用于从上述存储模块的外部向高速缓冲存储器进行存取；和
第2非易失性存储器接口，用于对上述非易失性存储器进行存取。
2.根据权利要求1所述的存储模块，其特征在于：
刚接通电源后，将上述非易失性存储器的预定的地址区域的数据传输至高速缓冲存储器。
3.根据权利要求1所述的存储模块，其特征在于：
从上述第1非易失性存储器接口至非易失性存储器的读出存取，经由上述高速缓冲存储器来进行；自上述第2非易失性存储器接口的存取，不经由上述高速缓冲存储器地对非易失性存储器进行存取。
4.根据权利要求1所述的存储模块，其特征在于：
从上述非易失性存储器至上述高速缓冲存储器之间的数据传输，通过自上述第1非易失性存储器接口的存取来进行。
5.根据权利要求1所述的存储模块，其特征在于：
从上述非易失性存储器至上述高速缓冲存储器的数据传输，和从上述非易失性存储器至上述第2非易失性存储器接口的数据传输，是对进行了纠错处理的数据进行传输。
6.根据权利要求1所述的存储模块，其特征在于：
至上述非易失性存储器的数据传输，进行地址替代处理。
7.根据权利要求1所述的存储模块，其特征在于：
在上述非易失性存储器中保存引导程序。
8.根据权利要求1所述的存储模块，其特征在于：
表示在接入了工作电源的初期从上述非易失性存储器传输至上述高速缓冲存储器的数据的范围的传输范围数据，保存在上述非易失性存储器中。
9.根据权利要求2所述的存储模块，其特征在于：
上述非易失性存储器，保存表示上述非易失性存储器的预定的地址区域的范围的传输范围数据。
10.根据权利要求1所述的存储模块，其特征在于，还包括：
动态随机存取存储器；
用于对动态随机存取存储器进行存取的动态随机存取存储器接口。
11.根据权利要求1所述的存储模块，其特征在于：
将基于自上述存储模块的上述第1非易失性存储器接口的读出存取的、从闪速存储器至上述高速缓冲存储器的数据传输取为第1优先；将基于自上述第2非易失性存储器接口的存取的、上述闪速存储器与上述第2非易失性存储器接口之间的数据传输取为第2优先；将基于自上述第1非易失性存储器接口的写入存取的数据传输取为第3优先。
12.根据权利要求5所述的存储模块，其特征在于：
自上述高速缓冲存储器的数据传输，进行差错校验。
13.根据权利要求12所述的存储模块，其特征在于：
在通过上述差错校验发现了差错时，从上述非易失性存储器向上述高速缓冲存储器传输数据。
14.根据权利要求1所述的存储模块，其特征在于：
上述控制电路包括地址转换电路，上述地址转换电路对从第1非易失性存储器接口输入的地址进行转换，用于上述高速缓冲存储器的数据检索。
15.根据权利要求1所述的存储模块，其特征在于：
能够同时进行从上述第1非易失性存储器接口至高速缓冲存储器的读出存取，从上述第2非易失性存储器接口至非易失性存储器的存取，以及从上述动态随机存取存储器接口至动态随机存取存储器的存取。
16.根据权利要求15所述的存储模块，其特征在于：
自上述动态随机存取存储器接口的存取，不经由上述高速缓冲存储器地对动态随机存取存储器进行存取。
17.一种高速缓存系统，包括高速缓冲存储器和非易失性存储器，其特征在于：
从非易失性存储器至高速缓冲存储器的数据传输，是对多页数据进行传输。
18.根据权利要求17所述的高速缓存系统，其特征在于：
从上述非易失性存储器传输至上述高速缓冲存储器的多页数据，是第N页数据和第N+1页数据。
19.一种高速缓存系统，包括非易失性存储器和高速缓冲存储器，其特征在于：
上述高速缓冲存储器，在进行了地址转换后，用于上述高速缓冲存储器的数据检索。
20.根据权利要求19所述的高速缓存系统，其特征在于：
能够将基于上述地址转换的地址转换方法程序化。
21.一种地址转换方式，其特征在于：
在以2N字节表示高速缓冲存储器的存储容量、以Line[L-1:0]表示行大小地址、以Index[I-1:0]表示变址地址、以Tag[N-I-L-1:0]表示标记地址的情况下，
在将输入至上述高速缓冲存储器的地址取为ADD[N-1:0]时，使ADD[L-1:0]与Line[L-1:0]对应；使ADD[N-1:I+L]与Tag[N-I-L-1:0]对应；使ADD[I+L-1:L]与地址INDX0[I-1:0]对应；使ADD[I+I+L-1:I+L]与地址INDX1[I-1:0]对应；使INDX0[I-1:0]与INDX1[I-1:0]相加后的结果SUM[I-1:0]与Index[I-1:0]对应。
22.一种信息处理装置，安装有高速缓冲存储器，其特征在于：
上述高速缓冲存储器，是利用通过权利要求21所述的地址转换方式所转换的地址来进行数据检索的高速缓冲存储器。
23.一种存储模块，安装有高速缓冲存储器，其特征在于：
上述高速缓冲存储器，是利用通过权利要求21所述的地址转换方式所转换的地址来进行数据检索的高速缓冲存储器。
24.根据权利要求19所述的高速缓存系统，其特征在于：
基于上述地址转换的地址转换方法，是权利要求19所述的地址转换方法。
25.一种高速缓存系统，包括信息处理装置、高速缓冲存储器、以及非易失性存储器，其特征在于：
上述信息处理装置安装有高速缓冲存储器，上述非易失性存储器安装有缓冲器，上述信息处理装置的高速缓冲存储器是级别1高速缓冲存储器，上述高速缓冲存储器是级别2高速缓冲存储器，上述非易失性存储器的缓冲器是级别3高速缓冲存储器。
26.一种高速缓存系统，包括非易失性存储器和高速缓冲存储器，其特征在于：
上述非易失性存储器具有高速缓存区域，从上述非易失性存储器至高速缓冲存储器的传输，是对上述高速缓存区域内的数据进行传输。
27.根据权利要求26所述的高速缓存系统，其特征在于：
能够将上述非易失性存储器的高速缓存区域程序化。
28.一种高速缓存系统，包括非易失性存储器和高速缓冲存储器，其特征在于：
上述非易失性存储器，具有高速缓存锁定区域，
从上述非易失性存储器的高速缓存锁定区域传输至高速缓冲存储器、被保存的数据，不成为上述高速缓冲存储器的数据更新的对象。
29.根据权利要求28所述的高速缓存系统，其特征在于：
能够将上述非易失性存储器的高速缓存锁定区域程序化。
30.根据权利要求28所述的高速缓存系统，其特征在于：
能够解除上述非易失性存储器的高速缓存锁定区域。
31.一种存储模块，包括非易失性存储器和高速缓冲存储器，其特征在于：
上述非易失性存储器具有写保护区域，上述非易失性存储器的写保护区域禁止写入。
32.根据权利要求31所述的存储模块，其特征在于：
可以将上述非易失性存储器的写保护区域程序化。
33.一种存储模块，包括非易失性存储器和高速缓冲存储器，其特征在于：
上述非易失性存储器具有写入次数平均化处理区域，上述非易失性存储器的写入次数平均化处理区域，进行写入次数平均化处理。
34.根据权利要求33所述的存储模块，其特征在于：
可以将上述非易失性存储器的写入次数平均化处理区域程序化。
35.根据权利要求1所述的存储模块，其特征在于：
上述非易失性存储器形成在第1半导体芯片上；上述控制电路包括高速缓冲存储器、形成在第2半导体芯片上，并且，上述第1半导体芯片和上述第2半导体芯片，是安装在电路基板上而被封装的多芯片存储模块。
36.根据权利要求15所述的存储模块，其特征在于：
上述非易失性存储器形成在第1半导体芯片上；上述控制电路包括高速缓冲存储器、形成在第2半导体芯片上；上述动态随机存取存储器形成在第3半导体芯片上，并且，上述第1半导体芯片、上述第2半导体芯片、以及上述第3半导体芯片，是安装在电路基板上而被封装的多芯片存储模块。
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