CN1299298C - 半导体电路器件 - Google Patents

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Abstract

在矩形形状的半导体存储器芯片(1)的4个分区中分别配置数据焊区区(95a-95d)，按照字结构，在4个分区的每一个中有选择地使用数据焊区。从而实现了能够安装在单芯片封装及多芯片封装中的半导体存储器芯片。

Description

半导体电路器件
技术领域
本发明涉及半导体电路器件，特别是涉及安装在多种封装中的半导体电路器件。更特定地说，本发明涉及可用同一芯片结构安装在多种封装中的半导体存储器的结构。更特定地说，本发明涉及可用同一芯片结构安装在单芯片封装及多芯片封装中的半导体存储器。
背景技术
在半导体芯片上形成的半导体电路作为最终产品在出厂前被安装在封装中。用该封装的引脚端子与电路板上的布线进行电连接，或者用封装来保护半导体芯片，使之免受外部污染源及来自外部的机械应力和电磁等外部不良因素的影响。
根据所应用的电路板系统的结构，这种封装存在多种封装形式。近年来，为在电路板的两面进行安装，被称作表面安装器件(SMD)的封装得到广泛应用。
图72是概略地示出了现有SMD之一的TSOP(thin small outlinepackage：薄型小外形封装)的外观。在图72中，TSOP用模塑树脂MRJ密封内部的半导体芯片。该模塑树脂MRJ具有矩形形状，沿其两边配置有端子PT。在图72中，代表性地示出了沿其一边配置的引线端子。
通常，引线端子PT为鸥翼(L引线)形，将该引线端子PT用焊料焊接在电路板上，因为引线端子PT未被插入电路板上所形成的贯通孔中，所以在电路板的两面都可以配置该TSOP。
TSOP的厚度极薄，薄至1mm左右，并且，引线端子PT的形状是鸥翼形，引脚端子的形状比J形引线的SOJ(small outline with Jleads：带J形引线的小外形)容易加工，因而可把引线的节距做小。
用这种薄型封装且只沿其矩形形状封装的长边配置引线端子PT的封装形式，此外还有作为纵型表面安装器件的SVP(表面纵向封装)及厚度为0.5mm的薄型USOP(超小外形封装)，作为半导体存储器的封装得到广泛应用。
在便携式装置等的用途中要求高密度安装。在这种用途中，用在1个封装内配置多个芯片的MCP(多芯片封装)替代TSOP这样的在1个封装内配置1个芯片的SCP(单芯片封装)。这种MCP包括多个芯片在平面上被安装在插入物(基板)上的MCM(多芯片组件)型及在插入物上层叠多个半导体芯片的层叠型。
图73概略地示出了现有的层叠型MCP的结构。在图73中，对于层叠型MCP来说，是在插入物IPS上层叠半导体芯片CH3-CH1，在半导体芯片CH1与CH2之间配置支撑绝缘体ISD1，在半导体芯片CH2与CH3之间配置支撑绝缘体ISD2。在插入物IPS与半导体芯片CH3之间配置支撑绝缘体ISD3。
在该支撑绝缘体ISD3上形成贯通孔，在半导体芯片CH3上形成的焊区通过焊料球SLS与在插入物IPS上形成的焊区PD连接。
对于半导体芯片CH1来说，在焊区上形成的焊料球(微凸点)SLS通过键合丝BW1a及BW1b与在该插入物IPS上形成的焊区PD电连接。
对半导体芯片CH2来说，在焊区上形成的焊料球SLS通过键合丝BW2a及BW2b与插入物IPS上的、图中未示出的焊区电连接。该插入物IPS在内部形成布线，在其表面上形成的焊区PD与在背面形成的凸点球BPS连接。也可以在支撑绝缘体ISD上形成内部布线。
这些半导体芯片CH1-CH3及焊区PD用模塑树脂MRJ密封。
如该图73所示，在层叠型MCP中层叠式地安装了多个半导体芯片CH1-CH3，因而能在小的占有面积上安装多个芯片。
图74是概略地示出了该MCP的背面的图。在MCP背面，凸点球BPS被配置成阵列状。该凸点球BPS与在安装电路板上形成的焊料球连接。因而，在该MCP上不使用引线端子，借助于凸点球BPS就能进行半导体芯片CH1-CH3与外部装置的电连接。在膜塑树脂MRJ的背面，通过将凸点球BPS配置成阵列状能够配置多个凸点球，因而能够增多输入输出信号/数据的数量。把这种凸点球配置成阵列状的封装称作BGP(球栅格封装)。因而，MCP也是BGP的一种。
现将半导体存储器作为一种半导体电路器件考虑。在半导体存储器中，为了用同一芯片结构与不同的字结构(输入输出数据位数)对应，通过掩模布线或用键合丝连接的焊区电位的设定等方法切换字结构，就可以进行与多种字结构的对应。内部电路结构是相同的，只是所使用的数据输入输出电路的数量不同，这就能用一种芯片结构对应于多种字结构，并能够改善制造/设计效率。
然而，在封装不同的情况下，焊区的配置不同，必须根据这种封装分别地对半导体芯片的内部电路布局进行最佳化。以往，例如对于SCP的BGP(球栅格封装)及TSOP，须分别进行焊区配置的最佳化。
特别是在半导体存储器中，逻辑电路与集成在同一半导体芯片上的埋入式DRAM(动态随机存取存储器)不同，在输入输出数据位数少(32位)时，一般用TSOP作为安装的封装。对于这种TSOP，以往在半导体存储器中一般用LOC(芯片上的引线)结构，在芯片中央部配置焊区能够减少芯片面积。
在BGP中如果不采取这种LOC结构，则用引线键合、TAB(tapeautomated bonding：带式自动键合)及倒装芯片键合等进行芯片焊区与封装端子(凸点球)的电连接。
因而，不能把在这种TSOP封装中具有最佳化焊区配置的半导体存储器芯片应用于BGP。
而且，在处理的用途中，对存储器所要求的存储容量不同。例如，在进行简单处理的场合需要1个128兆比特的存储器芯片，另外，例如在便携式装置等中，为处理图像数据/声音数据则有要求256兆比特存储容量的情况。
为了用已有的128兆比特的存储器芯片实现256兆比特的存储器，只简单地利用2个128兆比特的存储器即可。在这种用2个TSOP满足所要求的存储容量的情况下，存储器的占有面积变大，对便携式装置小型化是一大障碍。
于是，考虑把具有与TSOP存储器芯片相同结构的存储器芯片用于MCP以实现256兆比特的存储器的情况。然而，MCP是BGP，因而应用于该TSOP的存储器芯片不能应用于MCP。
而且，对128兆比特存储器所要求的规格与对256兆比特存储器所要求的规格往往不同。例如，在256兆比特存储器中字结构为16位的情况下更新周期是8K周期。另一方面，在128兆比特存储器中字结构为16位的情况下更新周期是4K周期。因而，这种情况下，在原封不动地用2个128兆比特存储器不能实现256兆比特存储器。
发明内容
本发明的目的在于提供一种半导体电路器件，它能以同一芯片结构应用于单芯片封装及多芯片封装。
本发明的另一目的在于提供一种半导体电路器件，它具有能用在单芯片封装中安装的2个存储器芯片来形成多芯片封装的芯片布局。
本发明的又一目的在于提供一种半导体存储器的内部数据总线结构，它能安装在多种封装形式中。
本发明的又一目的在于提供一种半导体存储器，它在各种内部数据总线结构中都能与字结构无关地准确地进行存储单元的试验。
本发明第1方面的半导体电路器件包括在半导体芯片上形成的含有供存储数据的存储单元的内部电路以及配置在内部电路的外部区域的芯片周围的多个焊区。这多个焊区包括分散配置在芯片的至少4个分区的外围部分并按照内部电路的输入输出的数据的字结构在各分区有选择地使用的多个数据焊区。
本发明第2方面的半导体电路器件包括：多个存储单元；在测试工作模式中对多个存储单元中规定的存储单元传送同时写入的数据的测试写入数据线；在测试工作模式中把测试写入数据线的数据同时写入到规定数目的存储单元的写入电路；以及压缩规定数目的存储单元的数据并把该数据输出到与测试写入数据线不同的测试读出数据线的压缩电路。在通常工作模式中，测试写入数据线及测试读出数据线传送写入数据及读出数据双方。
本发明第3方面的半导体电路器件包括：各自更新存储数据所必须的多个存储单元；用设定的更新周期更新多个存储单元中的存储数据用的更新电路；以及按照所容纳的安装的封装固定地设定更新周期用的更新周期设定电路。
本发明第4方面的半导体电路器件包括：分别配置在芯片的4个分区并各自输入输出数据的多个输入输出电路；以及分别对应于这4个分区配置，在激活时各自输入对于对应区域的输入输出电路的数据写入及读出都施加掩蔽的多个掩蔽信号的掩蔽焊区。
本发明第5方面的半导体电路器件包括：具有多个存储单元的存储器阵列；各自与存储器阵列中所选择的存储单元进行数据授受的多条全局数据线；对应于各全局数据线配置的、在激活时各自将对应的全局数据线的数据进行放大并输出的多个前置放大电路；具有规定的位宽度并传送多个前置放大电路的输出信号的内部数据总线；具有与内部数据总线的总线数相同数目的焊区并对应于内部数据总线的总线线配置的多个焊区；以及至少根据字结构信息设定内部数据总线的总线线与多个焊区的耦合的焊区连接电路。
即使在进行多芯片封装的安装时，通过分散在半导体芯片的4个分区外围部配置数据焊区也能容易地与多芯片封装的球栅格阵列对应地配置数据焊区。对于单芯片封装及多芯片封装能利用同一结构的半导体芯片。
而且，在多芯片测试时，通过分别设置1位测试写入数据传送总线及传送多位测试读出结果的数据线，能够使连接在总线上的测试数据写入电路/读出电路分散，从而能降低总线的负荷，在通常工作模式中也能以高速传送数据(因为不必根据字结构分别将专用的写入/读出数据总线连接在同一数据总线上)。
另外，通过根据安装的封装改变更新周期，可根据安装的封装的存储器的存储容量以最佳的周期进行更新，从而能确切地保持存储数据。
另外，对于分别对应于芯片的4个分区而配置的存储电路，通过分别施加数据输入输出掩蔽信号可对4个分区的每一个中的数据输入输出都施加掩蔽，这使得数据输入输出掩蔽焊区与数据端子之间的连接变得容易，从而可以简化多芯片封装的安装时的焊区与端子的数据布线的布局。
而且，通过至少按照字结构信息设定内部数据总线与焊区的连接，就可以与字结构无关地把内部的前置放大器等读出电路的结构做得相同，从而能简化内部数据读出部的布局。
通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
附图说明
图1是概略地表示本发明的半导体电路器件的多芯片封装安装时的结构的图。
图2是概略地表示本发明的半导体电路器件主要部分的结构的图。
图3是概略地表示图2所示的存储器阵列的结构的图。
图4是概略地表示图2所示的更新控制电路及行相关控制电路的结构的图。
图5是概略地表示图4所示的存储体控制电路及图2所示的行相关电路的结构的图。
图6是表示图4所示的更新区域指定电路结构的一例的图。
图7A是表示8K更新周期时的更新存储体，图7B是表示4K更新周期时的更新存储体的图。
图8是表示图2所示的更新周期设定电路结构的一例的图。
图9是表示图2所示的更新周期设定电路的另一种结构的图。
图10是表示图4所示的更新定时器结构的一例的图。
图11是表示图10所示的偏压设定电路结构的一例的图。
图12是表示图10所示的环形振荡电路结构的一例的图。
图13是概略地表示图4所示的更新定时器的另一种结构的图。
图14是表示图13所示的计数器结构的一例的图。
图15A是表示128兆比特存储器的外部行地址结构，图15B是表示256兆比特存储器的外部行地址结构的图。
图16是表示本发明的实施例2的半导体电路器件的存储器阵列的地址分配的图。
图17是概略地表示图16所示的存储器阵列的全局数据线配置的图。
图18是概略地表示在本发明的实施例2中的数据线选择部的结构的图。
图19是概略地表示在本发明的实施例2中的数据线选择信号发生部的结构的图。
图20是概略地表示在本发明的实施例2中的写入/读出控制部的结构的图。
图21是概略地表示在本发明的实施例2中的内部写入/读出部的结构的图。
图22是概略地表示本发明的实施例3的半导体电路器件的焊区配置的图。
图23是概略地表示图22所示的DQ焊区组及DQ焊区的配置的图。
图24是表示本发明的实施例3的多芯片封装安装时的芯片配置的一例的图。
图25是表示本发明的实施例3的多芯片封装安装时的另一种芯片配置的图。
图26A-26D是概略地表示本发明的实施例4的半导体电路器件中的使用数据焊区的配置图。
图27是概略地表示本发明的实施例4的数据焊区的配置的图。
图28是具体地表示本发明的实施例4的半导体电路器件的焊区配置的图。
图29是概略地表示本发明的实施例5的半导体电路器件在×32位的字结构时进行压缩测试的部分的结构的图。
图30是概略地表示在×16位的字结构时进行压缩测试的部分的结构的图。
图31是概略地表示本发明的实施例5的半导体电路器件在×8位的字结构时进行压缩工作部分的结构的图
图32是表示本发明的实施例5的半导体电路器件的数据焊区及压缩结果输出焊区的配置例的图。
图33是概略地表示本发明的实施例6的半导体电路器件的内部数据焊区配置的图。
图34是更具体地表示图33所示的内部数据总线配置的图。
图35是概略地表示本发明的实施例6的半导体电路器件的存储器子块与内部数据总线的连接的图。
图36是概略地表示本发明的实施例6的半导体电路器件在×16位的字结构时的内部数据总线与存储器块的连接的图。
图37是概略地表示本发明的实施例6的半导体电路器件在×8位的字结构时的存储器子块与内部数据总线的连接的图。
图38是概略地表示本发明实施例6的变例的存储器阵列的数据位的分配的图。
图39是概略地表示本发明实施例6的变例的半导体电路器件的内部数据写入/读出部结构的图。
图40是表示图39所示的多路调制器结构的一例的图。
图41是概略地表示本发明实施例6的变例在×32位的字结构时的内部数据总线与全局数据线的连接的图。
图42是概略地表示本发明实施例6的变例在×16位的字结构时的内部数据总线与全局数据线的连接的图。
图43是概略地表示本发明的实施例6的变例在×8位的字结构时的全局数据线与内部数据线的连接的图。
图44是概略地表示本发明的实施例7的内部数据总线结构的图。
图45是概略地表示本发明的实施例7的半导体电路器件的数据焊区配置的图。
图46是概略地表示本发明的实施例7的半导体电路器件在多芯片封装安装时的结构的图。
图47是具体地表示在本发明的实施例7中的数据焊区配置的图。
图48是概略地表示本发明的实施例7的变例的图。
图49是表示图48所示的数据线切换电路的结构的一例的图。
图50是表示本发明的实施例7的半导体电路器件在单芯片封装安装时的键合形态的一例的图。
图51是概略地表示本发明的实施例8的半导体电路器件的主要部分的结构的图
图52是表示图51所示的全局数据线选择用多路调制器结构的一例的图。
图53是表示图51所示的×8位的字结构用多路调制器结构的一例的图。
图54是表示图51所示的×16位的字结构用多路调制器结构的一例的图。
图55是概略地表示本发明的实施例8的半导体电路器件的数据焊区与选择存储单元的对应的图。
图56是概略地表示本发明实施例8的变例的结构的图。
图57是概略地表示本发明的实施例9的半导体电路器件的主要部分结构的图。
图58是更具体地表示图57所示的内部写入/读出电路的结构的图。
图59是表示图58所示的写驱动器的结构的一例的图。
图60是表示图58所示的前置放大器的结构的一例的图。
图61是表示图58所示的压缩器的结构的一例的图。
图62是表示本发明的实施例9的半导体电路器件的数据输入输出部分的结构的一例的图。
图63是概略地表示本发明的实施例10的半导体电路器件的主要部分结构的图。
图64是具体地表示图63所示的结构中的内部数据总线与传输数据的关系的图。
图65是概略地表示本发明的实施例10的变例的半导体电路器件的主要部分的结构的图。
图66是具体地表示图65所示的结构的内部数据总线与多位测试传输数据的关系的图。
图67是具体地表示在本发明的实施例10中的内部数据线与多位测试时的传送数据的对应关系的图。
图68是概略地表示本发明的实施例11的半导体电路器件的主要部分的结构的图。
图69是概略地表示在本发明的实施例11中的测试数据与存储单元写入数据的对应关系的图。
图70是概略地表示在本发明的实施例11中的测试数据与存储单元写入数据的对应关系的图。
图71是概略地表示在本发明的实施例11中的通常工作模式中的写入数据与外部数据的对应关系的图。
图72是概略地表示现有的单芯片封装的结构的图。
图73是概略地表示现有的多芯片封装安装时的芯片配置的图。
图74是概略地表示图73所示的多芯片封装时的数据端子配置的图。
具体实施方式
(实施例1)
图1是概略地示出本发明实施例1的半导体电路器件的结构的图。在图1中，用单芯片封装用的半导体芯片1实现在多芯片封装(MCP)中安装的半导体存储器2。半导体存储器芯片1具有128兆比特的存储容量，其字结构是16位。
半导体存储器芯片1a及1b的存储容量同为128兆比特，字结构是16位。使这两个半导体存储器芯片1a及1b同时工作。因此，该半导体存储器2具有256兆比特存储容量，字结构为32位。
另一方面，若把半导体存储器芯片1a及1b制成×8位的字结构，在使这两个半导体芯片1a及1b同时工作的情况下字结构则为×16位的字结构。在使半导体存储器芯片1a及1b中的一个工作的情况下必须根据行地址信号的最高位选择芯片，行地址信号的分配则与128兆比特结构的半导体存储器芯片的情况不同。因而，用2个同样芯片结构的半导体存储器芯片不能实现256兆比特的半导体存储器。所以，在用同样结构的半导体存储器芯片增大存储容量的情况下，这两个半导体存储器芯片1a及1b需同时工作。
另外，在对半导体存储器2进行更新的情况下必须同时对半导体存储器芯片1a及1b并行地进行更新。这种情况下更新时的电流消耗增大。尤其是在所设定的自更新模式例如停电模式等要求保持数据时，因为要求低消耗电流，所以不能满足该低功耗规格。
而且，一般地说，对于128兆比特半导体存储器，更新周期按规格被设定为4K更新周期。另一方面，对于256兆比特存储器，在字结构为×16位时按更新周期规格通常设定为8K更新周期。因而，用2个×8位的128兆比特存储器芯片不能实现×16位的256兆比特存储器。
这里，对于4K更新周期，为了1次更新全部存储单元，要求进行4K次更新；而对于8K更新周期，通过进行8K次更新可进行1次对全部存储单元的更新。因而，在8K更新周期中更新行数为8K条，在4K更新周期中更新行数为4K条。在1次的更新工作中选择1条更新行进行更新。更新行由更新地址指定，因而有与存储单元连接的字线在同一行的情况及在不同行的情况。
对于本实施例1，在半导体存储器芯片1中，以按照所安装的封装及字结构能在4K更新周期及8K更新周期之间切换更新周期的方式，可以在1块半导体存储器芯片上有选择地执行4K更新周期及8K更新周期。
图2是概略地示出了在图1所示半导体存储器芯片1(1a、1b)上所形成的半导体电路器件(以下简称为半导体存储器)的主要部分的结构的图。
在图2中，半导体存储器包含具有被配置成行列状的多个存储单元MC的存储器阵列10。在该存储器阵列10中，字线WL与存储单元MC的行对应地配置，位线对BLP与存储单元MC的列对应地配置。一般地说，存储单元MC用1个晶体管/1个电容器型的DRAM(动态随机存取存储器)单元构成。因而，信息以电荷的形态被存储在电容器中，所以必须用规定的周期对周期性地再写入的存储数据进行更新。
半导体存储器还含有：按照安装该半导体存储器芯片1的封装种类及字结构设定更新周期的更新周期设定电路11；在执行更新时根据来自更新周期设定电路11的更新周期指定信号RFF8K用设定的周期生成必要的控制信号的更新控制电路12；根据来自更新控制电路12的更新控制信号生成为了进行与存储单元阵列10的行选择有关的工作所必需的控制信号的行相关控制电路13；以及根据来自行相关控制电路13的行相关控制信号进行与存储器阵列10的行选择有关的工作的行相关电路14。
该行相关电路14含有：驱动字线WL到选择状态的字线选择/驱动电路；检测连接在选择字线上的存储单元MC的存储数据并进行放大及再写入的读出放大器；在备用状态时把位线对BLP的各位线设定为规定电平的位线预充电/均衡电路。
位线对BLP含有存储单元选择时传输互补数据的位线BL及ZBL。存储单元MC与该互补位线BL及ZBL的一方与字线WL的交叉部对应地配置。
对于图2所示结构，在该半导体存储器芯片1被安装在单芯片封装中时，更新周期设定电路11设定4K更新周期，另一方面，在多芯片封装安装时，在×16位的字结构(对于单块半导体芯片为×8位的字结构)中，设定8K更新周期。更新控制电路12按照该更新周期指定信号REF8K用设定的周期发布更新要求，进行更新地址的更新，生成更新激活信号并供给行相关控制电路13。
行相关控制电路13根据来自更新控制电路12的更新激活信号，为用规定的时序把与更新地址指定的行对应的字线驱动到选择状态而生成各种行相关控制信号。行相关电路14根据来自该行相关控制电路13的控制信号，以规定的时序按照更新地址信号进行对应的字线的选择、读出工作及恢复工作(再写入工作)。
因而，在更新控制电路12中，对于8K更新周期，激活更新工作的间隔被设定为4K更新周期时的1/2。因而，在单芯片封装安装时，通过倍增更新行的数目，即使同时进行半导体存储器芯片1a及1b的更新，各存储单元的更新间隔也成为相同，例如为64ms，用同一芯片结构能可靠地进行更新并保持存储数据。
此外，因为更新行倍增了，所以在1次更新时工作的读出放大器的数目可以减半，并可以减少在更新工作时1个半导体存储器芯片中消耗的电流，对于256兆比特结构来说，能够防止更新时消耗电流增大。
图3是概略地示出了图2所示存储单元阵列10的结构。如图3所示，存储单元阵列10被分割为4个存储体A-D。这些存储体A-D由存储体地址BA<1:0>指定。在图3中，作为一例示出了作为存储体地址BA<1:0>的(0，0)、(0，1)、(1，0)及(1，1)分别分配给存储体A-D的情况。
图4是更具体地示出了图2所示的更新控制电路12及行相关控制电路13的结构的图。在图4中，该半导体存储器含有对从外部指定工作模式的指令CMD进行译码并生成内部工作指示信号的指令译码器20。该指令译码器20在图中未示出的时钟信号的例如上升沿取入由外部给予的指令CMD并对其译码，生成特定该指令指定的工作模式的工作模式指示信号。在图4中，代表性地示出了指示从指令译码器20驱动到存储器阵列的选择状态的阵列激活指示信号ACT；指示选择阵列的非激活的预充电指示信号PRE；指示执行自更新的自更新进入信号SRFEN；以及指示结束自更新模式的自更新退出信号SRFEX。
更新控制电路12含有：激活时以规定的周期发布更新请求RFREQ的更新定时器31；按照来自指令译码器20的自更新进入信号SRFEN及自更新退出信号SRFEX启动更新定时器31，并按照来自更新定时器31的更新请求RFREQ生成更新激活信号RFACT及更新结束指示信号RAPRE的更新执行控制电路32；在更新执行控制电路32的控制下，生成更新地QAD的更新地址计数器33；以及按照来自更新地址计数器33的更新地址位QAD<12>及更新周期指定信号REF8K指定更新区域(更新存储体)的更新区域指定电路34。
更新执行控制电路32如果激活自更新进入信号SRFEN，则启动更新定时器31，如果激活自更新退出信号SRFEX，则非激活更新定时器31，并结束更新工作。该更新执行控制电路32若发布更新请求RFREQ，则激活更新激活信号RFACT，若规定的时间(更新时恢复数据所需要的时间)结束，则激活更新结束指示信号RFPRE。
更新地址计数器33每执行一次更新，该计数器即增分或减分。更新地址计数器33生成13位更新地址位QAD<12:0>即是一例。在图4中，代表性地示出了来自更新地址计数器33的最高位更新地址位QAD<12>。
在更新周期指定信号REF8K处于激活状态时，更新区域指定电路34按照更新地址位QAD<12>指定更新区域(更新存储体)。在更新周期指定信号REF8K为L电平时，不论该更新地址位QAD<12>如何，更新区域指定电路34对所有的存储体同时地激活更新工作。该更新周期指定信号REF8K通过掩模布线或模式设定用的焊区的电位的固定，按照半导体存储器的安装的封装及字结构设定其逻辑电平。
行相关控制电路13含有：按照来自指令译码器20的阵列激活指示信号ACT和预充电指示信号PRE及来自更新执行控制电路32的更新激活信号RFACT和更新结束指示信号RFPRE，在存储体A-D中生成共同的主阵列激活指示信号MACT及主预充电指示信号MPRE的行相关控制信号发生电路21；分别与存储体A-D对应地设置的存储体控制电路22a-22d。来自更新区域指定电路34的存储体指定信号/STPAB被供给存储体A控制电路22a及存储体B控制电路22b，对于存储体C控制电路22c及存储体D控制电路22d，则供给来自更新区域指定电路34的存储体指定信号/STPCD。
对这些存储体控制电路22(存储体A控制电路22a-存储体D控制电路22d的总称)提供存储体地址BA<1:0>。另外，对这些存储体控制电路22a-22d还供给主阵列激活指示信号MACT及主预充电指示信号MPRE。
激活时，这些存储体控制电路22a-22d分别生成激活对应的存储体的行选择工作的阵列激活信号RASA-RASD。这些存储体控制电路22a-22d能相互独立地驱动到激活/非激活状态。在通常工作模式中，阵列激活信号RASA-RASD之一按照存储体地址BA<1:0>而被激活/非激活。在更新工作模式中，该阵列激活信号RASA-RASD中的2个或4个同时被激活。
图5是概略地示出了1个存储体中的行相关控制电路及行相关电路的结构的图。在图5中，存储体控制电路22i含有：对存储体地址BA<1:0>进行译码的存储体译码器41；接受来自存储体译码器41的存储体选择信号BAi和更新存储体指定信号/STP的OR门42；接受门电路42的输出信号和主阵列激活指示信号MACT的AND门43；接受主预充电指示信号MPRE和OR门42的输出信号的AND门44；响应于AND门43的输出信号的上升而被置位并且响应于AND门44的输出信号的上升而被复位的置位/复位触发器45；以及按照来自该置位/复位触发器45的阵列激活信号RASi以规定的时序发生行相关控制信号的行相关控制信号发生电路46。
存储体译码器41也可以共同地被设置在存储体控制电路22a-22d中。若存储体选择信号BAi成为H电平或更新存储体指定信号/STP成为H电平，则OR门42输出H电平的信号。因而，在指定的存储体中，可根据主阵列激活指示信号MACT及主预充电指示信号MPRE进行阵列激活信号RASi的激活/非激活。在阵列激活信号RASi处于激活状态期间，该存储体维持选择状态，选择字线维持在选择状态。
行相关控制信号发生电路46生成位线预充电/均衡指示信号、读出放大器激活信号、字线驱动定时信号及行译码器选通信号。在选择存储体中，地址指定的行按照该行相关控制信号发生电路46的控制信号被驱动到选择状态，对连接在该选择行的字线上的存储单元数据进行读出、放大及闩锁。
该行相关电路含有：在激活时，对通过多路调制器51给予的地址信号进行译码并生成字线选择信号WS的行译码器52。行译码器52把在对应的存储器存储体阵列50中配置的4K行中的1行驱动到选择状态。在这种情况下，也可通过1行的指定把2条字线驱动到选择状态。
多路调制器51被共同设置在存储体A-D上，按照选择信号MX从
来自更新地址计数器(参照图4)的更新地址QAD<11:0>和来自外部的地址信号AD<11:0>中选择一方。在更新工作时，选择信号MX被设定为选择更新地址QAD<11:0>的状态。
图6是表示图4所示的更新区域指定电路34的结构的一例的图。在图6中，更新区域指定电路34含有：接受更新地址位QAD<12>及更新周期指定信号REF8K的NAND门34a；接受更新地址位QAD<12>及更新周期指定信号REF8K的门电路34b；接受更新模式指示信号REFM及NAND门34a的输出信号而生成更新区域指定信号/STPAB的AND门34c；以及接受更新模式指定信号REFM及门电路34b的输出信号而生成更新区域指定信号/STPCD的AND门34d。
在激活时，即为L电平时，更新区域指定信号/STPAB停止对存储体A及B的更新。在激活时，即为L电平时，更新区域指定信号/STPCD停止对存储体C及D的更新。
在自更新模式及自动更新模式中，更新模式指示信号REFM被设定为H电平。在自更新模式中，在内部以设定的周期执行更新。在自动更新模式中，按照来自外部的自动更新模式指示信号在内部生成更新地址并进行更新。
在图4所示的更新执行控制电路32的控制下，该更新模式指示信号根据来自指令译码器20的自更新进入信号SRFEN、自更新退出信号SRFEX以及图中未示出的自动更新模式指示信号ARF而被设定。因而，在通常工作模式中，自更新区域指定信号/STPAB及/STPCD均为L电平。如图5所示，在这种状态下，利用OR门42根据存储体选择信号Bai来选择存储体。
在更新周期指定信号REF8K被设定为H电平并指定8K更新周期时，NAND门34a及门电路34b根据更新地址位QAD<12>生成互补信号。因而，在这种8K更新周期时执行更新的情况下，根据更新地址位QAD<12>，更新区域指定信号/STPAB及/STPCD中的一方被设定为H电平，另一方被设定为L电平。
另一方面，在更新周期指定信号REF8K被设定为L电平的情况下，该NAND门34a及门电路34b的输出信号被设定为H电平。因而，在更新模式中，更新区域指定信号/STPAB及/STPCD均被设定为H电平，在存储体A-D中共同地执行更新。
因而，如图7A所示，在更新周期指定信号REF8K被设定为H电平以指定8K更新周期的情况下，存储体A和存储体B或存储体C和存储体D同时被更新。该被更新的存储体按照更新存储体地址位QAD<12>而被指定。
另一方面，如图7B所示，在更新周期指定信号RFE8K被设定为L电平的情况下，存储体A-D同时被更新。从而，在用2个半导体存储器芯片在多芯片封装中进行安装的情况下，通过执行8K更新周期可对4个存储体同时进行更新，在4K更新周期及8K更新周期中的更新时的消耗电流变得相同，就能用同一芯片结构实现在单芯片封装及多芯片封装中安装的半导体电路器件。因而，即使在例如用2个128兆比特(×8位的字结构)的半导体存储器芯片来实现256兆比特(×16位的字结构)的情况下，也能不增大更新模式中的消耗电流而进行更新。
另外，在8K更新周期时，存储体A及存储体D同时被更新，同样，也可以存储体C及存储体B同时被更新。这种情况下，能够使同时工作的电路部分分散在芯片上，从而可以防止功率集中，能够有效地进行散热。
而且，在8K更新周期及4K更新周期中，存储单元必须例如每64ms进行更新。因而，对于这种8K更新周期及4K更新周期的设定，如后面将要详细说明该结构的那样，对于8K更新周期，把更新要求发布间隔例如设定为8μs，而在4K更新周期时则设定为16μs。
例如，在256兆比特存储器中，对于×8位及×32位的字结构，更新周期按规格定为4K更新周期；对于所有的字结构，在128兆比特存储器中更新周期按规格也可以定为4K更新周期。在这种情况下，在用2个×8位的字结构的128兆比特半导体存储器芯片制作×16位的字结构的256兆比特多芯片封装存储器时，其更新周期被设定为8K更新周期。由此，就能用128兆比特半导体存储器来实现256兆比特MCP存储器，而与字结构无关。
另外，所设定的更新周期对单芯片封装存储器和多芯片封装存储器也可以是不同的，具体数值并不限定于上述的数值。可以根据安装封装的情况适当地设定更新周期。
[更新周期设定电路的结构1]
图8是示出图2所示的更新周期设定电路11的结构的一例的图。在图8中，更新周期设定电路11含有：源极被连接在电源节点上且栅极被连接在接地节点上的P沟道MOS晶体管(绝缘栅型场效应晶体管)11a；连接在MOS晶体管11a的漏极节点与节点ND1之间的可熔断连接元件(熔丝元件)11b；连接在节点ND1与接地节点之间的电阻元件11c；使节点ND1上的电压信号反转而生成更新周期指定信号REF8K的反相器11d；以及连接在节点ND1与接地节点之间并在其栅极上接受反相器11d的输出信号REF8K的N沟道MOS晶体管11e。
MOS晶体管11a的栅极接受接地电压以维持常通状态，具有作为限流元件的功能。电阻元件11c的电阻值比MOS晶体管11a的沟道电阻大得多。
在把更新周期设定为8K更新周期时，连接元件11b熔断，在把更新周期设定为4K更新周期时，连接元件11b维持在非熔断状态。连接元件11b为熔断状态时，节点ND1由电阻元件11c维持在接地电压电平，更新周期指定信号REF8K通过反相器11d被驱动到H电平。更新周期指定信号REF8K若成为H电平则MOS晶体管11e导通，节点ND1被可靠地维持在接地电压电平。
在连接元件11b处于非熔断状态的情况下，因经过MOS晶体管11a供给的电流而节点ND1的电压电平上升，更新周期指定信号REF8K通过反相器11d被置为L电平。在这种状态下，MOS晶体管11e维持在非导通状态。在这种状态下，虽然经电阻元件11c流过电流，但因该电阻元件11c的电阻值十分大，所流过的电流受到充分抑制。
并且，也可响应于电源接通检测信号等的复位信号而使在规定期间导通的晶体管与电阻元件11c串联连接。在初期设定时晶体管导通，节点ND1被驱动到接地电压电平，如果晶体管为非导通状态，则按照连接元件的熔断/非熔断状态设定更新周期指定信号REF8K的电压电平。若晶体管仅在初期设定期间导通，则能减少该电路消耗的电流。
在任一种结构中，都能根据连接元件11b的熔断/非熔断而有选择地把更新周期设定为8K更新周期及4K更新周期。
[更新周期设定电路的结构2]
图9是示出图2所示的更新周期设定电路11的另一种结构的图。在图9中，更新周期设定电路11在以下方面与图8所示的更新周期设定电路11的结构不同。即：对于图9所示的更新周期设定电路11，节点ND1与焊区11g连接。不设连接元件11b及MOS晶体管11a。更新周期设定信号REF8K从接受反相器11d的输出信号的反相器11f被输出。
焊区11g通过键合丝61有选择地与电源端子60连接。该图9所示的更新周期设定电路11的另一种结构与图8所示的更新周期设定电路的结构相同，因而在对应的部分标以同样的参照序号而省略其详细说明。
对于图9所示的更新周期设定电路11，在设定8K更新周期的情况下，焊区11g通过键合丝61与电源端子60连接。对于这种情况，更新周期指定信号REF8K被设定为H电平。另一方面，在焊区11g被设定为关断状态的情况下，焊区11g与电源端子60分离，节点ND1因电阻元件11c而成为L电平，反相器11d的输出信号成为H电平而使MOS晶体管11e导通，节点ND1被保持在接地电压电平。反相器11f使反相器11d的输出信号反转而使更新周期指定信号REF8K成为L电平。
对于该图9所示的更新周期设定电路11，在用键合丝61连接焊区11g与电源端子60的情况下。为抑制从电源端子60通过电阻元件11c流向接地节点的电流，电阻元件11c的电阻值被做得足够大。
如图9所示，在封装安装时，可通过对焊区11g有选择地连接键合丝来设定该半导体存储器芯片的更新周期。
另外，焊区11g也可采用通过键合丝有选择地连接到接地端子的结构。这种情况下，电阻元件11c被连接在节点ND1与电源节点之间，并用连接在电源节点与节点ND1之间的P沟道MOS晶体管替代M0S晶体管11e。
而且，在初期设定时，按照复位信号导通的开关晶体管也可与电阻元件11c串联连接。
[更新定时器31的结构]
图10是概略地示出图4所示的更新定时器31的结构的图。在图10中，更新定时器31含有：在自更新模式指示信号SELRF激活时进行振荡工作的环形振荡电路31a；对环形振荡电路31a的振荡信号PHY进行计数并对每个规定的计数值发布更新请求RFREQ的计数器31b；以及按照更新周期指定信号REF8K调整环形振荡电路31a的工作电流的偏压设定电路31c。
如果自更新模式进入信号SRFEN被激活，则自更新模式指示信号SELRF被激活，如果使自更新模式退出信号SRFEX被激活，则自更新模式指示信号SELRF非激活。因而，环形振荡电路31a可在指定自更新模式期间进行振荡工作。
偏压设定电路31c按照更新周期指定信号REF8K设定偏压BIAS的电压电平并变更环形振荡电路31a的工作电流。在更新周期指定信号REF8K指定8K更新周期的情况下，来自偏压设定电路31c的偏压BIAS被增大，从而使环形振荡电路31a的工作电流增大并使其振荡周期变短。另一方面，在更新周期指定信号REF8K指定4K更新周期的情况下，来自偏压设定电路31c的偏压BIAS的电压电平降低，环形振荡电路31a的工作电流减小，比该环形振荡电路31a的振荡周期为8K更新周期时电流减少，其振荡周期变长。
此时，在4K更新周期作为缺省值而被设定的情况下，在4K更新周期时，环形振荡电路31a的偏压BIAS被设定为缺省值。在8K更新周期时，其偏压BIAS偏离缺省值而改变(比缺省值高)，振荡周期变短。
计数器31b对来自该环形振荡电路31a的振荡信号PHY进行计数，在每个规定的计数值发布更新请求RFREQ。因而，如果环形振荡电路31a的振荡周期变短，则来自计数器31b的更新请求RFREQ的发布周期变短，在8K更新周期时可用例如8μs间隔发布更新请求RFREQ。在这种情况下，对于4K更新周期，环形振荡电路31a的振荡周期被设定为8K更新周期时的1/2，来自计数器31b的更新请求RFREQ例如每16μs发布一次。
通过利用图10所示的更新定时器31，可用同一电路结构按照更新周期指定信号REF8K改变更新请求RFREQ的发布周期，对于8K更新周期，通过缩短更新请求RFREQ的发布周期，可把各存储单元的更新间隔设为与4K更新周期时相同，从而可以可靠地保持存储数据。
图11是示出了图10所示偏压设定电路31c的结构的一例的图。在图11中，偏压设定电路31c含有：连接在电源节点与节点ND2之间的并且其栅极与节点ND2连接的P沟道MOS晶体管PQ1；连接在电源节点与节点ND3之间的并且其栅极与节点ND2连接的P沟道MOS晶体管PQ2；连接在节点ND2与接地节点之间的并且其栅极接受基准电压BIASL的N沟道MOS晶体管NQ1；连接在节点ND3与接地节点之间的并且其栅极与节点ND3连接的N沟道MOS晶体管NQ2；连接在电源节点与节点ND3之间的并且其栅极通过反相器接受更新周期指定信号REF8K的P沟道MOS晶体管PQ3。偏压BIAS从节点ND3输出。
在该图11所示的偏压设定电路31c的结构中，MOS晶体管PQ1及PQ2构成电流镜电路，在两者尺寸相同的情况下分别把同样大小的电流供给MOS晶体管NQ1及NQ2。现在，更新周期指定信号REF8K为L电平，在指定4K更新周期的情况下MOS晶体管PQ3为非导通状态。在这种状态下，MOS晶体管PQ1、PQ2、NQ1以及NQ2构成电压跟随器，偏压BIAS与基准电压BIASL为相同的电压电平。
由图中未示出的恒压发生电路供给基准电压BIASL。该恒压发生电路的输出驱动能力被设定为非常小，仅仅具有对MOS晶体管NQ1的栅极充电的能力。通过利用该偏压设定电路31c，可用大的驱动能力调整环形振荡电路31a中的电源晶体管的偏压(栅极电压)。
在把更新周期指定信号REF8K设定为H电平的情况下，MOS晶体管PQ3导通而把电流从电源节点供给节点ND3。从而，MOS晶体管NQ2的驱动电流增大，来自节点ND3的偏压BIAS的电压电平也随之上升。通过调整该MOS晶体管PQ3的尺寸(沟道的宽长比)来调整偏压BIAS的电压电平、调整环形振荡电路31a的工作电流，使得环形振荡电路31a的振荡周期在8K更新周期时能调整成4K更新周期时的振荡周期的2倍。
图12是示出了图10所示的环形振荡电路31a的结构的一例的图。在图12中，环形振荡电路34a含有：在第1输入端接受自更新模式指示信号SELRF的NAND电路NA1；接受NAND电路NA1的输出信号的呈2级纵向连接的反相器IV1及IV2；以及使反相器IV2的输出信号反转而生成振荡信号PHY的反相器IV3。反相器IV2的输出信号给予NAND电路NA1的第2输入端。
而且，环形振荡电路31a含有：在栅极接受偏压BIAS的N沟道MOS晶体管NQ5；其栅极与漏极相互连接并从电源节点向MOS晶体管NQ5提供电流的P沟道MOS晶体管PQ5；各自的栅极与MOS晶体管PQ5的栅极连接并对NAND电路NA1及反相器IV1、IV2供给充电电流的P沟道MOS晶体管PQ6-PQ8；以及分别与NAND电路NA1及反相器IV1、IV2对应地配置并在各自的栅极接受偏压BIAS的N沟道MOS晶体管NQ6及NQ8。
P沟道MOS晶体管PQ5向MOS晶体管NQ5供给驱动电流，与流经MOS晶体管NQ5的电流同样大小的电流流经MOS晶体管PQ5。MOS晶体管NQ5与MOS晶体管NQ2构成电流镜电路并按照该偏压BIAS向MOS晶体管NQ2供给镜像电流
MOS晶体管PQ6-PQ8与MOS晶体管PQ5构成电流镜电路并分别供给流经MOS晶体管PQ5的电流的镜像电流。因而，通过提高该偏压BIAS的电压电平，可使MOS晶体管NQ5-NQ8的驱动电流增大，MOS晶体管PQ5-PQ8的驱动电流也相应地增大并使该环形振荡电路31a的工作电流增大，使振荡周期变短。另一方面，在偏压BIAS低的情况下，MOS晶体管NQ5-NQ8的驱动电流降低，同样，MOS晶体管PQ5-PQ8的驱动电流也降低，使该环形振荡电路31a的工作电流降低，振荡周期变长。
自更新模式指示信号SELRF为L电平时，NAND电路NA1的输出信号为H电平，利用反相器IV3将振荡信号PHY固定为L电平。如果自更新模式SELRF变为H电平，则利用NAND电路NA1和反相器IV1及IV2等效地形成了3级反相器被连接成环形的环形振荡器，进行振荡工作。在该振荡工作时，用MOS晶体管PQ6-PQ8及NQ6-NQ8的驱动电流设定这些NAND电路NA1及反相器IV1、IV2的工作电流，从而设定其振荡周期。尤其是，在自更新模式指示信号SELRF为非激活时，为了将振荡信号PHY固定为L电平而设置反相器IV3，反相器IV3的工作电流不必因更新周期而变更。并且，该反相器IV3对反相器IV2的输出信号的波形进行整形并生成陡峭地变化的振荡信号PHY。
因而，利用该图10至图12所示的结构，可在所设定的更新周期中按照更新周期指定信号REF8K来设定更新定时器31发布的更新请求RFREQ的发布间隔。
[更新定时器的变例]
图13是概略地示出图10所示的更新定时器31的变例的结构的图。在图13中，更新定时器31含有在自更新模式指示信号SELRF激活时被激活并以规定的周期进行振荡工作的环形振荡电路31d，以及对环形振荡电路31d的振荡信号PHY进行计数并每当计数值到达规定值时发布更新请求RFREQ的计数器31e。对该计数器31e给予更新周期指定信号REF8K时，其规定的计数值按照更新周期而被设定。
对于该图13所示的更新定时器31的结构，环形振荡电路31d以规定的周期进行振荡工作，而与更新周期无关。对于计数器31e，根据更新周期指定信号REF8K变更发布更新请求的规定计数值。在更新周期指定信号REF8K指定8K更新周期时把发布更新请求RFREQ时的计数值设定为4K更新周期时的计数值的1/2。因此，在8K更新周期时能用4K更新周期时的1/2的周期发布更新请求RFREQ。
图14是示出了图13所示的计数器31e的结构的一例的图。在图14中，计数器31e含有：(n+1)位计数电路61；接受计数电路61的最高位(n)的输出计数位COn及更新周期指定信号REF8K的OR电路62；接受计数电路61的输出计数位CO0-COn-1和NOR电路62的输出信号的AND电路63；以及响应于AND电路63的输出信号的上升而发生单拍脉冲信号的单拍脉冲发生电路64。
从单拍脉冲发生电路64发布更新请求RFREQ。
计数电路61各自含有例如用D触发器构成的1位计数电路61a。在计数电路61中，如果计数值达到规定值，则输出计数值CO0-COn全部为“1”(对于(n+1)位计数电路结构的情况)。因而，更新周期指定信号REF8K被设定为H电平，在指定8K更新周期的情况下，因为OR电路62的输出是H电平，在计数电路的计数值CO0-COn-1全部为“1”时，AND电路63输出H电平的信号，而由单拍脉冲发生电路64发布更新请求RFREQ。另一方面，更新周期指定信号REF8K为L电平，在指定4K更新周期的情况下，在输出计数值CO0-COn为“1”时，AND电路63的输出信号为H电平，来自单拍脉冲发生电路64的更新请求RFREQ被激活。因而，在8K更新周期时能以4K更新周期时的更新请求RFREQ的发布周期的1/2的周期发布更新请求RFREQ。
如上所述，如果按照本发明的实施例1，根据所安装的封装形式，由于更新周期可以变更，所以能实现在1个芯片上容纳多种封装形式的半导体存储器芯片。
尤其是，通过在MCP中安装2个128兆比特半导体存储器芯片即可容易地实现256兆比特存储器。
(实施例2)
图15A及图15B是示出本发明的实施例2的存储器芯片的行地址的结构的图。如图15A所示，对于在单芯片封装中所安装的半导体存储器芯片1，给予12位的行地址RA<11:0>。另一方面，如图15B所示，对于在多芯片封装中所安装的半导体存储器芯片1a及1b，因为存储容量为2倍，所以共同地给予13位的行地址RA<12:0>。这些半导体存储器芯片1a及1b同时被存取。从而，在该图15B所示结构的情况下，与图15A所示的在单芯片封装中安装的半导体存储器芯片1相比，半导体存储器芯片1a及1b的输入输出数据位数被设定为它的1/2，总计而言，与单芯片封装中安装的半导体存储器芯片1输出输入相同字结构的数据。
对于图15A所示的半导体存储器芯片1，更新周期是4K更新周期，另一方面，对于图15B所示的在多芯片封装中安装的半导体存储器芯片1a及1b，更新周期是8K更新周期。该半导体存储器芯片1、1a及1b的内部结构相同。
在更新周期中，如前面图5所示，更新地址位QAD<12>用于存储体选择而不是用于字线选择。在通常工作模式时，按照存储体地址BA<1:0>进行存储体的选择。虽然考虑到在用行地址位RA<12>选择半导体存储器芯片1a及1b的情况，但此时半导体存储器芯片的内部结构尤其是译码器的结构必须变更。因而，在MCP安装时，将从外部给予的行地址位RA<12>用于列(数据线)选择。
图16是示出本发明的实施例2的存储体存储器阵列的数据线地址的分配的图。数据线地址指定从存储体存储器阵列50同时选择的数据线(全局数据线)。在内部写入/读出电路70中，根据数据线地址进行该全局数据线的选择。内部写入/读出电路70的结构将在后面说明，但它含有对应于各全局数据线而配置的写驱动器/前置放大器并根据数据线地址有选择地激活写驱动器/前置放大器。
存储体存储器阵列50在列方向(列延伸方向)被分割为上侧块UB和下侧块LB，上侧块UB及下侧块LB各自配置4K条字线WL。上侧块UB及下侧块LB各自按照行地址RA<11:0>将1条字线WL驱动到选择状态。因而，在存储体存储器阵列50中2条字线WL同时被驱动到选择状态。该存储体存储器阵列50被包含在1个存储体内。
如实施例1所示，对于4存储体结构，4K更新周期中同时更新全部存储体，另一方面，在8K更新周期中则同时更新2个存储体。对于1个存储体，可通过进行4K次更新把全部存储单元的存储数据更新1次。
上侧块UB沿着行方向(行延伸方向)被分割为上侧存储器块UMB0-UMB3。下侧块LB沿着行方向被分割为下侧存储器块LMB0-LMB3。
由在列方向排列的存储器块构成列块CMB。即，由上侧存储器块UMB0及下侧存储器块LMB0构成列块CMB0，由上侧存储器块UMB1及下侧存储器块LMB1构成列块CMB1。由上侧存储器块UMB2及下侧存储器块LMB2构成列块CMB2。由上侧存储器块UMB3及下侧存储器块LMB3构成列块CMB3。
外部列地址信号CA8被分配给列块CMB0及CMB2，列地址信号ZCA8被分配给列块CMB1及CMB3。该列地址信号CA8及ZCA8是由来自外部的列地址信号位CA<8>生成的互补信号。即，当列地址信号CA8为H电平时对列块CMB0及CMB2进行数据存取，当列地址信号ZCA8为H电平时对列块CMB1及CMB3进行数据存取。
在1个存储体中，在4K更新周期及8K更新周期时同时选择2条字线。在一个半导体存储器芯片中，用同时变更被更新的存储体的数目的方法来实现更新周期的变更，在1个存储体中，同时被更新的字线数不变。
在指定更新周期为4K更新周期时，用列地址位CA<9>指定上侧块UB及下侧块LB，在列地址信号CA9为H电平时指定上侧块UB，在列地址信号ZCA9为H电平时指定下侧块LB。
另一方面，在设定更新周期为8K更新周期时，用行地址位RA<12>指定上侧块UB及下侧块LB。在行地址信号RA12为H电平时指定上侧块UB，在行地址信号ZRA12为H电平时指定下侧块LB。
对于4K更新周期及8K更新周期的任一种在行选择时都不用行地址位RA<12>进行行指定。在更新时用更新地址位QAD<12>去指定存储体。另一方面，如图15(B)所示，在多芯片封装安装时从外部供给行地址RA<12:0>。从而，在设定8K更新周期时可用来自外部的行地址位RA<12>代替4K更新周期时的列地址位CA<12>。由此，不必变更行译码器的结构就可用×8位的字结构的128兆比特的半导体存储器芯片(4K更新周期)来实现×16位的字结构的256兆比特被安装在MCP中的存储器(8K更新周期)。
图17是概略地示出图16所示的存储体存储器阵列50的数据线配置的图。在图17中，上侧块UB被分割为8个行块RB 0-RB7，下侧块LB也被分割为8个行块RB0-RB7。以这些行块RB0-RB7为单位进行字线的选择。即，在上侧块UB及下侧块LB的行块RB0-RB7的每一个中，字线沿行方向延伸并被共同配置在列块CMB0-CMB3上。在上侧块UB及下侧块LB中，分别选择1个行块将字线驱动到选择状态。
与列块CMB0-CMB3和行块RB0-RB7的交叉区对应地配置局部IO线LIO。例如，在1个行块RBi中，分别对应于列块CMB0-CMB3配置4条局部数据线LIO。局部数据线LIO通过对应的块选择门BSG分别与全局数据线GIOU或GIOL连接。与包含在上侧块UB中的行块RB0-RB7对应地配置的局部数据线LIO与全局数据线GIOU连接。与包含在下侧块LB中的行块RB0-RB7对应地配置的局部数据线LIO通过对应的块选择门电路BSG与下侧全局数据线GIOL连接。
块选择门BSG例如按照指定行块的行块选择信号被设定为导通状态。在上侧块UB中，对于1个列块CMBj配置4条上侧全局数据线GIOU，同样，在下侧块LB中，对于1个行块RBj，在1个列块CMBj中配置4条下侧全局数据线GIOL。因而，在存储体存储器阵列内共配置16条上侧全局数据线GIOU0-GIOU15和16条下侧全局数据线GIOL0-GIOL15。
对于这些全局数据线GIOU0-GIOU15及GIOL0-GIOL15，在4K更新周期时，按照列地址信号CA9及ZCA9进行上侧全局数据线及下侧全局数据线的选择，在8K更新周期时，按照行地址信号RA12及ZRA12进行上侧全局数据线及下侧全局数据线的选择。从而可在总计32位的数据中选择16位的数据。用列地址信号CA8及ZCA8还可进行1/2选择，即进行8位的选择。从而，对于该图17所示的数据线地址分配的情况，利用地址的省并可选择×32位、×16位及×8位的字结构的任意一种作为内部读出数据。在8K更新周期时对于×8位的字结构，用行地址位RA<12>代替列地址位CA<9>。行译码器按照行地址RA<11:0>进行用于行选择的译码工作而与字结构无关。
图18是概略地示出了该数据线与数据地址信号及数据线地址的对应关系。在图18中，按照8位的列地址CA<7:0>生成列选择信号CSL，并从存储体存储器阵列50的上侧块UB及下侧块LB的每一种中同时选择16列(同一位置的列)，选择存储单元(选择列)分别连接32条全局数据线GIOU<15:0>及GIOL<15:0>。然后，按照列地址位CA<8>进行列块CMB0-CMB3中的偶数列块或奇数列块的选择，并选择16条全局数据线GIOU及GIOL。进而，按照上下块选择信号BS(CA<9>或RA<12>)从这16条全局数据线中选择上侧全局数据线GIOU及下侧全局数据线GIOL中的一方。
因而，如果列地址位CA<8>及块选择信号BS(CA<9>或RA<12>)全部为有效状态，则进行8位数据的传输。对于×8位的字结构，在设定4K更新周期时用列地址位CA<9>，在设定8K更新周期时(MCP安装时)用行地址位RA<12>。
对于×16位的字结构，在MCP安装时存储器成为×32位的字结构，即使在MCP安装的存储器中也不用行地址位RA<12>。因而，在这种情况下，在半导体存储器芯片中根据列地址CA<8:0>选择16位的存储单元。
图19是示出本发明的实施例2中的数据线译码器的结构的一例的图。在图19中，该数据线译码器含有：接受指示×16位的字结构的16位结构指示信号MX16并接受指示×32位的字结构的32位结构指示信号MX32的OR电路75；将列地址信号位CA<8>反转的反相器76；接受列地址信号位CA<8>和32位结构指示信号MX32而生成列地址信号CA8的OR电路77；接受反相器76的输出信号和32位结构指示信号MX32而生成列地址信号ZCA8的OR电路78；接受列地址位CA<9>和更新周期指定信号REF8K的门电路79；接受更新周期指定信号REF8K和行地址位RA<12>的门电路80；接受门电路79及80的输出信号的OR电路81；将OR电路81的输出信号反转的反相器82；接受OR电路75的输出信号和OR电路81的输出信号而生成块选择信号BS的OR电路83；以及接受反相器82的输出信号和OR电路75的输出信号而生成块选择信号ZBS的OR电路84。
由块选择信号BS及ZBS指定上侧块UB及下侧块LB。
在更新周期指定信号REF8K为L电平并且指定4K更新周期时，门电路79作为缓冲电路工作，在更新周期指定信号REF8K为H电平时输出L电平的信号。
在更新周期指定信号REF8K为H电平时门电路80作为缓冲电路工作，另一方面，在更新周期指定信号REF8K为L电平时输出L电平的信号。因而，在设定更新周期指定信号REF8K为H电平并指定8K更新周期时，用行地址位RA<12>代替列地址信号位CA<9>。在4K更新周期时列地址信号位CA<9>与块选择信号BS及ZBS相对应地设置。
对于该图19所示数据线译码器的结构，在×8位的字结构时，32位结构指示信号MX32及16位结构指示信号MX16均为L电平，OR电路77及78作为缓冲电路工作，同样，OR电路83及84也作为缓冲电路工作。当更新周期指定信号REF8K为L电平时，指定4K更新周期，在这种状态下，按照列地址位CA<9:8>生成列地址信号CA8、ZCA8及块选择信号BS及ZBS。
在×16位的字结构时设定16位结构指示信号MX16为H电平，另一方面，32位结构指示信号MX32则为L电平。OR电路75的输出信号变为H电平而使块选择信号BS及ZBS均成为H电平，并同时指定上侧块UB及下侧块LB。另一方面，OR电路77及78作为缓冲电路工作，按照列地址位CA<8>生成列地址信号CA8及ZCA8。因而，在这种情况下，在图18所示的列块CMB0-CMB3中，按照列地址位CA<8>选择偶数列块或奇数列块，从选择列块中各自选择2条全局数据线，总计选择16条全局数据线。
在×32位的字结构时设定32位结构指示信号MX32为H电平。在这种情况下，OR电路78、77、83及84的输出信号全部为H电平，列地址信号CA8、ZCA8及块选择信号BS和ZBS全部为H电平。从而，全局数据线GIOU<15:0>及GIOL<15:0>全部被选择。
另外，在×16位的字结构时，块选择信号BS及ZBS均被设定为H电平而与4K更新周期及8K更新周期无关。按照规格，对于具有×32位的字结构的256兆比特半导体存储器，4K更新周期通常被设定为缺省值。因而，在这种情况下，按照行地址RA<11:0>进行行选择，按照RA<12>及CA<8:0>进行列选择。这是因为行地址RA<12:0>与列地址CA<8:0>通常被施加给具有×32位的字结构的256兆比特半导体存储器的缘故。于是可用2个相同结构的半导体存储器芯片安装在多芯片封装中来实现具有指定的更新周期及字结构的半导体存储器。
在4K更新周期时，在1个半导体存储器芯片中省并更新地址QAD<12>且4存储体同时进行更新，所以在128兆比特的半导体存储器芯片中尤其不利用行地址位RA<12>。在256兆比特多芯片封装安装时指定8K更新周期，并且即使在施加行地址位RA<12>的情况下也可准确地进行更新及数据线的选择。
即使在改变更新周期时，数据线译码器也只改换列地址信号位CA<9>及行地址信号位RA<12>，其电路结构不必进行任何改变就能容易地进行更新周期的变更。
图20是概略地示出图16所示的发生对内部读出电路70的控制信号的部分的结构的一例的图。在图20中，内部读出/写入控制部含有：对列地址信号CA8、ZCA8、块选择信号BS及ZBS进行译码并生成数据线选择信号DBSLi的数据线译码器85；根据来自图中未示出的指令译码器的工作模式指示信号生成前置放大器激活信号PAE及写驱动启动信号WDE的读/写控制电路86；根据来自数据线译码器85的数据线选择信号DBSLi及前置放大器激活信号PAE生成局部前置放大器激活信号PAEi的AND门87；以及接受来自数据线译码器85的数据线选择信号DBSi及写驱动启动信号WDE而生成局部写驱动启动信号WDEi的AND门88。
数据线译码器85只用译码电路构成，并以上侧块UB、下侧块LB与列块CMB0-CMB3的交叉区为单位生成数据线选择信号DBSLi。因而，对4条全局数据线的一组生成1个这种数据线选择信号DBSLi。
图21是概略地示出内部读出写入电路70的对1条全局数据线GIOi的结构的图。该全局数据线GIOi与上侧全局数据线GIOU或下侧全局数据线GIOL相对应。与全局数据线GIOi对应地设置前置放大器70p和写驱动器70w。这些前置放大器70p及写驱动器70w与内部数据总线DBi耦合。
前置放大器70p响应于局部前置放大器激活信号PAEi的激活而被激活，对全局数据线GIOi上的内部读出数据进行放大并传输到数据线DBi中。
写驱动器70w响应于局部写驱动启动信号WDEi的激活而被激活，对数据线DBi上的数据进行放大并驱动全局数据线GIOi。全局数据线GIOi及内部数据线DBi是互补的信号线，但为简化图面在图21中作为单端信号线示出。
在该内部读出写入电路70中，以4个前置放大器或4个写驱动器为单位，按照局部前置放大器激活信号PAEi或局部写驱动启动信号WDEi进行读出工作/写入工作的激活并进行内部数据的传输。
如后面将要详细说明的那样，也可以按照列地址信号CA8及ZCA8进行内部数据线DBi的选择。关于按照字结构变更内部数据线与数据输出端的对应关系的结构将在后面详细说明。
由上述可知，按照本发明的实施例2，在数据线译码时根据更新周期变换行地址位和列地址位，即可不必变更数据线译码器的电路结构而容易地变更更新周期。由此，就可在MCP中安装相同结构的半导体存储器芯片并实现大存储容量的半导体存储器。
另外，在上述说明中阐述了用2片128兆比特的半导体存储器芯片实现具有256兆比特存储容量的半导体存储器。然而，这种存储容量只是一个例子，同样，更新周期也只是一个例子，也可以用其他更新周期及存储容量的半导体存储器芯片。
(实施例3)
图22是概略地示出本发明实施例3的半导体存储器芯片的焊区配置的图。在图22中，半导体存储器芯片1含有配置了存储体及外围控制电路的内部电路区90以及分散配置在该内部电路区90的外围的DQ焊区组95a-95d。
沿着该半导体存储器芯片1相向的两条边中的一条边配置DQ焊区组95a及95b，沿另一条边配置DQ焊区组95c及95d。在这些DQ焊区组95a-95d中分别配置8个DQ焊区即可实现最大×32位的字结构的字结构。通过分别与该半导体存储器芯片1的4个分区对应地在其外围区配置DQ焊区组95a-95d，即可用同一焊区配置与单芯片封装及多芯片封装的任一种类型相对应。
图23是概略地示出与1个DQ焊区组相关部分的结构的图。在图23中，DQ焊区组95包括DQ焊区DQa-DQn。输入输出电路97a-97n与这些DQ焊区DQa-DQn对应地配置。该DQ焊区组95中包含的DQ焊区DQP与输入输出电路97a-97n按照半导体存储器芯片1的字结构有选择地耦合，使这些输入输出电路97a-97n与内部的写入/读出电路的前置放大器/写驱动器的耦合关系不同。然而，即使在字结构不同的情况下可能与该DQ焊区组95中包含的DQ焊区DQP进行连接的前置放大器/写驱动器的候选者也要预先确定。虽然前置放大器/写驱动器与DQ焊区DQP的对应关系因字结构而异，但前置放大器/写驱动器按照这种字结构与对应的DQ焊区组中所包含的DQ焊区DQP有选择地耦合在一起。
接受对数据输入输出端施加掩蔽的掩蔽信号DQM的DQM焊区96与该DQ焊区组95对应地配置。按照来自该DQM焊区96的掩蔽信号DQM，对输入输出电路97a-97n的数据写入/读出施加掩蔽。因而，即使在字结构不同的情况下，按照从该DQM焊区96施加的掩蔽信号DQM，通过对相对应配置的输入输出电路97a-97n共同地施加掩蔽可以可靠地对写入/读出数据施加掩蔽而与字结构无关。该掩蔽信号DQM也可施加给对应的写驱动器。如后面将要详细说明的那样，通过唯一地设定内部数据总线与数据焊区组的对应关系即可唯一地设定对数据焊区组95配置的写驱动器组，并能够按照来自掩蔽焊区96的掩蔽信号对相应的写驱动器的数据写入施加掩蔽。
图24是概略地示出本发明的实施例3的多芯片封装安装时的半导体电路器件的布局图。在图24中，对于多芯片封装，由球栅格(凸点球)构成的数据端子组BGDQ0-BGDQ3被分散地配置在封装背面的4个分区中。
半导体存储器芯片CHA与半导体存储器芯片CHB构成相互成90°旋转角的层叠结构。
在半导体存储器芯片CHA中，沿着一条边配置数据焊区(DQ焊区)DQ0-DQ3和DQ掩蔽焊区DQM0，以及数据焊区DQ4-DQ7和DQ掩蔽焊区DQM1，在另一条边配置数据焊区DQ8-DQ11和DQ掩蔽焊区DQM2，以及数据焊区DQ12-DQ15和DQ掩蔽焊区DQM3。
半导体存储器芯片CHB也与半导体存储器芯片CHA一样，沿其一条边配置数据焊区DQ0-DQ3和DQ掩蔽焊区DQM0，以及数据焊区DQ4-DQ7和DQ掩蔽焊区DQM1，同样，沿其另一条边配置数据焊区DQ8-DQ11和DQ掩蔽焊区DQM2，以及数据焊区DQ12-DQ15和DQ掩蔽焊区DQM3。半导体存储器芯片CHB与半导体存储器芯片CHA构成相互成90°旋转角的层叠结构。因而，在封装安装时，从平面图上看到的是沿着该矩形区的4条边配置着数据焊区及DQ掩蔽焊区。半导体存储器芯片CHA的数据焊区DQ0-DQ3及半导体存储器芯片CHB的数据焊区DQ4-DQ7与数据端子组BGDQ连接，而多芯片封装(MCP)安装时则连接数据端子DQ24-DQ31。并且，这些半导体存储器芯片CHA及CHB的DQ掩蔽焊区DQM0及DQM1与DQ掩蔽端子BDQM0连接。
半导体存储器芯片CHA的数据端子DQ4-DQ7和半导体存储器芯片CHB的数据端子DQ12-DQ15与球栅格区BGDQ1的数据端子DQ16-DQ23连接，半导体存储器芯片CHA的DQ掩蔽焊区DQM1及半导体存储器芯片CHB的DQ掩蔽焊区DQM3与该球栅格区BGDQ1的DQ掩蔽端子BGQM1连接。
半导体存储器芯片CHA的数据焊区DQ12-DQ15与球栅格区BGDQ3的数据端子连接，同样，半导体存储器芯片CHB的数据焊区DQ8-DQ11也与该球栅格区BGDQ3的数据端子连接。该半导体存储器芯片CHA的DQ掩蔽焊区DQM3及半导体存储器芯片CHB的DQ掩蔽焊区DQM2与包含在该球栅格区BGDQ3中的DQ掩蔽端子BDQM3相互连接。
因而，在多芯片封装安装时的数据端子DQ0-DQ7与半导体存储器芯片CHA的数据焊区DQ12-DQ15及半导体存储器芯片CHB的数据焊区DQ8-DQ11连接。
半导体存储器芯片CHA的数据焊区DQ8-DQ11及半导体存储器芯片CHB的数据焊区DQ0-DQ3与球栅格区BGDQ3的数据端子DQ8-DQ15连接。
半导体存储器芯片CHA的DQ掩蔽焊区DQM2及半导体存储器芯片CHB的DQ掩蔽焊区DQM0与球栅格区BGDQ2中的DQ掩蔽端子BDQM2连接。
如图24所示，球栅格区BGDQ0-BGDQ3各自含有8位的数据端子。根据分别给予DQ掩蔽端子BDQM0-BDQM3的DQ掩蔽信号，该球栅格区BGDQ0-BGDQ3各自对对应的数据端子的掩蔽进行控制，由此，即使在多芯片封装(MCP)中安装半导体存储器芯片CHA及CHB时也能防止这些半导体存储器芯片CHA及CHB的数据焊区与MCP的球栅格阵列的数据端子进行连接时布线变复杂，因而能与字结构无关地用同样结构的半导体存储器芯片CHA及CHB很容易地实现具有2倍存储容量(具有2倍字结构)的半导体电路器件。
也就是说，DQ掩蔽焊区分别与4个分区的数据焊区组对应地配置，对对应的分区的数据输入输出施加掩蔽，从而在该半导体存储器芯片CHA及CHB的字结构为×8位的字结构时，即使在多芯片封装中进行安装时，对球栅格区的布线也不会变复杂，因而能容易地用2个×8位的字结构的半导体存储器芯片来实现×16位的字结构的被安装在多芯片封装中的半导体电路器件。
同样，也可以用×32位的字结构的半导体存储器芯片CHA及CHB来实现×64位的字结构的在多芯片封装中安装的半导体电路器件。
[多芯片封装安装的变例]
图25是概略地示出在本发明的实施例3的多芯片封装中安装的半导体存储器芯片的配置图。对于图25所示的配置，半导体存储器芯片CHA及CHB相互间以0°旋转角层叠配置。因而，在平面图上看到的是这些半导体存储器芯片CHA及CHB的数据焊区DQ0-DQ3、DQ4-DQ7、DQ8-DQ11及DQ12-DQ14与DQ掩蔽焊区DQM0、DQM1、DQM2及DQM3以0度的旋转角重叠配置。
半导体存储器芯片CHA及CHB的数据焊区DQ0-DQ3与球栅格区BGDQ0的数据端子DQ20-DQ31连接，DQ掩蔽焊区DQM0共同地与DQ掩蔽端子BDQM0连接。半导体存储器芯片CHA及CHB的数据焊区DQ4-DQ7与球栅格区BGDQ1的数据端子MCPDQ16-MCPDQ23连接，DQ掩蔽焊区DQM1与DQ掩蔽端子BDQM1连接。
半导体存储器芯片CHA及CHB的数据焊区DQ8-DQ11与球栅格区BGDQ2的数据端子MCPDQ8-MCPDQ15连接，同样，DQ掩蔽焊区DQM2与DQ掩蔽端子BDQM2连接。
进而，半导体存储器芯片CHA及CHB的数据焊区DQ12-DQ15与球栅格区BGDQ3的数据端子MCPDQ0-MCPDQ7连接，同样，DQ掩蔽焊区DQM3与DQ掩蔽端子BDQM3连接。
因而，如图25所示，在多芯片封装中安装时，即使在以0度旋转角层叠半导体存储器芯片CHA及CHB的情况下，通过分别对应于4个分区配置DQ掩蔽焊区，即可根据球栅格区BGDQ0-BGDQ3对该对应的数据输入焊区施加掩蔽。
另外，由于布线布局不会变复杂，所以把同样结构的半导体存储器芯片层叠配置就能容易地实现2倍字结构及存储容量的在多芯片封装中安装的半导体电路器件。
而且，对于该图24及图25所示的在多芯片封装中安装的半导体电路器件，数据掩蔽按字节(8位)单位从外部施加。
在将该相同结构的半导体存储器芯片CHA及CHB层叠配置的情况下，下侧的半导体存储器芯片的焊区连接凸点球，也可以通过插入物用该凸点球与多芯片封装的球栅格连接。这时，半导体存储器芯片CHA及CHB的一方面朝上配置，另一方则面朝下配置。
并且，也可以代之以用上侧支撑构件在2片层叠的半导体存储器芯片的焊区之间形成缝隙，用该缝隙形成键合丝。
另外，用其他的连线方法或布线方法也能实现0度安装。
如上所述，按照本发明的实施例3，与芯片的4个分区对应地在外围区配置数据焊区即可实现能在单芯片封装及多芯片封装(球栅格封装)中安装的半导体存储器芯片。
而且，通过分别对应于4个分区分配DQ掩蔽信号，能对各分区单位的数据输入输出施加掩蔽，因而即使在多芯片封装安装时，焊区与端子间的布线布局也变得容易。
(实施例4)
图26(A)是概略地示出图22所示的DQ焊区组95a-95d中的1个DQ焊区组的数据焊区(DQ焊区)的配置。该DQ焊区组95a-95d具有相同的结构，在图26(A)中代表性地示出了1个DQ焊区组95。
在图26(A)中，DQ焊区组95含有8个数据焊区(DQ焊区)DQP0-DQP7。如图26(B)所示，在×32位的字结构时使用该数据焊区组95内的全部数据焊区DQP0-DQP7。
另一方面，在×16位的字结构时使用数据焊区组95内的4个数据焊区。以在图26(C)中用斜线表示的在所使用的数据焊区之间配置不打算使用的数据焊区(用空白表示)的方式选择所使用的数据焊区。因而，在×16位的字结构时是隔一个使用一个数据焊区。具体地说，在图26(C)中，使用数据焊区DQP0、DQP2、DQP4、DQP6，而数据焊区DQP1、DQP3、DQP5、DQP7则被维持在不使用状态。通过在该使用的焊区之间配置不使用的空焊区的方法可把使用的焊区间的间隔变长，从而能够降低在数据输出时输出信号线间的电容耦合，降低输出噪声。
对于×8位的字结构，如图26(D)所示，在该DQ焊区组95中使用两个数据焊区。在图26(D)中用了数据焊区DQP0及DQP4，剩余的数据焊区DQP1-DQP3及DQP5-DQP7被维持在不使用状态。
从而，如图26(C)及(D)所示，当数据位的数目在字结构中比在最大字结构中减少、焊区间存在空焊区的情况下，在所使用的数据焊区之间存在不使用的数据焊区，并且，使用的数据焊区间的间隔对所有使用的数据焊区而言都变得相等，从而，通过选择使用焊区可降低信号线间的电容耦合，相应地能降低噪声(尤其是输出噪声)。
图27是概略地示出按照本发明实施例4的数据焊区组的引脚配置的图。该半导体存储器的字结构可被设定为×32位的字结构、×16位的字结构及×8位的字结构的任一种结构。
在图27中概略地示出了对于各分区在各种字结构中的数据焊区的数据位的分配情况。
在数据焊区组95a-95d中各自使用8位的数据焊区，实现总计为32位的数据输入输出电路。对于该×32位的字结构，数据位DQ<7:0>被分配给数据焊区组95a，数据位DQ<15:8>被分配给数据焊区组95b，数据位DQ<23:16>被分配给数据焊区组95c，数据位DQ<31:24>分配给数据焊区组95d。
对于×16位的字结构，数据焊区组95a-95d各自使用4位数据焊区。对于该×16位的字结构，数据位DQ<3:0>被分配给数据焊区组95a，数据位DQ<7:4>被分配给数据焊区组95b，数据位DQ<11:8>被分配给数据焊区组95c，数据位DQ<15:12>被分配给数据焊区组95d。
对于×8位的字结构，数据焊区组95a-95d各自使用2位的数据焊区。数据位DQ<1:0>被分配给数据焊区组95a，数据位DQ<3:2>被分配给数据焊区组95b，数据位DQ<5:4>被分配给数据焊区组95c，数据位DQ<7:6>被分配给数据焊区组95d。
在各种字结构中，即使所使用的数据焊区相同，只要字结构不同，所分配的数据位就不同。在图27中，示出了在各种字结构中分配给数据焊区的数据位，从而图27中也示出了所使用的数据焊区的位置。
因此，对于×16位的字结构及×8位的字结构，在数据焊区组95a-95d的每一个中，在所使用的数据焊区之间配置不使用的数据焊区，可使该所使用的数据焊区的间隔变长，噪声降低。
图28是更具体地示出了本发明的实施例4的焊区配置的图。在图28中，在半导体存储器芯片1中与4个分区对应地配置数据焊区组95a-95d。在该半导体存储器芯片1的一条边的两端部相向地配置接受电源电压VDD的电源焊区PV1及接受接地电压VSS的接地焊区PS2。电源焊区PV2及接地焊区PS1被配置在这条边的中央区。
接受控制信号的控制信号焊区组99和通过键合选择指定特定的工作模式的模式选择焊区100a被配置在数据焊区组95a与电源焊区PV2之间。这里，在键合选择中，依赖于键合时键合丝的有无对特定焊区的电位进行固定，从而设定例如更新周期及字结构等的工作模式。
接受地址位的地址焊区组101a和接受时钟信号CLK及时钟启动信号CKE的焊区被配置在接地焊区PS1与数据焊区组95b之间。该半导体存储器芯片1含有与时钟信号CLK同步工作的同步型半导体存储器作为内部电路。在时钟启动信号CKE处于激活状态时，按照时钟信号CLK生成内部时钟信号并按照时钟信号进行内部工作。在时钟启动信号CKE非激活时不生成内部时钟信号，并且也不取入外部信号，不进行新的内部工作。
在该半导体存储器芯片1的另一条边的两端相向地配置电源焊区PV3及接地焊区PS4，另外，电源焊区PV4及接地焊区PS3被配置在中央区。模式选择焊区100b与电源焊区PV4相邻配置。接受地址信号位的地址焊区组101c被配置在该模式选择焊区组100b与数据焊区组95c之间。同样，接受地址信号位的地址焊区组101b被配置在接地焊区PS3与数据焊区组95d之间。
在数据焊区组95a-95d的每一个中，接受输出专用的电源电压VddQ的输出电源焊区和接受输出专用的接地电压VssQ的输出接地焊区以相同的形态被配置在数据焊区之间。在图28中，为简化图面对数据焊区组95a中的这些输出电源焊区及输出接地焊区只标以参考符号。
在×32位的字结构中，接受输出接地电压VssQ的输出接地焊区PSQ1被配置在接受数据位DQ7及DQ6的数据焊区DQP之间；在×32位的字结构中，接受输出电源电压VddQ的输出电源焊区PVQ1被配置在接受数据位DQ5及DQ4的数据焊区DQP之间。在×32位的字结构中，输出接地焊区PSQ2被配置在接受数据位DQ3及DQ2的数据焊区DQP之间；同样，在×32位的字结构中，输出电源焊区PVQ2被配置在接受数据位DQ1及DQ0的数据焊区DQP之间。在该×32位的字结构中，DQ掩蔽焊区DQMP与接受数据位DQ0的数据焊区DQP相邻配置。
把给予这些输出电源焊区PVQ1、PVQ2和输出接地焊区PSQ1、PSQ2的输出电源电压VddQ及输出接地电压VssQ作为工作电源电压提供给与这些数据焊区DQP对应地配置的输出缓冲电路。由于输出缓冲电路能以高速驱动大的负载，所以其驱动能力非常大，当在数据输出时产生电源噪声的情况下，有可能产生对其他内部电路的误工作。为防止该数据输出时因电源噪声而产生误工作，需为这些输出焊区专门提供输出电源电压VddQ及输出接地电压VssQ。
在×16位的字结构中，不使用输出电源焊区PVQ2及输出接地焊区PSQ2。另一方面，在×8位的字结构中也不使用输出电源焊区PVQ1及输出接地焊区PSQ1。对于该被使用的输出缓冲电路，利用与其对应地配置的接地焊区及输出电源焊区可稳定地把工作电源电压提供给所工作的输出缓冲电路。
另外，在该图28所示的数据焊区配置中，所使用的数据焊区相邻配置。但是，如前面参照图27所说明的那样，在×16位的字结构及×8位的字结构中，也可以使用数据焊区，使得在所使用的各数据焊区之间配置不使用的焊区。
并且，在根据字结构相间配置数据焊区的情况下，不相间配置输出电源焊区及输出接地焊区也可被用来强化所使用的输出缓冲电路的电源，能保证更稳定的数据输出工作。在这种情况下，如为各对应的输出缓冲器组配置的电源线及输出接地线在各自的输出电路中对应于电源焊区而被分割，则按照字结构信息，通过连接这些分割电源线，能够实现输出电源的强化。并且，输出电源线及输出接地线也可以对与各数据焊区区对应地配置的输出电路而被共同配置。在这种情况下，与共同的输出电源线/接地线耦合的电源端子/接地端子的数目随字结构而不同(对于相间使用电源焊区的场合)。
如上所述，如果按照本发明的实施例4，因为按照字结构在各数据焊区区以所使用的数据焊区之间配置不使用的数据焊区的方式相间地使用数据焊区，所以能够加长使用数据焊区间的距离，从而可降低输出噪声。
(实施例5)
图29是概略地示出了本发明实施例5的多位测试的结构图。在图29中概略地示出了×32位的字结构时输出多位测试压缩结果的部分的结构。在多位测试中对多位的存储单元同时进行测试。即，把相同逻辑电平的数据同时写入多位的存储单元，在内部判断从多位存储单元读出的数据的逻辑电平是否相同并向外部输出判断结果。对多位存储单元可同时地进行测试，因而能缩短测试时间。
在图29中，与高位全局数据线GIOU0-GIOU7对应地设置前置放大电路110a，与低位全局数据线GIOL0-GIOL7对应地设置前置放大电路110b。与高位全局数据线GIOU8-GIOU15对应地设置前置放大电路110c，与低位全局数据线GIOL8-GIOL15对应地设置前置放大电路110d。各前置放大电路110a-110d均含有8位前置放大器。
在×32位的字结构中，在数据读出时前置放大电路110a-110d同时被激活。在×32位的字结构中前置放大电路110a生成与数据DQ<7:0>对应的内部数据，在×32位的字结构中前置放大电路110b生成与数据DQ<23:16>对应的内部读出数据。在×32位的字结构中前置放大电路110c生成与数据DQ<15:8>对应的内部读出数据。在×32位的字结构中前置放大电路110d生成与数据位DQ<31:20>对应的内部读出数据。
为进行多位测试，压缩电路112a-112d分别对应于这些前置放大电路110a-110d而被设置。压缩电路112a-112d的每一个均对所给予的8位数据的逻辑电平的一致/不一致进行检测并输出表示该检测结果的信号。这些压缩电路112a-112d例如可用一致检测电路或AND电路构成。
压缩电路112a的输出信号通过内部数据总线DB6传输到外部数据焊区DQP6。压缩电路112b的输出信号通过内部数据总线DB2传输到输出数据焊区DQP2。压缩电路112c的输出信号通过内部数据总线DB9传输到数据焊区DQP9，压缩电路112d的输出信号通过内部数据总线DB13传输到数据焊区DQP13。
在×32位的字结构中，数据位DQ<6>被输出到数据焊区DQP6，数据位DQ<2>被输出到数据焊区DQP2，数据位DQ<9>被输出到数据焊区DQP9，数据位DQ<13>被输出到数据焊区DQP13。
在该×32位的字结构的多位测试中，把对应的8位数据压缩(省并)为1位数据后的数据被输出到各自的数据焊区。
因而，在×32位的字结构中，压缩结果被输出到数据焊区DQP6、DQP2、DQP9及DQP13所连接的数据引脚端子DQ<6>、DQ<2>、DQ<9>及DQ<13>。
图30是概略地示出了在×16位的字结构中的压缩数据的输出部的结构图。在图30中，分别与前置放大电路110a-110c对应地设置了根据列地址位CA<8>从对应的前置放大器的8位输出信号中选择4位输出信号的多路转换器113a-113d以及把多路转换器113a-113d各自的4位输出信号压缩成1位数据的压缩电路114a-114d。压缩电路114a的输出信号通过内部数据总线DB6传输到数据焊区DQP6，压缩电路114b的输出信号通过内部数据总线DP17传输到数据焊区DQP17。压缩电路114c的输出信号通过内部数据总线DB9传输到数据焊区DQP9。压缩电路114d的输出信号通过内部数据总线DB27传输到数据焊区DQP27。
在×16位的字结构中，数据焊区DQP6输出数据位DQ<2>，在×16位的字结构中，数据焊区DQP17输出数据位DQ<9>，在×16位的字结构中，数据焊区DQP9输出数据位DQ<6>。在×16位的字结构中，数据焊区DQP27输出数据位DQ<13>。
另外，也可以用下述结构代替该图30所示的结构：压缩电路114a把输出信号传输到内部数据总线DB4上，压缩电路114b把该输出信号传输到内部数据总线DB18上，压缩电路114c把该输出信号传输到内部数据总线DB12上，压缩电路114d把该输出信号传输到内部数据总线DB26上。这些内部数据总线DB4、DB18、DB12及DB26分别与各数据焊区DQP4、DQP18、DQP12及DQP26耦合。即使在这种情况下，在×16位的字结构中的输出数据位也是相同的。
图31是概略地示出×8位的字结构中的多位测试结果输出部的结构图。在图31中，设有分别对应于前置放大电路110a-110d按照列地址位CA<9:8>分别选择2位信号的多路转换器(MUX)115a-115d，以及对分别来自多路转换器115a-115d的2位数据进行压缩的压缩电路116a-116d。
压缩电路116a的输出信号通过内部数据总线DB1传输到数据焊区DQP1，压缩电路116b的输出信号通过内部数据总线DB22传输到数据焊区DQP22。压缩电路116c的输出信号通过内部数据总线DB14传输到数据焊区DQP14，压缩电路116d的输出信号通过内部数据总线DB25传输到数据焊区DQP25。在×8位的字结构中，数据位DQ<0>被输出到数据焊区DQP1，数据位DQ<4>被输出到数据焊区DQP22，数据位DQ<2>被输出到数据焊区DQP14，数据位DQ<6>被输出到数据焊区DQP25。
另外，在图31所示的结构中，也可以把压缩电路116a的输出信号传输到内部数据总线DB6上，把压缩电路116b的输出信号传输到内部数据总线DB20上，把压缩电路116c的输出信号传输到内部数据总线DB14上，把压缩电路116d的输出信号传输到内部数据总线DB28上。在利用这些内部数据总线DB6、DB20、DB14及DB28时，数据位DQ<1>、DQ<5>、DQ<3>及DQ<7>被输出到对应的数据焊区。
如图29至图31所示，在×32位的字结构、×16位的字结构及×8位的字结构中，输出压缩结果的焊区(内部数据线)不同。因而，压缩电路112a-112d、114a-114d及116a-116d各自驱动的数据总线变得不同。从而可分散数据总线的负荷而使各内部数据总线的负荷均匀。由于使各内部数据线的负荷均匀，所以能使各内部数据线在数据传输时的传输特性相同，在通常工作模式中能以高速传输内部数据并能实现高速存取。
图32是示出了本发明实施例5中的数据焊区与在各字结构中的输出数据焊区的对应关系的图。在图32中，示出了在各数据焊区区中的数据焊区与在各字结构中的数据焊区的关系。
在×32位的字结构中，使用全部数据焊区并输出32位数据DQ<31:0>。在×16位的字结构中，在各该数据焊区组95a-95d中使用隔一个的数据焊区并输出数据位DQ<15:0>。在×8位的字结构中，在该数据焊区组区95a-95d，分别使用两个数据焊区并输出数据位DQ<7:0>。
即使所使用的数据焊区相同，所分配的数据焊区也会随字结构而不同。根据字结构决定内部数据总线与写入/读出电路(前置放大器/写驱动器)的连接以及内部数据总线与数据焊区的连接。
在×32位的字结构中，如符号×32-MBT所示，在数据焊区组区95a及95b中，把压缩结果输出到分别输入输出数据位DQ<2>、DQ<6>、DQ<9>及DQ<13>的数据的焊区上。
在×16位的字结构(×16-MBT)中，压缩结果被输出到数据焊区DQP4、DQP12、DQP18及DQP26。因而，在×16位的字结构中，压缩结果数据被输出到与×16位的字结构中的数据位DQ<2>、DQ<6>、DQ<9>及DQ<13>相对应的数据焊区。
在×8位的字结构中，压缩结果分别被输出到数据焊区DQP2、DQP14、DQP20及DQP28。在×8位的字结构中，将数据位DQ<1>、DQ<3>、DQ<5>及DQ<7>输出到这些数据焊区。
该图32所示的数据焊区与压缩结果输出焊区的对应关系相当于图30及图31中括号内所示的与内部数据总线及数据焊区的对应关系。对于实现该图30及图31中所示的内部数据总线与数据焊区的对应关系用的焊区与内部数据总线的连接将在后面详细说明。对于任何结构，压缩结果被输出到相互不同的内部数据总线(不同的数据焊区)中，均可使各内部数据总线的负荷均匀。
如上所述，按照本发明的实施例5，以按照各种字结构把压缩结果输出到不同的内部数据总线(不同的数据焊区)的方式进行构成就能使各内部数据总线的负荷均匀并使内部数据总线的数据传输速度相同，从而可实现高速存取。
(实施例6)
图33是概略地示出了本发明实施例6的半导体存储器芯片的结构图。在图33中，半导体存储器芯片1含有分别构成存储体A-D的存储体存储器阵列50a-50d。该存储体存储器阵列50a-50d的每一个都按照列地址位CA<8>被分割为4个列块。在图33中示出了用存储体存储器阵列50a中的列地址信号CA8及ZCA8产生的列块。分别对应于这些存储体存储器阵列50a-50d配置两列前置放大器(PA)组。在图33中，示出了对应于存储体存储器阵列50a而配置的前置放大电路110a-110d及对应于存储体存储器阵列50b而配置的前置放大电路110a-110d。这些前置放大电路110a-110d与图29至图31所示的前置放大电路110a-110d相同。
前置放大电路110a及110c相对于存储体存储器阵列50a呈一条直线配置，同样，前置放大电路110b及110d相对于存储体存储器阵列50a也呈一条直线配置。存储体存储器阵列50b的内部结构将在后面进行详细说明，但因为其内部数据位的构图与存储体存储器阵列50a不同，所以前置放大电路110a及110b之对存储体存储器阵列50b与前置放大电路110a及110b之对存储体存储器阵列50a呈点对称配置，前置放大电路110c及110d之对存储体存储器阵列50b与前置放大电路110c及110d之对存储体存储器阵列50a也呈点对称配置。
在这些存储体存储器阵列50a及50c与存储体存储器阵列50b及50d之间的区域配置16位数据总线DBB0及DBB1。这些16位数据总线DBB0及DBB1，在涉及存储体存储器阵列50a及50b的行方向的中央区域CETA具有交叉区域，同样，在涉及存储体存储器阵列50c及50d的行方向的中央区域CETB也具有交叉区域，这些交叉区域的位置可以互换。
16位数据总线DBB0含有8位数据总线DB<15:8>及DB<31:24>，16位数据总线DBB1含有8位数据总线DB<23:16>及DB<7:0>。在该中央区CETA及CETB，这些数据总线DBB0及DBB1具有交叉区域，由此，在4存储体结构中可对各存储体耦合32位数据总线，并能把数据位的输出位置分割为4个分区。
与存储体存储器阵列50a相邻地在Y方向延伸配置8位数据总线DB<7:0>，并且，与存储体存储器阵列50b相邻地在Y方向延伸配置8位数据总线DB<15:8>。
同样，与存储体存储器阵列50c相邻地在Y方向延伸配置8位数据总线DB<23:16>，并且，与存储体存储器阵列50d相邻地在Y方向延伸配置8位数据总线DB<31:24>。8位数据总线DB<7:0>、DB<15:8>、DB<23:16>及DB<31:24>各自的布线长度相同，负载也相同。因而，能够使数据总线的负载相同并能用同样的传输速度传输数据位。
尤其是，通过把这些内部数据总线DBB0及DBB1对存储体存储器阵列的4个分区的分割线对称地配置，可使8位数据总线DB<7:0>、DB<15:8>、DB<23:16>及DB<31:24>的布线长度相同，并可容易地使布线的负荷相同。从而，能以相同的时序向分散配置在4个分区的数据焊区传输数据而与选择存储体的位置无关。
并且，在该中央区CETA及CETB通过使16位数据总线DBB0及DBB1交叉，能够从1个存储体向分散配置在4个分区的数据焊区传输数据位而与字结构无关。并且，可以按照其交叉结构把16位数据总线DBB0及DBB1配置在前置放大电路之间的区域。
而且，可在这些16位数据总线DBB0及DBB1之间配置外围电路形成区PH，与在存储体存储器阵列50a及50c与50b及50d之间的区域沿着X方向使16位数据总线DBB0及DBB1线性地延伸的结构相比，外围电路的布局变得较为容易。
图34是概略地示出了8位内部数据总线线DB<7:0>及DB<15:8>的内部数据总线的配置图。如图34所示，内部数据总线DB<7:0>及DB<15:8>的内部数据总线含有互补的数据总线线DB<i>及/DB<i>。在×32位的字结构中，内部数据总线线DB<7:0>及DB<15:8>的各内部数据总线线分别用于传输内部数据位DB<7:0>及DB<15:8>。
在×16位的字结构中，该内部数据总线DB<7:0>中相间设置的内部数据总线线，即偶数内部数据总线线DB<2j>及/DB<2j>用于传输内部数据位。奇数内部数据总线线DB<2j+1>及/DB<2j+1>被设定为接地电压gnd。
此外，在×8位的字结构中，数据总线DB<6>和DB<1>、/DB<1>用于传输数据位DQ<1>、/DQ<1>和数据位DQ<0>、/DQ<0>。另一方面，在数据总线DB<15:8>中，使用数据总线线DB<9>、/DB<9>和数据总线线DB<14>、/DB<14>。
以2位的内部数据线为一组，将另一内部数据总线线夹在其间来相互配置内部数据总线。即，例如内部数据总线线DB<6>、/DB<6>与DB<7>、/DB<7>交互地配置。
并且，这些内部数据总线被配置成具有交叉部的扭曲结构。在图34中，在交叉部TWA及TWC中奇数内部数据总线线具有交叉部，在交叉部TWB，偶数内部数据总线线具有交叉部。由于具有这种扭曲结构，能够减少内部数据总线线的耦合电容，同样，通过交互地配置互补的内部数据总线线，能使各内部数据总线线中产生同相的噪声，从而使噪声相互抵消。
如上所述，在×16位的字结构及×8位的字结构中，不使用的内部数据总线线维持在接地电压gnd上，并对所使用的内部数据总线线具有屏蔽布线的功能，在传输数据时能抑制噪声的发生，并能准确地把传输数据用作内部数据。尤其是，内部读出数据即使是小振幅的信号也不会受噪声的影响而能准确地高速传输内部读出数据。
图35是概略地示出×32位的字结构时的一个存储体存储器阵列的一半区域的子存储体存储器阵列50aa与内部数据总线的连接的图。在图35中，子存储体存储器阵列50aa含有子存储器块MBUA、MBLA、MBUB、MBLB。
当列地址信号CA9为“0”时指定子存储器块MBUB及MBUA，当列地址信号CA9为“1”时指定子存储器块MBLA及MBLB，当列地址信号CA8为“1”时指定子存储器块MBUA及MBLA，当列地址信号CA8为“0”时指定子存储器块MBUB及MBLB。
这些子存储器块MBUA、MBLA、MBUB、MBLB各自按照列选择信号同时地选择4位的存储单元。
在×32位的字结构中，列地址信号CA8被设定为省并状态，相对于列地址位CA<8>，列地址信号CA8及ZCA8均被设定为“1”的状态。因而，在子存储体存储器阵列50aa中选择全部子存储器块，子存储器块MBUA及MBLA的8位存储单元与内部数据总线DB<7:0>并列耦合，子存储器块MBUB及MBLB的8位存储单元与内部数据总线DB<23:16>并列连接。
图36概略地示出了×16位的字结构中的子存储器块的选择存储单元与内部数据总线的连接。在图36中，存储体存储器阵列50aa按照列地址位CA8被分割为2个列块。按照列地址信号CA8，相对于这两个列块设置选择一个列块的多路转换器(MUX)120。在列地址信号CA8为“1”时多路转换器(MUX)120选择子存储器块MBUA及MBLA，在列地址信号CA8为“0”时选择子存储器块MBUB及MBLB。
在由多路转换器120选择的8位存储单元数据中，子存储器块MBU的4位与内部数据总线DB<7:0>的偶数数据线耦合，子存储器块MBL的4位数据与内部数据总线DB<23:16>的奇数数据线耦合。
MOS晶体管TXUA及TXUB分别相对于这些内部数据总线DB<7:0>及DB<23:16>设置，在×16位结构指示信号MX16激活时导通并把不使用的内部数据总线线驱动到接地电压电平。从而，MOS晶体管TXUA把内部数据总线DB<7:0>中的在×16位的字结构中不使用的奇数数据线DB1、DB3、DB5DB7驱动到接地电压电平。同样，在内部数据总线DB<23:16>中该MOS晶体管TXUB把不使用的奇数内部数据线DB23、DB21、DB19及DB17维持在接地电压电平。
因而，在该图36所示的结构中，对于数据总线DB<7:0>传输来自上侧子存储器块MBUA及MBUB的4位数据而对于内部数据总线DB<23:16>则传输来自下侧子存储器块MBLA及MBLB的4位数据。在该内部数据总线DB<23:16>中，对于偶数数据线并列传输4位数据并由MOS晶体管TXUB把不使用的内部数据线固定在接地电压电平。
图37是概略地示出了×8位的字结构中的子存储器块的选择存储单元与内部数据总线的耦合的图。在图37中，设置有根据列地址信号CA9选择上侧子存储器块MBUA、MBUB和下侧子存储器块MBLA、MBLB中的一方的多路转换器122以及根据列地址信号CA8从来自多路转换器(MUX)122的8位数据中生成4位数据的多路转换器124。
多路转换器122根据列地址信号CA9选择上侧子存储器块及下侧子存储器块中的一方的8位数据，多路转换器124根据列地址信号CA8选择2个列块的一方的列块。
由多路转换器(MUX)124选择的4位数据中的2位数据被传输到内部数据总线DB<7:0>的内部数据线DB1及DB6，剩余的2位数据被传输到内部数据总线DB<23:16>的内部数据线DB22及DB17。也可以代之以下述结构：在内部数据总线DB<7:0>中把2位数据并列地传输到内部数据线DB2及DB6，并且在内部数据总线DB<23:16>中把2位数据传输到内部数据线DB16及DB20中。
对于这些内部数据总线DB<7:0>及DB<23:16>中不使用的内部数据线，设置根据8位结构指示信号MX8而导通并在导通时传输接地电压的MOS晶体管TXUC及TXUB。
对于图37所示的结构，由多路转换器122及124选择子存储器块MBUA、MBUB、MBLA及MBLB中的1个子存储器块，把该被选择的子存储器块的4位数据分割为2位数据并分别将其传输到与内部数据总线DB<7:0>对应的内部数据总线线中及与内部数据总线DB<23:16>对应的内部数据总线线中。由MOS晶体管TXUC及TXUB将不使用的内部数据总线线维持为接地电压电平。
根据该图35至图37所示的列地址信号的分配情况，可以随着字结构的变化用多路转换器切换内部数据总线与子存储器块(前置放大器/读驱动器)的连接路径从而实现×32位的字结构、×16位的字结构及×8位的字结构。在这种情况下，对于一个子存储器块，选择存储单元与内部数据总线的构图因字结构而异。然而，可根据各字结构准确地变换选择存储单元与内部数据总线的耦合并把不使用的内部数据总线线固定在接地电压电平。
(变例)
图38是示出本发明的实施例6的子存储器块与列地址位的分配的变例的图。在图38中，1个存储体子存储器阵列50aa沿着行方向被分割为4个子列块SCBK0-SCBK3。子列块SCBK0-SCBK3各自含有与上侧全局数据线及下侧全局数据线连接的上侧子存储器块UB及下侧子存储器块LB。
对于这些上侧子存储器块UB及下侧子存储器块LB不分配列地址。子列块SCBK0及SCBK1由列地址信号CA8＝“0”指定，对于子列块SCBK2及SCBK3分配列地址信号CA8＝“1”。对于子列块SCBK0及SCBK2分配列地址信号CA9＝“0”，同样，对于子列块SCBK1及SCBK3分配列地址信号CA9＝“1”。
即，对于该图38所示的列地址位的分配，列地址信号CA8及CA9用于列块的分割，对于上侧子存储器块及下侧子存储器块可同时进行存取。对于该存储器阵列50aa分配内部数据总线DB<7:0>及DB<23:16>。
图39是概略地示出对图38所示的存储体子存储器阵列50aa的上侧块UB配置的上侧全局数据线GIOU0-GIOU7的数据的写入/读出部的结构。在列地址信号CA8为“0”时选择上侧全局数据线GIOU0-GIOU3，在列地址信号CA8为“1”时指定上侧全局数据线GIOU4-GIOU7。
在列地址信号CA9为“0”时指定全局数据线GIOU0、GIOU1、GIOU4及GIOU5，在列地址信号CA9为“1”时指定上侧全局数据线GIOU2、GIOU3、GIOU6及GIOU7。
前置放大器/写驱动器(P/W)PW0-PW7分别与上侧全局数据线GIOU0-GIOU7的每一个对应地配置。这些前置放大器/写驱动器PW0-PW7与字结构无关地同时被激活。
内部数据线DB0-DB7对上侧全局数据线GIOU0-GIOU7配置。内部数据线DB0-DB7与图38所示的内部数据总线DB<7:0>相对应。
32位结构指示信号MX32激活时导通的开关电路(SW)SW0-SW7分别与前置放大器/写驱动器PW0-PW7相对应而配置。这些开关电路SW0-SW7导通时将对应的前置放大器/写驱动器PW0-PW7分别与内部数据总线DB0-DB7耦合。
为实现×16位的字结构，设置了激活时按照列地址信号CA8进行选择工作的多路转换器(MUX)130a-130d，以及与这些多路转换器130a-130d相对应而设置的、在×8位结构指示信号MX8激活时成为非导通状态的开关电路131a-131d。在导通时，开关电路131a使多路转换器130a与内部数据总线DB0耦合，开关电路131b使多路转换器130b与内部数据总线DB2耦合，开关电路131c使多路转换器130c与内部数据总线DB4耦合，开关电路131d使多路转换器130d与内部数据总线DB6耦合。
接受16位结构指示信号MX16和8位结构指示信号MX8的OR电路133的输出信号作为激活控制信号共同供给这些多路转换器130a-130d。该OR电路133的输出信号为激活状态时多路转换器130a-130d根据列地址信号CA8进行选择工作。
OR电路133的输出信号为非激活状态(L电平)时多路转换器130a-130d维持非导通状态。OR电路133的输出信号在激活状态时进行数据线的选择工作。多路转换器130a选择前置放大器/写驱动器PW0及PW7中的一方，多路转换器130b选择前置放大器/写驱动器PW2及PW5中的一方，多路转换器130c选择前置放大器/写驱动器PW3及PW4中的一方，多路转换器130d选择前置放大器/写驱动器PW1及PW6中的一方。
在多路转换器130a-130d与内部数据总线DB0、DB2、DB4及DB6之间配置了在8位结构指示信号MX8激活时成为非导通状态的开关电路131a-131d，并且，在前置放大器/写驱动器PW0-PW7与内部数据线DB0-DB7之间设置了在32位结构指示信号MX32激活时导通的开关电路SW0-SW7。
在×16位的字结构中，前置放大器/写驱动器PW0与PW7中的一方通过多路转换器130a-130d及开关电路131a-131d与内部数据总线线DB0耦合，前置放大器/写驱动器PW2与PW5中的一方通过多路转换器130b与内部数据总线线DB2耦合，前置放大器/写驱动器PW3与PW4中的一方通过多路转换器130c与内部数据总线线DB4耦合，前置放大器/写驱动器PW1与PW6中的一方通过多路转换器130d与内部数据总线线DB6耦合。
为实现×8位的字结构，设置了根据列地址信号CA9选择多路转换器130a及130b的输出信号并与内部数据总线DB1连接的多路转换器132a，以及根据列地址信号CA9选择多路转换器130c及130d中的一方并与内部数据总线DB6连接的多路转换器132b。这些多路转换器132a及132b在8位结构指示信号MX8激活时导通并按照列地址信号CA9进行选择工作。8位结构指示信号MX8处于非激活状态时，多路转换器MUX 132a及132b维持非导通状态。
如图39中虚线所示，对于内部数据总线线DB0-DB7，设置开关晶体管，用于驱动不使用的内部数据总线到接地电压电平。在图39中，为简化图面未示出开关晶体管。在×8位的字结构中，内部数据总线线DB0被固定为接地电压电平，在×16位的字结构中，内部数据总线线DB1被固定为接地电压电平。在×8位的字结构中，内部数据总线线DB2被固定为接地电压电平，在×8位的字结构及×16位的字结构中，内部数据总线线DB3被固定为接地电压电平。在×8位的字结构中，内部数据总线线DB4被固定为接地电压电平，在×8位的字结构及×16位的字结构中，内部数据总线线DB5被固定为接地电压电平。在×8位的字结构及×16位的字结构中，内部数据线总线DB7被固定为接地电压电平，内部数据总线DB6被用于各种字结构。按照字结构指示信号MX8及MX16通过有选择地把MOS晶体管设置为导通状态就可以实现有选择地将这些内部数据总线线固定为接地电压电平。
图40是图39所示的多路转换器130a-130d及132a-132b的结构的一例的图。在图40中因为这些多路转换器具有相同的结构，所以只代表性地示出了一个多路转换器的结构。在图40中，多路转换器130a-130d、132a及132b的每一个都含有：根据字结构指示信号MX(MX8或MX16)而有选择地导通、在导通时与节点NDA及NDD电耦合的CMOS传输门TG0；根据字结构指示信号MX有选择地导通的CMOS传输门TG1及TG2；以及根据列地址信号CA互补地导通并使内部节点NDD分别与CMOS传输门TG1及TG2电耦合的CMOS传输门TG3及TG4。CMOS传输门TG0及TG1分别与节点NDB及NDC耦合。
在字结构指示信号MX处于非激活状态时，CMOS传输门TG0-TG3全部为非导通状态，节点NDA和NDB、NDC被电隔离。因而，在这种状态下，该多路转换器不能与列地址信号CA(CA8或CA9)无关地维持在非导通状态并且不进行选择工作。
另一方面，如果字结构指示信号MX(MX16或MX8)被激活，则CMOS传输门TG0-TG2导通。在这种状态下，根据列地址信号CA设定CMOS传输门TG3及TG4的一方为导通状态，节点NDA与节点NDB及NDC的一方电耦合。由此，可以按照字结构及列地址位设定数据的双向传输路径。
图41是概略地示出了×32位的字结构中的全局数据线GIU0-GIU7与内部数据线的连接的图。如图41所示，在×32位的字结构中，在子列块SCBK0-SCBK3的每一个中选择2位的上侧全局数据线且并列地与内部数据总线DB<7:0>耦合。即：在图39所示结构中，多路转换器130a-130d、132a及132b全部维持非导通状态，并且开关电路SW0-SW7维持导通状态，各全局数据线GIOU0-GIOU7与内部数据总线线DB 0-DB7耦合。另外，开关电路131a-131d及SW0-SW7例如用CMOS传输门构成。
图42是概略地示出了×16位的字结构中的全局数据线GIOU0-GIOU7与内部数据总线DB<7:0>的连接的图。在图42的×16位的字结构中，选择上侧块UB中的子列块SCBK0与SCBK3中的一个子列块的两条全局数据线GIOU以及子列块SCBK1及SCBK2中的两条全局数据线GIOU并将其与内部数据总线DB<7:0>的对应的内部数据线耦合。即，图39所示的多路转换器130a-130d被激活而进行选择工作，并且因为开关电路131a-131d分别导通而可进行从2个列块中选择1个即总计从4个子列块中选择2个子列块的选择工作。
图43是概略地示出了×8位的字结构时的全局数据线与内部数据总线线的连接的图。在×8位的字结构中，图39所示的开关电路131a-131d成为非导通状态，并且开关电路SW0-SW7也处于非导通状态。多路转换器132a和132d被激活并按照列地址信号CA9进行选择工作。因而，由列地址信号CA8及CA9选择子列块SCBK0及SCBK3的4条全局数据线中的1条全局数据线并与内部数据总线线DB1或DB6连接。同样，在子列块SCBK1及SCBK2中也选择1条全局数据线并与剩余的内部数据线DB6或DB1连接。
从而，如图39至图43所示，由于用列地址信号CA8及CA9选择子列块，所以对于8位的内部数据总线DB<7:0>，在×16位的字结构及×8位的字结构中可从4个子列块的上侧块UB中含有的8位数据中分别选择4位及2位。
在下侧块中也进行同样的数据线选择。
如上所述，按照本发明的实施例6，能以8位宽的内部数据总线线为单位在内部对称地配置内部数据总线，通过使其布线长度相等，能使内部数据线的负荷相等并能与字结构无关地使数据输出时序相同。并且由于把不使用的内部数据总线线固定为接地电压电平而作为屏蔽线使用，因而能不受电容耦合噪声的影响而以高速传输数据。
(实施例7)
图44是概略地示出了本发明实施例7的半导体存储器的内部数据总线的配置的图。在图44中，内部数据总线含有16位数据总线DBB0及DBB1。16位数据总线DBB0含有8位数据总线DB<15:8>及DB<31:20>，16位数据总线DBB1含有8位数据总线DB<7:0>及DB<23:16>。
8位数据总线MDB0-MDB3分别与数据焊区区对应地配置。这些数据总线MDB0-MDB3与对应于数据焊区而配置的数据输入输出电路耦合。
在16位数据总线DBB1与8位数据总线MDB0之间配置数据总线切换电路150a，在16位数据总线DBB0与8位数据总线MDB1之间配置数据总线切换电路150b。在16位数据总线DBB1与8位数据总线MDB2之间配置数据总线切换电路150c，在16位数据总线DBB0与8位数据总线MDB3之间配置数据总线切换电路150d。数据总线切换电路150a-150d根据模式选择信号MSDSL切换数据总线DBB1与数据总线MDDB0和MDB2的连接路径以及数据总线DBB0与数据总线MDDB1和MDB3的连接路径。该模式选择信号表示封装的种类及字结构。
在×32位的字结构中，8位数据总线MDB2以1∶1的比例关系与数据总线DB<23:16>连接，在×32位的字结构中，数据总线MDB3以1∶1的比例关系与内部数据总线DB<31:24>连接。同样，8位数据总线MDB0以1∶1的比例关系与数据总线DB<7:0>连接，数据总线MDB1以1∶1的对应比例关系与数据总线DB<15:8>连接。
图45是概略地示出用数据总线切换电路150a-150d进行总线切换的样式图。在该半导体存储器中设有4存储体A-B，在其间配置数据总线DBB0及DBB1。在×16位的字结构中，数据位DB<7:0>被输出到数据总线MDB2，数据位DB<15:8>被输出到数据总线MDB3。在×8位的字结构中，4位数据DQ<3:0>被输出到数据总线MDB2，数据位<7:4>被输出到数据总线MDB3。因而，数据不向设置在焊区组区95a及95b中的焊区传输而向设置在数据焊区区95c及95d中的数据焊区传输。
图46是概略地示出了该图45所示的半导体存储器封装安装时的结构的图。在图46中，半导体存储器芯片1被安装在TSOP封装160内。在该TSOP封装160中，在矩形区的相向的两条边的一端配置数据端子组165a及165b。在该相向的两条边的另一端配置接受控制信号/地址信号的焊区组166a及166b。如上所示，在半导体存储器芯片1中，通过数据总线切换电路150a-150d数据被传输到沿着矩形区的一条边配置的数据焊区组95c及95d。
因而，TSOP封装安装时，将数据焊区组95c的数据焊区与TSOP封装160的数据端子组165a的端子连接，将半导体存储器芯片1的数据焊区组95d的数据焊区与TSOP封装160的数据端子组165b的数据端子连接。在被分解配置在4个分区中的数据焊区组中为了用同一芯片结构在BGA封装中进行安装，通过在半导体存储器芯片的一条边上配置所使用的数据焊区能够容易地在TSOP封装中安装半导体存储器芯片1。
另外，TSOP有沿长边配置引脚端子的类型及沿短边配置引脚端子的类型。作为TSOP，不管用哪一种封装形式，通过沿半导体存储器芯片的一条边配置所使用的数据焊区就能在TSOP封装中安装半导体存储器芯片1。
图47是示出了在TSOP封装中安装时各种字结构的数据端子配置的一例的图。在图47中，在×32位的字结构中，内部数据总线DB0-DB31分别与在数据焊区组区95a-95d中配置的数据焊区耦合并传输数据位DQ<0>-DQ<31>。
在×16位的字结构中，数据位DQ<0>-DQ<15>被传输到数据焊区组区95c及95d。数据不向数据焊区组区95a及95b传输。在这种状态下，图44所示的数据总线切换电路150a及150b成为输出高阻抗状态，内部数据总线DB<15:8>与内部输出数据总线MDB1隔离，同样，内部数据总线DB<7:0>与输出数据总线MDB0隔离。用数据总线切换电路150c及150d切换内部数据总线DB<7:0>及DB<23:16>与数据总线MDB2的连接，并切换内部数据总线DB<31:24>及DB<15:8>与数据总线MDB3的总线线的连接。
在×8位的字结构，中在数据焊区组区95c及95a中数据位DQ<0>-DQ<3>及DQ<4>-DQ<7>被输出到相间的数据焊区中。
图48是概略地示出了与图44所示的数据总线切换电路150c有关的部分的图。数据总线切换电路150c对内部数据总线DB<23:16>及DB<7:0>的数据总线MDDB<3:0>及MDDB<7:4>的连接进行切换。对于数据总线切换电路150c，给予16位结构指示信号MX16、8位结构指示信号MX8以及封装指示信号PTYTS作为模式选择信号MDSL。在×8位的字结构或×16位的字结构中，在用TSOP作为封装的情况下，封装指示信号PTYTS被设定为H电平的激活状态。
在字结构为×32位的字结构中，在用TSOP作为封装的情况下一般地都与4个分区对应地配置数据端子。因而，这种情况下不特别要求对数据焊区的连接进行切换。
数据总线DTPa及DTPb分别与内部数据总线DB<7:0>及DB<23:16>耦合。这些数据总线DTPa及DTPb的结构与图39所示的对内部数据总线和前置放大器/写驱动器的连接进行切换的部分的结构相对应。这些数据总线DTPa及DTPb按照列地址信号CA8及CA9切换前置放大器/写驱动器与内部数据总线的连接。
在该数据总线切换电路150c中配置CMOS传输门，用于切换数据传输路径。按照模式选择信号MDSL通过对内部数据总线DB<7:0>及DB<23:16>与输出数据总线MDDB<3:0>及MDDB的连接进行切换，能够实现与安装封装相对应的数据焊区的配置。
图49是概略地示出了与图48所示的数据总线切换电路150c的数据总线MDDB0及MDDB4有关的部分的结构的图。数据总线线MDDB0含有数据总线MDDB<3:0>，数据总线线MDDB4含有数据总线MDDB<7:4>。数据总线线MDDB0及MDDB4各自与图49所示的×16位的字结构中输出数据位DQ<0>及DQ<4>的部分相对应。
为满足图32所示的数据总线与数据焊区的对应关系，用内部数据总线DB0、DB2及DB16实现内部数据总线与前置放大器/写驱动器的连接。通过内部数据总线DB0、DB2及DB16，用图39所示的数据总线进行数据的传送。在×32位的字结构及×16位的字结构中，对数据总线DB0传送内部读出数据，在×32位的字结构及×8位的字结构中数据被传送到内部数据总线DB2。另一方面，在×32位的字结构、×16位的字结构及×8位的字结构中，内部数据被传送到内部数据线DB16。
CMOS传输门172a对内部数据总线线DB0被配置，在内部数据总线线DB2上配置CMOS传输门172b。在接受封装指定信号PTYTS与16位结构指示信号MX16的门电路170a的输出信号为H电平时CMOS传输门172a导通并把内部数据总线线DB0电耦合到数据总线线MDDB0上。在接受8位结构指示信号MX8与封装指定信号PTYTS的门电路170b的输出信号为H电平时CMOS传输门172b导通并把内部数据线DB2耦合在输出数据线MDDB0上。
从而，在×16位的字结构中，在进行TSOP安装时内部数据总线线DB0与输出数据总线线MDDB0耦合，而在×8位的字结构中，则是内部数据总线线DB2与输出数据总线线MDDB0耦合。在×32位的字结构中并进行BGP(MCP)安装时，这些CMOS传输门172a及172b为非导通状态，内部数据总线线DB0及DB2与数据总线线MDDB0电隔离。
根据封装指定信号PTYTS及ZPTYTS互补地导通的CMOS传输门173a及173b对内部数据总线线DB16被设置。在进行BGP(MCP)安装封装时，若封装指定信号PTYTS为L电平，补封装指定信号ZPTYTS为H电平，则CMOS传输门173a为导通状态而CMOS传输门173b为非导通状态。因而，在这种情况下内部数据总线线DB16与数据总线线MDDB0电耦合。另一方面，在封装指定信号PTYTS为H电平而补封装指定信号ZPTYTS为L电平时，TSOP被指定为安装的封装形式，CMOS传输门173a为非导通状态而CMOS传输门173b为导通状态，内部数据总线线DB16与数据总线线MDDB4耦合。
因而，在进行这种TSOP安装时，在×32位的字结构、×16位的字结构及×8位的字结构中，对数据总线线MDDB4传送从内部数据总线线DB16传送来的数据并通过对应的输出缓冲电路传送到外部的数据焊区上。
另外，该图49所示的只是数据总线切换电路结构的一例，也可以根据实际使用的数据焊区与数据位的对应关系适当地设定所使用的内部数据总线和与最终的焊区耦合的数据总线的各总线线的连接。
字结构指示信号MX8、MX16及封装指定信号PTYTS的电压电平例如也可以由对图28所示的模式选择焊区MS的键合丝设定。
图50概略地示出了TSOP安装时的外部端子与焊区的连接。在图50中，在TSOP160的相向的两条边的各一端设置数据输出端子组。在这些数据输出端子组之间配置供给输出电压VddQ及VssQ的引脚端子。在它们的一端配置供给电源电压VDD及VSS的电源端子及接地端子。
并且，在该TSOP160的相向的两条边的另一端，同样相向地配置接受电源电压VDD及接地电压VSS的电源端子及接地端子。地址端子组与这些电源端子及接地端子相邻地配置，地址信号位AD被供给这些地址端子组。沿着TSOP160的一边与地址信号端子组相邻地配置控制输入端子组，并且在另一边与地址信号端子组相邻地配置接受时钟信号CLK的时钟端子及接受时钟启动信号CKE的时钟启动端子。
而且，对数据输入输出端施加掩蔽的DQ掩蔽引脚端子DQM分别相向地被配置在这两条边上。供给电源电压VDD及VSS的电源端子及接地端子相向地被配置在TSOP的中央区。
在半导体存储器芯片1中，数据焊区及供给电源电压及输出接地电压的焊区被配置在数据焊区组区95c及95d。这些焊区通过引线框架及键合丝分别与对应的端子连接。另外，地址信号、控制信号及电源电压端子通过引线框架及键合丝分别与半导体存储器芯片1的焊区耦合。
另外，地址信号焊区、电源焊区及接地焊区与半导体存储器芯片1的数据焊区组区95a及95b相邻地配置。通过键合丝及引线框架，这些焊区还与配置在TSOP相向的两条边的另一端的地址端子、电源端子及接地端子连接。
如该图50所示，即使是只在安装封装的相向的两条边的一端配置数据输入输出端子的结构，对于半导体存储器芯片1，用沿其一边配置数据焊区组的方法也可容易地使数据焊区组与外部端子连接并能把该半导体存储器芯片1安装在×16位或×8位的字结构的TSOP中。
另外，半导体存储器芯片1的×32位的字结构中的焊区配置与图28所示的焊区配置相同。在×16位的字结构中，图28所示的沿一条边配置的16位的数据焊区被连接在引线端子上，在×8位的字结构中，这些焊区中的8位数据焊区与引线端子耦合。
如上所述，按照本发明的实施例7，以沿半导体存储器芯片的一条边配置的数据焊区与内部数据总线连接的方式构成，通过用该键合丝切换内部总线的连接可以把一个半导体存储器芯片容纳在BGP或TSOP中。相应地，也可以把具有相同芯片结构的半导体存储器芯片安装在单芯片封装及多芯片封装的任一封装中。
(实施例8)
图51是概略地示出了本发明实施例8的半导体电路器件的数据输出部的结构的图。在图51中概略地示出了8位全局数据线GIO0-GIO7与对应的数据焊区DPD0-DPD7之间的数据读出部的结构。前置放大器/写驱动器PW0-PW7与全局数据线GIO0-GIO7对应地配置。
在补8位结构指示信号ZMX8为L电平并指示×8位的字结构时，前置放大器/写驱动器PW0、PW3、PW4及PW7被维持在非激活状态。在8位的字结构中这些前置放大器/写驱动器PW0、PW3、PW4及PW7分别把内部数据总线线DB0、DB3、DB4及DB7固定为接地电压电平。
在×8位的字结构中，设置多路转换器(MUX)200a-200d，以便根据列地址信号CA9选择全局数据线。多路转换器200a-200d按照8位结构指示信号MX8及列地址位CA9进行选择工作。多路转换器200a选择全局数据线GIO0及GIO1的一方并使选择的全局数据线与前置放大器/写驱动器PW1耦合。多路转换器200b选择全局数据线GIO2及GIO3的一方并与前置放大器/写驱动器PW2耦合。
多路转换器200c选择全局数据线GIO4及GIO5的一方并与前置放大器/写驱动器PW5耦合。多路转换器200d选择全局数据线GIO6及GIO7的一方并与前置放大器/写驱动器PW6耦合。在8位结构指示信号MX8为L电平时，多路转换器200a-200d使全局数据线GIO1、GIO2、GIO5及GIO6分别与前置放大器/写驱动器PW1、PW2、PW5及PW6耦合。如果8位结构指示信号MX8成为H电平，则这些多路转换器200a-200d按照列地址信号CA9进行选择工作。
列地址信号CA9(或ZCA9)也可以选择对应的存储器阵列的上侧块或下侧块的一方，并且还可以从列块中选择子列块。CA9为了从8条全局数据线中选择4条全局数据线，使用了列地址信号。
前置放大器/写驱动器PW0-PW7分别与内部数据总线线DB0-DB7耦合。对应于这些内部数据总线线DB0-DB7，按照读触发信号RTEG设置将所给予的数据放大并输出的读驱动器RDR0-RDR7。
分别与数据焊区DPD0-DPD7对应地配置的输出缓冲器OBF0-OBF7对应于这些读驱动器RDR0-RDR7而被设置。其数据焊区与数据焊区DQP相对应，但在这里因为图51所示的数据总线被配置在数据焊区区95a-95d的任一区而在图51中用符号DPD表示数据焊区。
读驱动器RDR0及RDR3在×32位的字结构时被激活，按照读触发信号RTEG放大并传送所给予的数据。读驱动器RDR1及RDR2在16位结构指示信号MX16被激活时维持在非激活状态。读驱动器RDR4-RDR7在8位结构指示信号MX8被激活时维持在非激活状态。在数据读出为非激活时这些读驱动器RDR0-RDR7驱动各自的输出节点到接地电压电平。在数据写入时这些读驱动器RDR0-RDR7被设定在输出高阻抗状态。
与这些读驱动器RDR0-RDR7同样，输出缓冲器OBF0-OBF7也根据字结构有选择地被启动。即，输出缓冲器OBF0及OBF3在32位结构指示信号MX32激活时被启动并根据所给予的数据驱动数据焊区DPD0及DPD3。输出缓冲器OBF1及OBF2在16位结构指示信号MX16激活时成为截止状态并被设定为输出高阻抗状态。输出缓冲器OBF4-OBF7在8位结构指示信号MX8激活时被设定为输出高阻抗状态。
在对应的数据焊区不使用时，这些输出缓冲器OBF0-OBF7在封装安装时成为开路状态并且往往不供给输出电源电压及输出接地电压。这种情况下，与不使用的数据总线对应地配置的输出缓冲器的输出节点也可以仅被维持在高阻抗状态或被固定在接地电压电平。
为设定×8位的字结构中的数据传输路径，按照8位结构指示信号MX8及列地址信号CA8进行选择工作的多路转换器202a及202b与读驱动器RDR1及RDR2对应地设置。多路转换器202a选择内部数据总线DB1及DB5的一方并把所选择的内部数据线与读驱动器RDR1耦合。把数据线与读驱动器RDR2耦合。从而，8位的字结构时的多路转换器202b选择内部数据总线DB2及DB6的一方，对于所选择的内部总线通过输出缓冲器OBF1及OBF2把来自读驱动器RDR1及RDR2的数据输出到数据焊区DPD1及DPD2。
在16位的字结构中，为输出4位数据，根据16位结构指示信号MX16和列地址信号CA8进行选择工作的多路转换器204a-204d与读驱动器RDR3-RDR7对应地设置。在进行选择工作时多路转换器204a选择内部数据总线线DB0及DB4的一方并与读驱动器RDR4耦合。多路转换器204b选择内部数据总线线DB1及DB5的一方并与读驱动器RDR5耦合。多路转换器204c选择内部数据总线线DB2及DB6的一方并与读驱动器RDR6耦合。多路转换器204d选择内部数据总线线DB3及DB7的一方并与读驱动器RDR7耦合。
在8位结构指示信号MX8为L电平时，这些多路转换器202a及202b不进行选择工作，而把内部数据线DB1及DB2分别与读驱动器RDR1及RDR2耦合，在8位结构指示信号MX8为H电平且指示×8位的字结构时，根据列地址信号CA8进行选择工作。
在16位结构指示信号MX16为L电平时，多路转换器204a-204d分别把内部数据线DB4-DB7与读驱动器RDR4-RDR7耦合。如果16位结构指示信号MX16为H电平，则这些多路转换器204a-204d根据列地址信号CA8进行选择工作。在×16位的字结构中根据读驱动器RDR4-RDR7把数据输出到数据焊区RDR4-RDR7上。
图52是图51所示的多路转换器200a及200b的结构的一例的图。因为多路转换器200a及200b结构相同，所以图52中只代表性地示出了1个多路转换器200。该多路转换器200与全局数据线GIOa及GIOb对应地设置并把所选择的全局数据线与前置放大器/写驱动器PWb耦合。
接受列地址信号CA9及8位结构指示信号MX8的AND门210c的输出信号及其反转信号被共同地给予多路转换器200a及200b。多路转换器200含有：在AND门210的输出信号为H电平时导通并把全局数据线GIOa与前置放大器/写驱动器PWb耦合的CMOS传输门211a，以及在AND门210c的输出信号为L电平时导通并把全局数据线GIOb与前置放大器/写驱动器PWb耦合的CMOS传输门211b。
对于该图52所示的多路转换器200的结构，在×16位的字结构及×32位的字结构中，AND门210的输出信号为L电平，全局数据线GIOb与前置放大器/写驱动器PWb耦合。另一方面，如果8位结构指示信号MX8为H电平，则AND门210被启动并根据列地址信号CA9使CMOS传输门211a及211b的一方成为导通状态。由此，在×8位的字结构中就能根据列地址信号CA9有选择地进行全局数据线与前置放大器/写驱动器的耦合。
图53是图51所示的多路转换器202a及202b的结构的一例的图。在图53中，因为多路转换器202a及202b结构相同，所以只代表性地示出了多路转换器202。多路转换器202设置在内部数据线DBa及DBb与读驱动器RDRa之间。
接受列地址信号CA8及8位结构指示信号MX8的AND门212的输出信号及其反转信号被共同地给予多路转换器202a及202b。多路转换器202含有：在AND门212的输出信号为L电平时导通并把内部数据总线线Dba与读驱动器RDRa耦合的CMOS传输门213a，以及在AND门212的输出信号为H电平时导通并把内部数据总线线DBb与读驱动器RDRa耦合的CMOS传输门213b。
在8位结构指示信号MX8为L电平时，CMOS传输门213a为导通状态，CMOS传输门213b处于非导通状态，内部数据总线线DBa与读驱动器RDRa耦合。另一方面，如果8位结构指示信号MX8为H电平并指定×8位的字结构时，AND门212被启动，AND门212的输出信号根据列地址信号CA8而成为H电平或L电平，多路转换器202选择内部数据总线线DBa及DBb的一方。
图54是示出了图51所示的多路转换器204a-204d的结构的一例的图。因为这些多路转换器204a-204d具有相同结构，所以在图54中只代表性地示出了多路转换器204的结构。该多路转换器204选择内部数据线DBc及DBd的一方并与读驱动器RDRd耦合。
接受列地址信号CA8及16位结构指示信号MX16的AND门214的输出信号及其反转信号被共同地给予多路转换器204a及204b。多路转换器204含有：在AND门214的输出信号为H电平时导通并把内部数据总线线DBc与读驱动器RDRb耦合的CMOS传输门215a，以及在AND门214的输出信号为L电平时导通并把内部数据总线线DBd与读驱动器RDRb耦合的CMOS传输门215b。
在×16位的字结构中，16位结构指示信号MX16为H电平，AND门214被启动。因而，在这种情况下，按照列地址信号CA8选择CMOS传输门215a及215b的一方。在×32位的字结构及×8位的字结构中，16位结构指示信号MX16为L电平，AND门214的输出信号为L电平，CMOS传输门215b导通并使内部数据总线线DBd与读驱动器RDRd耦合。
另外，在图52至图54所示的多路转换器的结构中，在列地址信号CA8为“0”时指定全局数据线GIO0-GIO3，在列地址信号CA8为“1”时指定全局数据线GIO4-GIO7。并且，在列地址信号CA9为“0”时指定全局数据线GIO0、GIO3、GIO4、GIO7。然而这些列地址信号的分配也可以根据阵列结构适当地确定，图52至图54所示的作为多路转换器而给予的列地址信号CA9及CA8的逻辑电平也可以根据分配给各全局数据线GIO0-GIO7的列地址信号位而适当地改变。
图55是概略地示出了内部数据总线与数据焊区的连接的图。在图55中，示出了存储体A-D的各存储器块的数据位及列地址信号CA8的分配。
在存储体A-D中按照列地址信号CA8及/CA8(＝ZCA8)被分割为4个列块。上侧的子存储器块的全局数据线与内部数据线DB<7:0>及DB<15:8>耦合，下侧子存储器块与内部数据总线DB<23:16>及DB<31:24>耦合。
对于该图55所示的配置，内部数据总线DB<7:0>有选择地与数据总线MDB<7:0>耦合，内部数据总线DB<15:7>与数据总线MDB<15:7>耦合。同样，数据总线MDB<23:16>有选择地与内部数据总线DB<23:16>耦合，数据总线MDB<31:24>与内部数据总线DB<31:24>耦合。
在存储体A-D的外部的4个区域配置数据焊区区95a-95d，如图51所示，在×32位的字结构中因为多路转换器200a、200d及202a、202d以及204a-204d不进行选择工作，所以内部数据总线DB<31:0>与数据总线MDB<31:0>1对1地耦合。
另一方面，在×16位的字结构中根据列地址信号CA8切换连接路径。即，在×16位的字结构中，按照列地址信号CA8及/CA8(ZCA8)选择2个列块。在图51中，在该×16位的字结构中，多路转换器204a-204d按照列地址信号CA8进行选择工作。因而，内部数据总线线DB0-DB7通过对应于内部数据线DB4-DB7而设置的读驱动器RDR4-RDR7与输出缓冲器OBF4-OBF7耦合。从而，使4位数据输出到数据焊区DBD4-DBD7上。
在这种情况下，由于多路转换器202a-204d的选择工作可使内部数据总线线DB0-DB3上的数据作为数据位DQ0-DQ3输出，或者内部数据总线线DB4-DB7上的数据作为数据位DQ0-DQ3输出。不使用的读驱动器RDR0-RDR3的输出信号被固定在接地电压电平上。即使在数据写入工作时，因为与这些不使用的数据输出电路连接的数据线不传输写入数据，所以即使把不使用的读驱动器的输出信号固定在接地电压电平上，对于数据写入工作也不会产生任何问题。
在×16位的字结构中，图51所示的前置放大器/写驱动器PW0-PW7处于激活状态，内部数据总线DB0-DB7按照读出数据而驱动。
在×8位的字结构中，多路转换器200a-200b进行选择工作，或者多路转换器202a及202b进行选择工作。多路转换器204a-204d不进行选择工作，在×8位的字结构中不使用的读驱动器RDR0及RDR3-RDR7的输出被固定在接地电压GND上。
在该×8位的字结构中，用多路转换器200a-200d根据列地址信号CA9进行2∶1的全局数据线的选择，所选择的数据被传输到内部数据总线线DB1、DB2、DB5及DB6上。然后，根据列地址信号CA8用多路转换器202a及202b进行选择工作，通过输出缓冲器OBF1及OBF2用读驱动器RDR1及RDR2驱动数据焊区DPD1及DPD2。从而，例如在数据焊区区95a，内部数据线DB1及DB2上的数据被输出到数据焊区DPD1及DPD2上或者内部数据线DB5及DB6上的数据被输出到数据焊区DPD1及DPD2上。
即使对于其他的数据焊区区95b-95d，只要所设置的结构与图51所示的结构相同就能进行同样的选择工作，在×16位的字结构及×8位的字结构中，根据列地址信号CA8及CA9进行选择工作。
在该图51所示的结构的情况下，在×32位的字结构、×16位的字结构及×8位的字结构中，前置放大器/写驱动器可以利用共同的前置放大器/写驱动器。并且，对于读驱动器而言，在×32位的字结构和×16位的字结构中所用的读驱动器是相同的，同样，在×32位的字结构及×8位的字结构中所用的读驱动器也是相同的读驱动器。因而，不必配置×16位或×8位专用的读驱动器及前置放大器，可以简化电路结构并简化前置放大器带的布局。
而且，在数据焊区区95a-95d中，只按照字结构切换内部数据总线与连接到输入输出缓冲器上的数据总线的连接，可以共同地配置输出缓冲器OBF0-OBF7而与字结构无关，作为该数据输出部的布局，对各字结构能够用共同的布局。
(变例)
图56是概略地示出了本发明的实施例8的变例的图。在图56中，全局数据总线GIO与内部数据总线DBB通过前置放大电路220耦合。该前置放大电路含有与全局数据总线GIO的全局数据线分别对应地配置的前置放大器。包含在该前置放大电路220中的前置放大器的连接路径按照列地址信号CA9而被设定。内部数据总线DBB通过连接电路222与读驱动器RDR0-RDR15耦合。该连接电路222按照封装指示信号PTYTS、列地址信号CA8与字结构指定信号MX8、MX16及MX32设定其连接路径。
因而，对于图56所示结构的场合，可以按照字结构指定信号及列地址信号CA8设定与16位的数据总线DBB的连接，从而可实现任意的全局数据线与内部数据总线线(读驱动器)的连接并可容易地实现与BGP及TSOP分别对应的任意字结构的数据焊区的配置位置。
现在，在图56所示的配置中，列地址信号CA9也可以被给予连接电路222。在这种结构的情况下，在×8位的字结构中，前置放大电路220按照列地址信号CA9有选择地被设定为激活状态，在连接电路222中被设定为该激活状态的前置放大电路的输出信号的传输路径按照列地址信号CA9而被设定。
在图56所示结构中示出了数据读出时的结构。然而，由于是用双向传输门构成连接电路222，所以数据写入路径同样也可以按照所使用的数据焊区的位置来设定。
如上所述，按照本发明的实施例8，读驱动器驱动内部数据总线与输出数据总线之间的输出缓冲器，对该读驱动器的内部数据总线的连接路径可以按照列地址信号而被设定并能够对于各种字结构共有内部数据输入输出部的结构，从而可简化前置放大器带的布局。
而且，由于与图39所示的结构组合起来使用以变换连接路径，可容易地实现对于任意字结构的数据焊区的配置。而且，也可以容易地实现与封装对应的数据焊区的配置。
另外，在TSOP安装时，在×8位的字结构及×16位的字结构中均使用在半导体存储器芯片的一条边上配置的数据焊区区。在这种情况下，封装指定信号PTYPS被给予连接电路222，对该不打算使用的焊区区的读驱动器断开与内部数据总线的连接，并设定与所使用的数据焊区区对应的读驱动器的连接路径。因而，在这种情况下，在连接电路222中，按照焊区位置用CMOS传输门变更图51所示的多路转换器的输出信号的传输路径
(实施例9)
图57是概略地示出了本发明实施例9的半导体电路器件的主要部分的结构的图。在图57中内部写入/读出电路70进行存储器阵列50的选择存储单元与内部写入/读出数据的受授，对该内部写入/读出电路70设置扩展电路250及压缩电路260。在多位测试模式指示信号MBT激活并进行数据写入时，扩展电路250扩展内部数据总线线DBw上的信号并将其传送到内部写入/读出电路70中。
在多位测试模式指示信号MBT激活并进行数据读出时，压缩电路260对从内部写入/读出电路70读出的数据进行压缩并将压缩结果传递到内部数据线DBr中。内部数据总线线DBw及DBr是分离的数据总线线并共同地与输入输出电路265耦合。
内部写入/读出电路70与内部数据总线DB上的例如32位数据线进行数据的传送。在输入输出电路265中与该内部数据总线DB的各数据总线线对应地设置输入输出缓冲电路。
在多位测试模式中，通过扩展电路250把共同的数据写入存储器阵列50的多个存储单元中，并从来自存储器阵列50的这多个存储单元中同时读出数据，用压缩电路260生成表示这些逻辑电平的一致/不一致的数据并判断在这多个存储单元中是否存在不合格的存储单元。扩展电路250具有扩展数据的位宽度的功能，通过对所给予的测试数据进行复制工作而生成多位的数据。
在这样的多位测试模式中，通过分别设置传输多位测试写入数据的内部数据总线线DBw及传输表示压缩(省并)结果的数据的数据总线线DBr可以得到下述优点。即，在把扩展电路250及压缩电路260与同一数据总线线耦合的情况下，与其他数据总线线相比该数据总线线的负荷变大，在通常工作模式中，数据传送速度由于被这个负荷大的数据总线线的数据传送速度所限制而不能进行高速的数据传送。通过分别设置传输该多位测试写入数据的总线线及传送表示压缩结果的数据的总线线就可以分散总线线的负荷，从而在通常工作模式中也可以高速地传送数据。
图58是具体地示出了图57所示的内部写入/读出电路70、扩展电路250及压缩电路260的结构的图。在图58中示出了与传送4位数据的全局数据线GIOa-GIOd有关的部分的结构。在以下的说明中为简化说明而以×32位的字结构中的多位测试的结构为例说明。然而，即使是对于×16位及×8位的字结构的多位测试结构也一样，通过对按照字结构选择数据位的多路转换器配置扩展/压缩电路可以同样地实现多位测试。
内部写入/读出电路70含有分别与全局数据线GIOa-GIOd对应地设置的写驱动器WDRa-WDRd以及前置放大器PAa-PAd。在通常工作模式中，写驱动器WDRa及前置放大器PAa进行向内部数据总线线DBa的数据传送。在通常工作模式中，写驱动器WDRb及前置放大器PAb进行向内部数据总线线DBb的数据传送。在通常工作模式中，写驱动器WDRc及前置放大器PAc进行向内部数据总线线DBc的数据传送。在通常工作模式中，写驱动器WDRd及前置放大器PAd进行向内部数据总线线DBd的数据传送。
在多位测试指示信号MBT激活时，扩展电路250含有对内部数据总线线DBa上的数据进行缓冲处理并共同地传送到写驱动器WDRa-WDRd中的测试写驱动器250a。在多位测试模式指示信号MBT激活时，压缩电路260含有把来自前置放大器PAa-PAd的数据压缩(省并)为1位数据并传输到内部数据总线线DBb中的压缩器260b。
因而，在多位测试模式中，相同逻辑电平的数据通过该测试写驱动器250a传输到写驱动器WDRa-WDRd中，也把相同逻辑电平的数据传输到全局数据线GIOa-GIOd中。在数据读出时，来自传输到全局数据线GIOa-GIOd中的选择存储单元的数据由前置放大器PAa-PAd放大并传输到压缩器260a中。压缩器260a生成表示这些所接受的数据的逻辑电平的一致/不一致的信号并传输到内部数据总线线DBb中。由此，仅把测试写驱动器250a及压缩器260a分别与内部数据总线线DBa及DBb耦合就能减轻这些内部数据总线线DBa及DBb上的负荷，从而能以高速传输数据。
图59是示出了图58所示的写驱动器WDRa-WDRd的结构的一例的图。在图59中，因为写驱动器WDRa-WDRd的结构相同，所以只代表性地示出了对全局数据线GIO设置的写驱动器WDR。
在图59中，写驱动器WDR含有：在写驱动启动信号WDE激活时根据所给予的数据驱动全局数据线GIO的驱动电路280；在多位测试模式指示信号MBT的反转信号ZMBT为H电平时导通并把对应的内部数据总线线DB与驱动电路280耦合的传输门281；以及在多位测试模式指示信号MBT激活时导通并把测试写驱动器250a的输出信号传输到驱动电路280中的传输门282。
在通常工作模式中，多位测试模式指示信号MBT为L电平，传输门281为导通状态而传输门282为非导通状态。从而，驱动电路280按照写驱动启动信号WDE并按照对应的内部数据总线线DB上的数据驱动对应的全局数据线GIO。
另一方面，在多位测试模式中，多位测试模式指示信号MBT为H电平，传输门281为非导通状态而传输门282为导通状态。驱动电路280按照来自测试写驱动器250a的测试写入数据驱动全局数据线GIO。
该测试写驱动器250a也可以是驱动内部数据总线线的总线驱动电路。该测试写驱动器250a按照来自对应的输入电路的测试数据驱动4位的内部数据线DBa-DBd。该总线驱动电路也可以是分别对内部数据线DBa-DBd而配置的总线驱动器。在多位测试模式中，来自一个输入缓冲电路的测试数据共同地被传输到这些总线驱动器，各总线驱动器按照所传输的测试数据驱动对应的内部数据总线线DBa-DBd。
图60是概略地示出了图58所示的前置放大器PAa-PAb结构的一例的图。在图60中因为前置放大器PAa-PAb结构相同，所以只代表性地示出了对全局数据线GIO设置的前置放大器PA。
在图60中，前置放大器PA含有：响应于前置放大器激活信号PAE的激活而放大对应的全局数据线GIO的数据的前置放大电路290；在多位测试模式指示信号MBT为L电平且补多位测试模式指示信号ZMBT激活时导通并把前置放大电路290与对应的内部数据总线线DB耦合的传输门292；以及在多位测试模式指示信号MBT为H电平时导通并把前置放大电路290的输出与压缩器260a耦合的传输门294。
对于该图60所示的前置放大器PA的结构，在通常工作模式中前置放大电路290与对应的内部数据总线线DB耦合，在多位测试工作模式中前置放大电路290的输出信号被传输到压缩器260a并与对应的内部数据总线线DB分离。由于在多位测试模式中前置放大电路290与对应的内部数据总线线DB分离，所以在多位测试模式中可以把与传输表示压缩结果的数据的数据总线相邻的内部数据总线线固定在接地电压电平作为屏蔽布线使用(关于这种结构将在后面说明)。
图61是示出了图58所示的压缩器260a的结构的一例的图。在图61中，压缩器260a含有：在多位测试模式中接受前置放大器PAa-PAd的输出信号的不一致检测电路(EXOR电路)300；接受多位测试模式指示信号MBT及不一致检测电路300的输出信号的AND电路302；以及在多位测试模式指示信号MBT激活时(H电平时)导通并把AND电路302的输出信号传输到内部数据总线线DBb的传输门304。
在通常工作模式中，多位测试模式指示信号MBT为L电平，传输门304为非导通状态，该压缩器260a的输出信号不被传输到内部数据总线线DBb。
如果多位测试模式指示信号MBT为H电平，则传输门304导通，AND电路302的输出信号被传输到数据总线线DBb。而且，如图60所示，前置放大器PA的输出与对应的数据总线线分离，而与压缩器260a耦合。
在数据写入时，前置放大器PAa-PAd的输出信号全部被设定为待机状态的例如H电平，不一致检测电路300的输出信号为L电平，AND电路302的输出信号也相应地成为L电平。从而，在多位测试模式中的测试数据写入时内部数据总线线DBb被固定在L电平。
在多位测试模式中，在读出压缩结果数据的情况下，该前置放大器PAa-PAd的输出信号被传输到不一致检测电路300。如果前置放大器PAa-PAd的输出信号的逻辑电平全部相同，则该不一致检测电路300的输出信号为L电平，相应地，AND电路302的输出信号维持L电平。另一方面，当H电平的信号和L电平的信号混在前置放大器PAa-PAd的输出信号中的情况下，该不一致检测电路300的输出信号为H电平，相应地，AND电路302的输出信号为H电平。由此，能够把表示4位数据的省并结果(压缩结果)的数据传输到内部数据总线线DBb。
在多位测试模式指示信号MBT为L电平时，如图60所示，前置放大器PA与对应的数据总线耦合，对压缩器260a的输入信号成为不确定状态。但是，因为AND门电路302的输出信号被固定在L电平并且传输门304被设定为非导通状态，所以在通常工作模式中不会产生任何问题。即使在写驱动器WDR中，如图59所示，因为驱动电路280与对应的数据总线线耦合，所以能够根据写入数据准确地驱动对应的全局数据线。
图62是概略地示出了图57所示的输入输出电路265及与内部数据总线线DBb对应的输入输出电路310的结构的图。
在图62中，输入输出电路265含有：在写入工作指示信号WE激活时被激活并按照施加到数据输入节点的数据DQa生成内部写入数据的输入缓冲器312a；在读出工作激活信号OE激活时被激活，对所给予的数据进行缓冲处理并生成读出数据DQa的输出缓冲器314a；以及按照补多位测试模式指示信号ZMBT把输出缓冲器314a的输入与输入缓冲器312a的输出耦合的传输门315。
在通常工作模式及多位测试模式中，该输入缓冲器312a按照来自外部的数据DQa生成内部写入数据并驱动内部数据总线线DBa。在通常工作模式中多位测试模式指示信号ZMBT为H电平，传输门315为导通状态，输出缓冲器314a的输入与内部数据总线线DBa耦合，按照传输到内部数据总线线DBa上的数据生成外部读出数据DQa。
输入输出电路310含有：响应于写入工作指示信号WE的激活而按照来自外部的数据位DQb生成内部写入数据的输入缓冲器312b；响应于读出工作指示信号OE的激活而被激活，对所给予的数据进行缓冲处理并生成外部读出数据DQb的输出缓冲器314b；以及在多位测试模式指示信号ZMBT非激活(H电平)时导通并把输入缓冲器312b的输出及输出缓冲器314b的输入与内部数据总线线DBb耦合的传输门316及317。
在多位测试模式中，补多位测试模式指示信号ZMBT为L电平，传输门316及317为非导通状态，输入缓冲器312b及输出缓冲器314b与内部数据总线线DBb分离。
为输出多位测试结果，设置在多位测试模式指示信号MBT激活时导通并把内部数据总线线DBb连接到输出缓冲器314a上的传输门318。
在通常工作模式中，多位测试模式指示信号MBT为非导通状态，输出缓冲器314a与内部数据总线线DBb分离。另一方面，在多位测试模式中，多位测试模式指示信号MBT为H电平，传输门318导通，被传输到内部数据总线线DBb上的压缩结果数据(省并结果数据)被传输到输出缓冲器314a并作为读出数据Dqa而被输出。
从而，在多位测试模式中，即使用相同的焊区传输写入数据及省并结果数据(压缩结果数据)，在内部也可以通过不同的数据总线线传输多位测试写入数据及压缩结果数据。
如上所述，按照本发明的实施例9，在多位测试模式中通过把测试写入数据及压缩结果数据传输到不同的内部数据线就可以把内部数据总线线的负荷分散开，从而在通常工作模式中也能以高速传送数据。
(实施例10)
图63是概略地示出了本发明实施例10的半导体存储器的主要部分的结构的图。在图63中示出了与数据端子DPDa-DPDd相关部分的结构。对这些数据端子DPDa-DPDd分别设置输入输出电路350a-350d。这些输入输出电路350a-350d分别与内部数据总线线DBa-DBd耦合。内部数据总线线DBa-DBd分别通过前置放大器/写驱动器PW0-PW3与全局数据线GIOa-GIOd耦合。
为进行多位测试，设置了在多位测试模式指示信号MBT激活时按照内部数据总线线DBc的数据驱动内部数据总线线DBa的测试写驱动器352；压缩前置放大器/写驱动器PW0及PW1中的前置放大电路的输出信号并把压缩结果输出到内部数据总线线DBb上的压缩器354a；以及压缩前置放大器/写驱动器PW2及PW3中的前置放大电路的输出信号并把压缩结果传输到内部数据总线线DBd上的压缩器354b。
另外，内部数据总线线DBa与前置放大器/写驱动器PW1的写驱动器耦合，同样，内部数据总线线DBc与前置放大器/写驱动器PW3的写驱动器耦合。
这些前置放大器/写驱动器PW1及PW3与图59所示的写驱动器具有同样的结构。内部数据总线线DBa及DBc与前置放大器/写驱动器PW0及PW2的写驱动器直接耦合。但是，如果这些前置放大器/写驱动器PW0及PW2的写驱动器与图59所示写驱动器具有同样的结构也可以。
前置放大器/写驱动器PW0-PW3的前置放大器的结构与图60所示的前置放大电路的结构相同。
除了用2输入不一致检测电路代替4输入不一致检测电路外，压缩器354a及354b与图61所示的压缩器260a的结构相同。
在该图63所示的结构的情况下，如图64所示，在内部数据总线线中，传输测试写入数据的总线线与传输表示压缩结果的数据的总线线交互地配置。在图64中示出了与内部数据总线线DB0-DB7互补的数据线组DB<i>及/DB<i>。这里i＝0-7。
这些内部数据总线线DB<0>及/DB<0>-DB<7>及/DB<7>具有扭曲结构，相邻的内部数据总线线对在不同的位置具有相互交叉的部分，并且，在2位的内部数据总线线中，分别在1位数据总线线之间设置另一方的1位数据总线线。即，在图64中，在内部数据总线线DB<7>与/DB<7>之间配置内部数据总线线DB<6>或/DB<6>，在这些内部数据总线线DB<6>与/DB<6>之间配置内部数据总线线DB<7>或/DB<7>。
表示压缩结果的数据被传送到奇数内部数据总线线，测试写入数据被传送到偶数内部数据总线线。即，在图64中，测试写入数据被传送到内部数据线DB<2k>及/DB<2k>，表示压缩结果的数据被传送到内部数据总线线DB<2k+1>及DB<2k+1>。这里，k＝0-3。
因而，在传送测试写入数据时，传输压缩结果的数据线具有屏蔽布线的功能，或者在读出压缩结果时传输测试写入数据的奇数数据线具有屏蔽布线的功能。
在多位测试模式中，在传输压缩结果的情况下，可采用下述结构作为偶数内部数据线被驱动到接地电压电平的结构：例如在图63中，多位测试模式指示信号MBT激活时测试写驱动器352被激活而与数据的写入/读出无关，并且，在输入输出电路350c中，在多位测试模式中的数据读出工作模式时，输入缓冲器把接地电压电平的信号传送到对应的内部数据线的互补数据线上。
图65是概略地示出了图63所示的输入输出电路350c的输出电路的结构的图。在图65中输入输出电路350c含有：对读出工作指示信号OE激活时所给予的数据进行缓冲处理并输出到数据焊区DPDc上的输出缓冲器360；根据写入工作指示信号WE激活时提供给数据焊区DPDc的数据生成内部写入数据的缓冲器368；在多位测试模式指示信号MBT激活时压缩内部数据总线线DBb及DBd上的数据的压缩器366；在多位测试模式指示信号MBT激活时导通并把压缩器366的输出信号传输到输出缓冲器360中的传输门362；在补多位测试模式指示信号ZMBT激活时导通并在导通时把输出缓冲器360与内部数据总线线DBc耦合的传输门364；接受多位测试模式指示信号MBT及补写入工作指示信号/WE(ZWE)的AND电路365；以及在AND电路365的输出信号为H电平时导通并把内部数据总线线DBc维持在接地电压电平的传输门366。测试写驱动器352与该内部数据总线线DBc耦合。
压缩器366的结构与图61所示的压缩器260a有以下几点不同。即，用2输入不一致检测电路代替4输入不一致检测电路而不用传输门。图61所示的传输门304与图65中的传输门362对应。
在通常工作模式中，多位测试模式指示信号MBT为L电平，输出缓冲器360通过传输门364与内部数据总线线DBc耦合。输入缓冲器368还与该内部数据总线线DBc耦合。在通常工作模式中，AND门365的输出信号为L电平，传输门366也是非导通状态。因而，按照给予数据焊区DPDc的数据位DQc驱动内部数据总线线DBc，并按照传送到内部数据线DBc上的数据由输出缓冲器360驱动数据焊区DPDc。
在多位测试模式中传输门364为非导通状态，另一方面，传输门362为导通状态。在多位测试模式中的数据写入时，写入工作指示信号/WE为L电平，相应地，AND门365的输出信号为L电平，传输门366为非导通状态。
在这种状态下，输入缓冲器368按照给予数据焊区DPDc的测试写入数据DQc驱动内部数据总线线DBc。并且，测试写驱动器352按照该内部数据总线线DBc上的数据驱动图63所示的内部数据总线线DBa。
另一方面，在多位测试中的数据读出时，AND门365的输出信号为H电平，内部数据总线线DBc被固定在接地电压电平。而且，数据总线线DBa也由测试写驱动器352保持在所设置的电压电平。
在这种状态下，压缩器366按照内部数据线DBb及DBd上的数据进行省并工作(压缩工作)，压缩结果通过传输门362传输到输出缓冲器362。输出缓冲器360按照所给予的压缩结果数据驱动数据焊区DPDc。
对于图63所示结构的情况，扩展/压缩工作以2位为单位进行，尤其是在压缩工作时，重复进行以2位为单位的压缩工作可把压缩器的输出负荷分散到数据总线线DBb及DBd中，从而能降低数据总线的负荷。即，即使在利用图61所示的压缩器260a的结构的情况下，4输入1输出的不一致检测电路的输出负荷也比2输入1输出的不一致检测电路的输出负荷大，相应地，AND电路302的尺寸也必须增大(为与输入电容相适应地进行高速驱动)。传输门304的尺寸也会相应增大。因而，通过利用2输入1输出的压缩器能够减小各结构要素的尺寸，相应地减少了传输门的尺寸，从而减轻了数据总线的负荷。
而且，通过测试写驱动器352把数据总线线DBc上的数据传输到另一内部数据总线线Dba上，从而能够在通常工作模式及多位测试模式中用相同的写驱动器(含有后述的总线驱动器)进行测试数据的写入及通常数据的写入而不必配置测试专用驱动器，从而可以减小电路占有面积。
图66是示出了多位测试模式时传输到内部数据总线DB<15:0>中的数据位一览表的图。在图66中，在通常工作模式中给予数据焊区DPD<15:0>的数据位DQ<15:0>分别以1对1的对应关系传输到内部数据总线DB<15:0>。在多位测试模式中，通过与数据位DQ<2>、DQ<6>、DQ<9>及DQ<13>对应的端子进行测试数据的输入输出。
在多位测试模式中的数据读出时(TMBT读)，对数据总线DB<1>及DB<3>中出现的压缩数据进行再压缩并作为数据位DQ<2>输出。对出现在内部数据线DB<5>及DB<7>中的压缩数据进行再压缩并作为数据位DQ<6>输出。传输到内部数据总线线DQ<8>及DB<10>中的省并(压缩)数据进行再压缩并作为数据DQ<9>输出。此外，对在内部数据总线线DB<12>及DB<14>上出现的压缩数据进行再压缩并作为数据位DQ<13>输出。
在多位测试模式中的数据写入时，按照数据位DQ<2>驱动内部数据总线线DB<0>及DB<2>。按照数据位DQ<6>驱动内部数据总线线DB<4>及DB<6>，同样，按照数据位DB<9>驱动内部数据总线线DB<9>及DB<11>。按照数据位DQ<13>驱动内部数据总线线DB<13>及DB<15>。
在数据总线DB<7:0>中，压缩数据被输出到奇数内部数据线，测试写入数据被传输到偶数数据线。另一方面，在数据总线DB<15:8>中，压缩结果数据被传输到偶数数据线，写入数据被传送到奇数内部数据线。在数据总线中，传送压缩结果数据的总线线与传送测试写入数据的内部数据总线线的奇数/偶数线之所以进行交换是因为在数据总线DB<7:0>与DB<15:8>之间数据总线线的配置是对称的(参见图55)。即使在这种情况下，如图55所示，在BGP安装时内部数据总线DB<7:0>与内部数据总线DB<15:8>也是分开配置的。在8位数据总线中，相邻的内部数据总线线的一方传送测试写入数据，另一方传送压缩结果数据。在TSOP安装时，在×16位的字结构及×8位的字结构中使用了内部数据总线DB<23:16>及DB<31:24>。在这些内部数据总线DB<23:16>及DB<31:24>中维持上述的内部数据线的传送数据的关系。
如图67所示，不论是哪种结构，在多位测试时，写数据与压缩结果数据(读数据)的一方被传送到内部数据总线线。相邻的内部数据总线线中一方传送压缩数据，另一方传送测试写入数据。
而且，对于图67所示的配置，在多位测试模式中压缩结果数据被传输到内部数据线DB<7>及DB<8>。然而，如前面的例如图33及图55所示，内部数据总线DB<7:0>与内部数据总线DB<15:8>是各自相互分离配置的数据总线。与内部数据总线DB<7:0>相邻配置的内部数据总线是数据总线DB<23:16>，传送压缩结果数据的总线与传送作为测试结果的测试写入数据的总线相邻地配置。
然而，在一般的半导体存储器中，在16位内部数据总线DB<15:0>被线性地延伸配置、内部数据总线DB<15:0>的内部数据总线线相邻地配置的情况下，通过更换数据总线DB<15:8>的配置顺序，与内部数据总线DB<7>相邻地配置数据总线DB<15>，在多位测试模式中就能够把传送写入数据及压缩结果数据的总线线全部相邻地交互配置。
如上所述，在多位测试模式中，如果按照本发明的实施例10，把传送测试写入数据的总线与传送压缩结果数据的总线分别配置并且交互配置，就能够抑制由数据总线线间的电容耦合引起的噪声，从而可以准确地传输测试数据。
而且，把测试写入数据从与接受来自外部的多位写入数据的输入缓冲器对应的总线线传送到另一数据总线线，在通常工作模式及多位测试模式中就可以共有由扩展工作生成测试写入数据的电路结构(在设置总线驱动电路的情况下，在通常工作模式及多位测试模式中可以共有该总线驱动电路)。由此能够减小电路布局面积。
而且，由于该测试写入数据与压缩结果数据的传送总线线交互地配置，所以能够通过多个阶段进行压缩工作，可以减轻各压缩电路的输出电容，相应地减轻总线线的负荷。
另外，还可以把扩展电路及压缩电路分散配置在各总线线上而使各总线线的负荷变得均匀。
(实施例11)
图68是概略地示出本发明实施例11的半导体存储器的数据输入部的结构的图。在图68中代表性地示出了输入输出数据位DQ<0>及/DQ<2>的电路部分。
在图68中分别与数据线DQ<2>及DQ<0>对应地设置输入缓冲器400及401。输入缓冲器400的输出信号通过反相缓冲器402给予总线驱动器/闩锁器409。在写数据触发信号WDTG激活时总线驱动器/闩锁器404从反相缓冲器给予的信号中生成互补写入信号并驱动内部数据总线线DB<2>及/DB<2>。缓冲器400与图65所示的输入缓冲器368相对应。同样，内部数据总线对DB<2>及/DB<2>与内部数据总线线DB2相对应。
作为与图65所示的测试写驱动器352对应的结构，设置了接受输入缓冲器400的输出信号及补多位测试模式指示信号ZMBT的NOR电路406；接受补多位测试模式指示信号ZMBT和测试写入数据反转指示信号WDCNV的NOR电路408；以及接受这些NOR电路406及408的输出信号和输入缓冲器400的输出信号的复合门410。
复合门410等效地含有接受测试写入数据反转指示信号WDCNV和NOR电路406的输出信号的AND门；接受NOR电路408的输出信号及输入缓冲器400的输出信号的AND门；以及接受这些AND门的输出信号的OR门。在补多位测试模式指示信号ZMBT为H电平的通常工作模式中，因为NOR电路406及408的输出信号同为L电平，所以该复合门410输出L电平的信号。
另一方面，在补多位测试模式指示信号ZMBT为L电平的多位测试时，这些NOR电路406及408具有作为反相器的功能。在测试写入数据反转指示信号WDCNV为H电平并指示测试写入数据的反转的情况下，NOR电路408的输出信号为L电平，与通过NOR电路406从输入缓冲器400传输来的数据对应的数据从复合门410输出。即，在多位测试时测试写入数据反转指示信号WDCNV为H电平时，输入缓冲器400的输出数据的反转信号从复合门410传送。
另一方面，在多位测试中，在且测试写入数据反转指示信号WDCLV为L电平时，NOR电路408的输出信号为H电平，与输入缓冲器400的输出数据对应的信号从复合门410输出。
输入缓冲器401的输出信号通过复合门412传输到总线驱动器/闩锁器414。复合门412等效地含有接受补多位测试模式指示信号ZMBT和输入缓冲器401的输出信号的AND门；以及接受该AND门和复合门410的输出信号的NOR门。
总线驱动器/闩锁器414随着写数据触发信号WDTG的激活而对取入所给予的数据进行闩锁并驱动内部数据总线线DB<0>及/DB<0>。内部数据总线线DB<0>及/DB<0>与内部数据总线线DB0相对应。
在通常工作模式中，因为补多位测试模式指示信号ZMBT为H电平并且复合门410的输出信号为L电平，所以复合门412使输入缓冲器401的输出信号反转并传输到总线驱动器/闩锁器414。
另一方面，在补多位测试模式指示信号ZMBT为L电平并指示多位测试模式时，复合门412使复合门410的输出信号反转并传输到总线驱动器/闩锁器414。
即，在多位测试模式中，在测试写入数据反转指示信号WDCNV为H电平时，反相缓冲器402与复合门412的输出信号的逻辑电平成为互补的逻辑电平，另一方面，在测试写入数据反转指示信号WDCNV为L电平时，反相缓冲器402及复合门412所输出的信号的逻辑电平成为相同的逻辑电平。
因而，如图69所示，在多位测试模式中当测试写入数据反转指示信号WDCNV为“1(H电平)”时，内部数据总线线DB2及DB0根据数据位DQ<2>传输互补的数据。总线驱动器/闩锁器404及414在使所给予的数据反转并驱动对应的内部数据总线线DB0及DB2的场合，向内部数据总线线DB0传送与测试写入数据DQ<2>相同逻辑电平的数据，向内部数据总线线DB0传送测试写入数据DQ<2>的反转数据。
在多位测试模式中，按照内部数据总线线DB2上的数据驱动全局数据线GIO2及GIO3，另一方面，按照内部数据总线线DB0上的数据驱动全局数据线GIO0及GIO1。从而，传输到全局数据线GIO0及GIO1中的测试写入数据与传送到全局数据线GIO2及GIO3中的测试写入数据的逻辑电平成为互补的逻辑电平。
因而，在这些全局数据线GIO0-GIO3与相邻的存储单元对应地配置的情况下，在多位测试模式中能以2位为单位写入使存储数据的逻辑电平反转的检验模式。并且，在全局数据线GIO0及GIO2与上侧块的存储单元耦合、全局数据线GIO1及GIO3与下侧块的存储单元连接的情况下，在各存储器块中可在相邻的存储单元中写入互不相同的逻辑电平的数据并可以进行位线间的干扰等的测试。这些全局数据线与内部数据总线线的对应关系也可以适当地确定。
在多位测试模式中，当测试写入数据反转指示信号WDCNV为“0(L电平)”时，复合门410生成与输入缓冲器400的输出信号相同逻辑电平的信号并给予复合门412。因而，从反相缓冲器402及复合门412输出相同逻辑电平的信号。
如图70所示，在这种情况下，相同逻辑电平的数据被传输到内部数据总线线DB2及DB0，相应地，相同逻辑电平的数据也被传输到全局数据线GIO0-GIO3。
在通常工作模式中，补多位测试模式指示信号ZMBT为H电平，复合门410的输出信号为L电平，复合门412作为反相缓冲器工作。因而，输入缓冲器400及401分别按照外部给予的数据位DQ<2>及DQ<0>生成内部写入数据并分别给予总线驱动器/闩锁器404及414。
从而，如图71所示，在这种通常工作模式中，按照来自外部的写入数据位DQ<0>-DQ<3>驱动内部数据总线线DB0-DB3，相应地，由这些来自外部的写入数据位DQ<0>-DQ<3>设定其逻辑电平的数据被传送到全局数据线GIO0-GIO3。
通过利用图68所示的结构，即使在多位测试模式中，在通常工作模式及多位测试模式中也可以共有总线驱动器/闩锁器，因而不必设置多位测试模式专用的总线驱动器/闩锁器。因而，能够简化内部电路结构，同时也能够减少电路占有面积。
而且，由于向不同的内部数据总线线传送该测试写入数据的测试写驱动器中具有写入数据的反转功能，所以能在多位的存储单元中写入逻辑电平不同的检测模式数据。
另外，在测试模式中，测试写入数据反转信号WCNV由外部给予，并且是以指令的形式给予，也可以将其设定在模式寄存器中。在测试写入工作模式中，写入数据触发信号WDTG按照写入工作指示信号WE以规定的时序被激活。
另外，在×32位的字结构、×16位的字结构及×8位的字结构中，在进行多位测试模式的情况下，图51所示的数据总线中也可以采用以下结构。
即，图68所示的写驱动器/闩锁器与图51所示的读驱动器对应地配置。并且，图68所示的输入缓冲器与图51所示的输出缓冲器OBF0-OBF7对应地配置。
即，对于图51所示的结构，设置了把内部数据总线线DB0-DB3的4位数据压缩为2位数据并传送到奇数读驱动器的第1压缩器；以及接受多路转换器204a-204d的输出信号(内部读出数据)，在×32位的字结构及×16位的字结构中进行压缩工作而把4位数据压缩为2位数据并传送到奇数读驱动器的第2压缩器。在与偶数数据焊区对应地配置的输出电路中，这些压缩器的输出信号最终被压缩为1位数据而输出。因而，来自4位存储单元的数据被压缩为1位数据，通过对应的数据端子而输出。
在×8位的字结构中，对于图51所示的结构，因为读驱动器RDR1及RDR2传送数据，所以在与数据位DQ<0>对应的输出电路中把这些2位数据压缩为1位数据而输出。
在测试数据写入时，配置数据总线驱动器/闩锁器以代替图51所示的读驱动器RDR0-RDR7，在其前级，与各内部数据总线对应地配置图68所示的结构。图51所示的多路转换器(MX)因为按照字结构而有选择地导通，所以能根据各种字结构可靠地传送测试写入数据。
因而，即使使用本实施例11所示的结构也能按照各种字结构准确地进行多位测试。在使测试写入数据反转的情况下，测试数据读出时不必使所给予的对应的内部读出数据的逻辑电平反转。这是因为既判断反转数据的一致/不一致也判断非反转数据的一致/不一致的缘故。
如上所述，按照本发明的实施例11，在构成为能使从1个输入缓冲器传输到内部数据总线线的测试写入数据的逻辑电平反转，在多位测试模式中能生成变换写入数据的逻辑电平的检验板模式并写入到选择存储单元中。
另外，在该实施例11中，对于与各数据端子对应地配置的全局数据线GIO0-GIO3的配置，既可以是在1个子存储器块中配置的全局数据线，也可以用1个子列块中包含的上侧全局数据线与下侧全局数据线构成。根据图51所示的读驱动器与全局数据线的对应关系，能够把该数据端子与全局数据线的对应关系设定为所希望的关系。
并且，在上述实施例2至实施例11中，作为半导体存储器，既可以是动态随机存取存储器(DRAM)，也可以是静态随机存取存储器(SRAM)和非易失性半导体存储器。本发明可以应用于在同一结构的芯片中与多种字结构对应的半导体存储器。
如上所述，按照本发明，把数据焊区分别对应于芯片的4个分区分散配置，就能以同一芯片结构与多种安装封装形式相对应。
而且，在按照字结构变更内部数据总线的测试工作模式中的结构，即使按照安装封装变更字结构，也能够在不使内部电路结构复杂化的同时准确地进行测试。
而且，准备多种更新周期并有选择地激活1个更新周期，就能够用同一结构的半导体存储器芯片与多芯片封装及单芯片封装的任一种相对应。
这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围的全部变更。

Claims (13)

1.一种半导体集成电路器件，其特征在于：
备有：
内部电路，包含存储数据的存储单元并在半导体芯片上形成；以及
多个焊区，配置在上述内部电路的外部区域的芯片周围，
上述多个焊区包含分散配置在上述芯片的至少4个分区的外围部，按照上述内部电路的被输入输出数据的字结构在上述各分区中有选择地被使用的多个数据焊区，
上述内部电路包括配置在上述4个分区的各自分区的内部子电路，各对应的分区的数据焊区按照字结构有选择地被内部子电路使用。
2.如权利要求1所述的半导体集成电路器件，其特征在于：
上述芯片具有矩形形状，
上述多个数据焊区沿着上述芯片的相向的两条边分散地配置。
3.如权利要求1所述的半导体集成电路器件，其特征在于：
上述多个焊区包含电源焊区，与分散配置在上述4个分区的数据焊区对应地配置，
对上述数据焊区及上述电源焊区来说，各分区中使用的焊区的数目随上述字结构而不同，当上述字结构与允许的最大位数不同时，在各上述分区中以在所使用的焊区之间配置不使用的焊区的方式相间地使用上述焊区。
4.如权利要求1所述的半导体集成电路器件，其特征在于：
上述内部电路配置在上述4个分区的每一个中，各自包含存储数据的多个存储电路，
上述半导体集成电路器件还备有：
将各上述存储电路与上述多个数据焊区耦合的多条数据总线，各上述数据总线的负荷电容相同。
5.如权利要求1所述的半导体集成电路器件，其特征在于：
上述内部电路含有对上述存储单元进行存取的存储器选择电路，
上述半导体集成电路器件还备有：
压缩电路，在测试工作模式中对从上述存储器选择电路同时读出的存储单元数据进行压缩并输出，
连接控制电路，按照表示上述字结构的字结构指示信号设定上述压缩电路的输出与上述多个数据焊区的连接。
6.如权利要求1所述的半导体集成电路器件，其特征在于：
上述芯片具有矩形形状，
上述多个数据焊区沿着上述芯片的相向的两条边分散地配置，在安装第1种封装时分散配置在上述4个分区的数据焊区按照字结构而被使用，在安装第2种封装时沿着上述两条边中的一条边分散地配置的数据焊区按照上述字结构有选择地被使用。
7.如权利要求1所述的半导体集成电路器件，其特征在于：
还包含多条数据总线，与上述多个数据焊区对应地配置，上述多条数据总线线按照上述字结构以在所使用的数据总线线之间配置不打算使用的数据总线线的方式而被配置。
8.一种半导体集成电路器件，其特征在于：
备有：
存储器阵列，包括多个存储单元；
多条全局数据线，各自与上述存储器阵列所选择的存储单元进行数据的发送和接收；
多个前置放大电路，与各上述全局数据线对应地配置，各自在激活时放大对应的全局数据线的数据并将其输出；
内部数据总线，具有规定数目的位宽度，并传送上述多个前置放大电路的输出信号；以及
多个焊区，与上述内部数据总线的总线线对应地配置，上述多个焊区的数目与上述规定数目的位宽度相等，
还备有焊区连接电路，设定上述内部数据总线的总线线与上述多个焊区之间的连接路径，使得与上述字结构信息所指定的位数相等数目的焊区和与上述位数相等数目的内部数据总线的总线线分别进行连接。
9.如权利要求8所述的半导体集成电路器件，其特征在于：
上述焊区连接电路备有：
多个读驱动电路，分别与上述内部数据总线的总线线对应地配置；以及
连接电路，按照字结构设定上述内部数据总线的总线线与上述读驱动电路的连接，上述读驱动电路的输出信号被传送到与各上述焊区对应地配置的输出缓冲电路中的对应的输出缓冲电路。
10.如权利要求8所述的半导体集成电路器件，其特征在于：
上述焊区连接电路按照列地址信号位和上述字结构信息设定上述内部数据总线的总线线与上述多个焊区的连接。
11.如权利要求8所述的半导体集成电路器件，其特征在于：
上述焊区连接电路还响应于根据列地址信号而生成的信号。
12.如权利要求8所述的半导体集成电路器件，其特征在于：
上述焊区连接电路还响应于指示来自前置放大电路的数据的内部读出/传送的数据闩锁指示信号和列地址信号位。
13.如权利要求8所述的半导体集成电路器件，其特征在于：
上述内部数据总线当按照字结构产生了使用的数据总线线与不打算使用的数据总线线时，利用不使用的总线线将使用的数据总线线与相邻使用的总线线屏蔽开的方式配置。
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