CN116264088A - 存储器 - Google Patents

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Abstract

本公开实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿第一方向排布的列选择电路以及多个存储模块；沿第一方向延伸的列选择线，列选择线电连接列选择电路，列选择电路经由列选择线驱动相应的所述放大单元；读写控制驱动电路，读写控制驱动电路与列选择电路分别位于多个存储模块的相邻侧；沿第二方向延伸的全局数据线以及沿第三方向延伸的电连接线，全局数据线经由电连接线电连接读写控制驱动电路，读写控制驱动电路用于驱动与全局数据线相对应的存储模块，以使数据经由全局数据线写入至存储单元内，或者，以从存储单元内读出数据并将数据传输至全局数据线。本公开实施例能够改善存储器的存储性能。

Description

存储器
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种存储器。
背景技术
半导体存储器由许多重复的存储单元组成，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
半导体存储器可以分为非易失性存储和易失性存储。动态随机存取存储器(Dynamic Random Access Memory，DRAM)作为易失性存储，具备存储密度高、读写速度快等优点，广泛用于各种电子系统中。DRAM可以分为双倍速率同步(DouBLe Data Rate，DDR)动态随机存储器、GDDR(Graphics DouBLe Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DouBLe Data Rate，LPDDR)动态随机存储器。
发明内容
本公开实施例提供一种存储器，至少有利于改善存储器的存储性能。
根据本公开的一些实施例，本公开一些实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿所述第一方向排布的列选择电路以及多个存储模块，所述存储模块包括：沿所述第一方向排布的存储阵列以及放大器阵列，所述存储阵列包括至少一个存储单元，所述放大器阵列包括至少一个放大单元，每一所述位线与相应的所述放大单元的一端电连接，每一所述字线与相应的所述存储单元电连接；沿所述第一方向延伸的列选择线，所述列选择线电连接所述列选择电路，所述列选择电路经由所述列选择线驱动相应的所述放大单元；读写控制驱动电路，所述读写控制驱动电路与所述列选择电路分别位于所述多个存储模块的相邻侧；沿所述第二方向延伸的全局数据线以及沿第三方向延伸的电连接线，所述全局数据线经由所述电连接线电连接所述读写控制驱动电路，所述读写控制驱动电路用于驱动与所述全局数据线相对应的所述存储模块，以使数据经由所述全局数据线写入至所述存储单元内，或者，以从所述存储单元内读出数据并将所述数据传输至所述全局数据线。
在一些实施例中，在沿所述第一方向上，多个所述存储模块按照自然数递增顺序排序，处于奇数位置的所述存储模块定义为第一存储模块，处于偶数位置的所述存储模块定义为第二存储模块；所述全局数据线包括：第一全局数据线，所述第一全局数据线与所述第一存储模块相对应；第二全局数据线，所述第二全局数据线与所述第二存储模块相对应；所述电连接线包括：第一电连接线，所述第一电连接线电连接所述第一全局数据线与所述读写控制驱动电路；第二电连接线，所述第二电连接线电连接所述第二全局数据线与所述读写控制驱动电路。
在一些实施例中，每一条所述第一全局数据线与所有所述第一存储模块相对应；每一条所述第二全局数据线与所有所述第二存储模块相对应。
在一些实施例中，所述第一全局数据线以及所述第二全局数据线的数量均为多条，其中每条所述第一全局数据线与部分数量的所述第一存储模块相对应，每条所述第二全局数据线与部分数量的所述第二存储模块相对应。
在一些实施例中，所述读写控制驱动电路包括：沿所述第一方向排布的多个读写控制驱动单元，每一所述读写控制驱动单元电连接至少一条所述第一全局数据线以及至少一条所述第二全局数据线。
在一些实施例中，与不同的所述读写控制驱动单元电连接的所述全局数据线之间间隔分布。
在一些实施例中，所述全局数据线为多条，且所有所述全局数据线均分布于多个所述存储模块的边缘。
在一些实施例中，多个所述存储模块划分为沿所述第一方向排布的至少两个模块区域，每一所述模块区域包括至少两个所述存储模块，且不同的所述模块区域具有的所述全局数据线相互独立；所述读写控制驱动电路包括：沿所述第一方向排布的至少两个读写控制驱动模块，每一所述读写控制驱动模块位于相应的所述模块区域的一侧，所述读写控制驱动模块经由所述电连接线与相应的所述全局数据线电连接。
在一些实施例中，所述读写控制驱动电路被配置为，当所述模块区域对应的所述字线被使能时，则与所述模块区域对应的所述读写控制驱动模块经由所述全局数据线驱动所述模块区域内的所述存储模块。
在一些实施例中，同一所述模块区域具有多条所述全局数据线，且多条所述全局数据线分为至少两组，每一组所述全局数据线与至少两个相邻的所述存储模块相对应。
在一些实施例中，对于同一所述模块区域，所有所述全局数据线相邻排布，或者，不同组的所述全局数据线间隔排布。
在一些实施例中，对于同一所述模块区域，所述读写控制驱动模块包括沿所述第一方向排布的多个读写控制驱动单元，且每一所述读写控制驱动单元电连接至少一组所述全局数据线。
在一些实施例中，每一所述模块区域包含的所述存储模块的数量相同。
在一些实施例中，所述第三方向与所述第二方向相同。
在一些实施例中，所述第一方向与所述第二方向相垂直。
在一些实施例中，还包括：行译码电路，所述行译码电路用于通过所述字线选中与所述字线电连接的所述存储单元；所述行译码电路位于所述读写控制驱动电路远离多个所述存储模块的一侧。
本公开实施例提供的技术方案具有以下优点：
本公开实施例提供一种结构性能优越的存储器，列选择电路以及多个存储模块沿第一方向品牌部，读写控制驱动电路与列选择电路分别位于多个存储模块的相邻侧，全局数据线沿第二方向延伸，电连接线沿第三方向延伸，且全局数据线经由电连接线电连接读写控制驱动电路，读写控制驱动电路用于驱动与全局数据线相对应的存储模块。由于读写控制驱动电路与列选择电路位于多个存储模块的相邻侧，使得存储器对应的芯片布局更为灵活；此外，全局数据线与电连接线构成T型(T shape)结构，读写控制驱动电路驱动处于首尾的存储模块所需的信号传输路径差异较小，改善了读写控制驱动电路驱动的RC延迟特性，有利于提升存储器的读写速度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种存储器的结构示意图；
图2为本公开一些实施例提供的存储器的结构示意图；
图3为本公开一些实施例提供的存储器中存储模块的结构示意图；
图4为本公开一些实施例提供的存储器中放大单元与存储单元的电路结构示意图；
图5为本公开一些实施例中提供的存储器中各数据走线的布局示意图；
图6至图11为本公开一些实施例提供的存储器的几种结构示意图。
具体实施方式
图1为一种存储器的结构示意图。参考图1，存储器包括：多个存储块(bank，也称为存储体)10，每个存储块10包括若干存储模块，每一存储模块(section，也称为片区)包括存储器阵列(array)11以及灵敏放大器阵列12，存储器阵列11包括沿x方向排布的多个存储单元，灵敏放大器阵列12包括沿x方向排布的多个放大单元，处于同一列的存储单元以及放大单元构成一个片区，可以理解的是，定义列为沿y方向的列，定义行为沿x方向的行；读写控制驱动电路14、列选择电路(ydec)13以及行译码电路15；沿x方向延伸的若干条字线WL，每一条字线WL与相应行的存储器阵列11连接；沿y方向延伸的若干条位线BL，每一条位线BL与相应列的存储器阵列11连接；沿y方向延伸的列选择线CSL(column select lines)，每一列选择线csl与相应列的灵敏放大器阵列12中的放大单元连接；沿y方向延伸的全局数据线Gdata，全局数据线与放大单元电连接，且还与读写控制驱动电路14电连接，读写控制驱动电路14用于驱动与该全局数据线Gdata对应的存储模块；行译码电路15用于向字线WL提供电压以使相应的字线WL被使能。
在上述存储器中，读写控制驱动电路14位于每一存储块10的一侧，行译码电路15位于每一存储块10的另一侧，这对芯片的尺寸形状具有一定的限制，影响芯片的封装或者生产制造效率的优化。并且，上述的存储器还存在读写控制驱动电路14驱动不同存储模块的RC延迟差别较大的问题。具体地，定义距离读写控制驱动电路14最近的存储模块为第一存储模块，定义距离读写控制驱动电路14最远的存储模块为第二存储模块，同一全局数据线Gdata与第一存储模块的连接点以及与第二存储模块的连接点之间的距离较大，这就导致读写控制驱动电路驱动第一存储模块与第二存储模块的时间延迟相差较大，且读写控制驱动电路14驱动第二存储模块所需的时间较长，对存储器的读写速度有着不良影响。
本公开实施例提供一种存储器，将读写控制驱动电路和列选择电路分别布局在多个存储模块的相邻侧，以解决RC延迟问题，且使得芯片设计更为灵活，改善存储器的存储性能。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图2为本公开一些实施例提供的存储器的结构示意图，图3为本公开一些实施例提供的存储器中存储模块的结构示意图，图4为本公开一些实施例提供的存储器中放大单元与存储单元的电路结构示意图，图5为本公开一些实施例中提供的存储器中各数据走线的布局示意图，图6至图11为本公开一些实施例提供的存储器的几种结构示意图。可以理解的是，此处描述的存储单元是指多个电容器和晶体管构成的基本存储单元排布的阵列单元。
参考图2及图3，本公开实施例提供的一种存储器，包括：沿第一方向Y延伸的位线BL以及沿第二方向X1延伸的字线WL；沿第一方向Y排布的列选择电路103以及多个存储模块102，存储模块102包括：沿第一方向Y排布的存储阵列112以及放大器阵列122，存储阵列112包括至少一个存储单元21，放大器阵列122包括至少一个放大单元22，每一位线BL与相应的放大单元22的一端电连接，每一字线WL与相应的存储单元21电连接；沿第一方向Y延伸的列选择线CSL，列选择线CSL电连接列选择电路103，列选择电路103经由列选择线CSL驱动相应的放大单元22；读写控制驱动电路101，读写控制驱动电路101与列选择电路103分别位于多个存储模块102的相邻侧；沿第二方向X1延伸的全局数据线Gdata以及沿第三方向X2延伸的电连接线CL1，全局数据线Gdata经由电连接线电连接读写控制驱动电路103，读写控制驱动电路103用于驱动与全局数据线相对应的存储模块102，以使数据经由全局数据线写入至存储单元21内，或者，以从存储单元21内读出数据并将数据传输至全局数据线。
需要说明的是，图2中仅示意出了一条位线BL以及一条字线WL，实际上，存储器包括多条位线BL以及多条字线WL。图3中一个存储单元内仅示意出了一根位线BL以及一根列选择线CSL，实际上，一个存储单元内连接有多根位线BL以及多根列选择线CSL。
上述实施例中，列选择电路103与读写控制驱动电路101分别位于多个存储模块102的相邻侧，使得存储器的形状和尺寸可以更为灵活的调整，优化生产制造效率。并且，读写控制驱动电路101与存储模块102的排布方向与全局数据线Gdata的延伸方向不同，使得读写控制驱动电路101驱动不同存储模块102所需的信号传输路径相差较小，从而改善RC延迟特性，有利于提升读写速度。此外，采用上述的存储器，不同存储模块102有机会经由电连接线CL通用读写控制驱动电路101进行驱动，从而有利于降低读写控制驱动电路101的结构复杂度，减小读写控制驱动电路101的尺寸，节约存储器的芯片面积。
在一些实施例中，存储器可以为DRAM存储器，例如为DDR(double data rate)4DRAM存储器、DDR5 DRAM存储器。在另一些实施例中，存储器也可以为SRAM(StaticRandom-Access Memory)存储器、NAND存储器、NOR存储器、FeRAM存储器或者PcRAM存储器。
参考图3，图3为图2中两个相邻存储模块102的放大示意图，每一存储模块102称为一个片区，存储阵列112可以包括沿第二方向X1排布的多个存储单元21，放大器阵列122可以包括第二方向X1排布的多个放大单元22。在一些实施例中，每一放大单元22可以与处于同一存储模块102中的一存储单元21电连接，用于在读取操作期间对存储单元21内读取出的数据进行放大。在另一些实施例中，放大单元22也可以与处于相邻存储模块102中的一存储单元21电连接，用于在读取操作期间对该存储单元21内读取出的数据进行放大。可以理解的是，本公开实施例并不对存储模块内的存储单元和放大单元的电连接对应关系做特别的限定，只要满足放大单元能从存储单元中读取出的数据进行放大即可。
在一些实施例中，存储单元21可以为DRAM存储单元。
参考图4，图4为放大单元22与存储单元21的功能模块示意图，放大单元22又称为第一级感测放大器(FSA，First sense amplifier)，放大单元22具有控制端、第一端以及第二端口，控制端用于与列选择线CSL电连接以接收列选择信号，第一端与位线BL电连接，第二端与本地数据线Ldata(Local Data Line)电连接；存储单元21与字线WL以及位线BL电连接，若字线WL被使能则与字线WL电连接的存储单元21可进行读取操作，相应的存储单元21与位线BL之间进行数据传输。具体地，控制端接收到列选择信号，则导通第一端与第二端，以使数据在位线BL与本地数据线Ldata之间传输。
位线BL电连接多个存储阵列112中沿第一方向Y排布的存储单元21，同一条位线BL电连接沿第一方向Y排布的所有存储单元21。可以理解的是，位线BL可以以总线(bus)的方式呈现，同一条位线BL指的是同一位线总线。
字线WL电连接多个存储阵列112中沿第二方向X1排布的存储单元21，即，同一条字线WL电连接同一存储阵列112中沿第二方向X1排布的一行存储单元21。可以理解的是，字线WL可以以总线的方式呈现，同一条字线WL指的是同一字线总线。
列选择电路103通常称为YDEC电路，用于向放大单元22提供列选择信号以选中该放大单元22，以使数据在位线BL与本地数据线Ldata之间传输。列选择线CSL经由电连接线CL与列选择电路103电连接，且用于向相应的放大单元22的控制端提供列选择信号，以选中相应的放大单元22，使放大单元22实现数据传输以及放大的功能。
电连接线CL用于电连接读写控制驱动电路101以及全局数据线Gdata(GlobalData Line)，以使读写控制驱动电路101与相应的存储模块102电连接。在一些实施例中，第三方向X2可以与第二方向X1相同，即，电连接线CL的延伸方向可以与字线WL的延伸方向相同，第一方向Y可以与第三方向X2相垂直，这样，电连接线CL的长度可以做到尽可能的短，从而使得读写控制驱动电路101驱动存储模块102所需的路径尽可能的短，有利于进一步提升存储器的读写性能。
沿第一方向Y排布的每个存储模块102可以定义为一个片区。在一些实施例中，读写控制驱动电路101可以布局在多个存储模块102一侧的中间位置，有利于进一步缩短读写控制驱动电路101驱动首端和尾端的片区所需的信号传输时间差，以进一步改善存储器的整体性能。列选择线CSL用于导通同一片区中的多个位线BL及相应的本地数据线Ldata。每个片区包括多个列选择线CSL，且还可以包括常规列选择线CSL及冗余列选择线CSL。存储器工作时。每个片区会有一个列选择线CSL被选中并开启。
如前述分析，在一些实施例中，存储器还可以包括：本地数据线Ldata，每一本地数据线Ldata沿第二方向X1延伸，同一本地数据线Ldata与同一放大器阵列122中的放大单元22的第二端电连接。可以理解的是，一个放大器阵列122可连接多个本地数据线Ldata
在一些实施例中，存储器还可以包括互补位线，相应的，存储器还可以包括：本地互补数据线。
在一些实施例中，参考图3及图4，存储模块102还可以包括：本地读写转换电路132，本地读写转换电路132与放大单元22的第二端电连接，具体地，本地读写转换电路132通过本地数据线与放大单元22的第二端电连接。本地读写转换电路132用于实现本地数据线与全局数据线Gdata之间的数据传输。更具体地，同一全局数据线Gdata可以电连接多个本地读写转换电路132。读写控制驱动电路101驱动存储模块102指的是，在写入阶段，读写控制驱动电路101驱动存储模块102对应的本地读写转换电路132进行本地数据线到全局数据线Gdata之间的数据传输，在读取阶段，读写控制驱动电路101驱动存储模块192对应的本地读写转换电路132进行全局数据线Gdata到本地数据线之间的数据传输。
参考图3，本地读写转换电路132可以布局在放大器阵列122的一侧，且每一存储模块102的本地读写转换电路132布局在相应的放大器阵列132的同一侧，这样，可以节约全局数据线Gdata的长度，有利于提升读写速率。在另一些实施例中，本地读写转换电路132可以布局在放大器阵列122内，即本地读写转换电路132布局在任意相邻的放大单元22之间，且不同的存储模块102的本地读写转换电路132布局在相应放大器阵列122的相同位置，举例来说，每一存储模块102的本地读写转换电路132均布局在第五个放大单元22与第六个放大单元22之间，或者，每一存储模块102的本地读写转换电路132均布局在第十个放大单元22与第十一个放大单元22之间。
参照图5，图5为本公开实施例提供的存储器中各数据走线的布局示意图，数据走线包括全局数据线Gdata、电连接线CL、列选择线CSL、位线BL以及字线WL，其中，位线BL、全局数据线Gdata以及列选择线CSL的走线方向相同，电连接线CL与字线WL的走线方向相同。
在一些实施例中，参考图2，存储器还可以包括：行译码电路104，行译码电路104用于通过字线WL选中与字线WL电连接的存储单元21，以使与该字线WL电连接的存储单元21进行读写操作。具体地，行译码电路104与读写控制驱动电路101可以位于多个存储模块102的同一侧，且行译码电路104可以位于读写控制驱动电路101远离多个存储模块102的一侧。
在一些实施例中，行译码电路104与读写控制驱动电路101可以处于存储器的同一层。在另一些实施例中，行译码电路104与读写控制驱动电路101也可以处于存储器的不同层。
在沿第一方向Y上，多个存储模块102按照自然数递增顺序排序，处于奇数位置的存储模块102定义为第一存储模块，处于偶数位置的存储模块102定义为第二存储模块；全局数据线Gdata包括：第一全局数据线G1，第一全局数据线G1与第一存储模块相对应；第二全局数据线G2，第二全局数据线G2与第二存储模块相对应；电连接线CL包括：第一电连接线CL1，第一电连接线CL1电连接第一全局数据线G1与读写控制驱动电路101；第二电连接线CL2，第二电连接线CL2电连接第二全局数据线G2与读写控制驱动电路101。第一全局数据线G1与第二全局数据线G2之间相互独立，第一电连接线CL1与第二电连接线CL2之间相互独立；其中，第一电连接线CL1以及第二电连接线CL2均沿第三方向X2延伸。
具体地，在一些实施例中，参考图2，每一条第一全局数据线G1可以与所有第一存储模块相对应，每一条第二全局数据线G2可以与所有第二存储模块相对应，即读写控制驱动电路101可以通过同一第一全局数据线G1同时驱动所有第一存储模块，读写控制驱动电路101可以通过同一第二全局数据线G2同时驱动所有第二存储模块，有利于减少第一全局数据线1以及第二全局数据线G2的数量，降低存储器的功耗。
在另一些实施例中，参考图6，第一全局数据线G1和第二全局数据线G2的数量可以均为多条，每条第一全局数据线G1与部分数量的第一存储模块相对应，每条第二全局数据线G2与部分数量的第二存储模块相对应，即读写控制驱动电路101每次仅需驱动部分数量的第一存储模块或者部分数量的第二存储模块，有利于减小读写控制驱动电路101每次所需驱动的负载，提升信号传输速度。举例来说，其中一条第一全局数据线G1与排序为1、5、9、13的存储模块102连接，一条第二全局数据线G2与排序为2、6、10、14的存储模块102连接；另一条第一全局数据线G1与排序为3、7、11的存储模块102连接，另一条第二全局数据线G2与排序为4、8、12的存储模块102连接。
在一些实施例中，参考图7，图7为本公开实施例提供的存储器的不同结构示意图，读写控制驱动电路(未标示)可以包括：沿第一方向Y排布的多个读写控制驱动单元111，且每一读写控制驱动单元111经由电连接线CL电连接至少一条第一全局数据线G1以及至少一条第二全局数据线G2。这样，不同的片区可以经由不同的读写控制驱动单元111驱动，使得存储器中不同片区的驱动方式更为灵活。
在一些实施例中，与不同的读写控制驱动单元111电连接的全局数据线Gdata之间间隔分布。例如，部分数量的全局数据线Gdata分布于多个存储模块102的边缘，其余的全局数据线Gdata分布于多个存储模块102的中间区域，由于不同全局数据线Gdata之间间隔分布，能够避免不同全局数据线Gdata之间发生信号干扰，有利于进一步改善存储器的存储性能。
可以理解的是，在一些实施例中，全局数据线Gdata可以为多条，且所有全局数据线Gdata均可以均分布于多个存储模块102的边缘。
在一些实施例中，结合参考图3、图8至图11，图8至图11为本公开一些实施例提供的存储器的不同结构示意图，多个存储模块102可以划分为沿第一方向Y排布的至少两个模块区域I，每一模块区域I包括若干个存储模块102；读写控制驱动电路101可以包括列选择电路：沿第一方向Y排布的至少两个读写控制驱动模块110，每一读写控制驱动模块110位于相应的模块区域I的一侧，读写控制驱动模块110经由电连接线CL与相应的全局数据线Gdata电连接。需要说明的是，图8至图11中未示意出放大器阵列、存储单元、放大单元、字线以及位线，仅以方框示意出存储阵列，相邻存储阵列之间的放大器阵列未示意出，有关放大器阵列、存储单元、放大单元、字线和位线的排布，可参考前述图2至图7中的相应说明。
具体地，每一模块区域I包含的存储模块102的数量可以相同。此外，存储器还可以划分为高位地址存储块U和低位地址存储块V，高位地址存储块U和低位地址存储块V布局均包括多个存储模块102。
不同模块区域I内的存储单元21连接至不同的字线，也就是说，存在一模块区域I内的字线被使能而其余模块区域I内的字线未被使能的情形，在这一情形下，由于不同模块区域I具有相互独立的全局数据线Gdata，读写控制驱动模块110可以只选择被使能的字线WL对应的模块区域I对应的全局数据线Gdata驱动该模块区域I的存储模块102，而其余模块区域I无需被读写控制驱动模块110驱动，这样可以节省更多的功耗。并且，相较于每一全局数据线与所有模块区域的存储模块电连接的方案而言，每一模块区域I具有相互独立的全局数据线Gdata，这样每一全局数据线Gdata的长度减小，有利于减小全局数据线Gdata的电阻；并且每一全局数据线Gdata上所挂的负载减小，有利于降低热量损耗且降低功耗。可以理解的是，负载包括与全局数据线Gdata电连接的存储模块102。
如图8所示，在一些实施例中，模块区域I的数量可以为2。如图11所示，在另一些实施例中，模块区域I的数量也可以为3。可以理解的是，可以根据实际情况合理设置模块区域I的数量，本公开实施例并不对模块区域I的数量进行限定。
在一些实施例中，读写控制驱动电路101可以被配置为，当模块区域I对应的字线WL被使能时，则与模块区域I对应的读写控制驱动模块110经由全局数据线Gdata驱动模块区域I内的存储模块102。如前述可知，这样有利于降低存储器的功耗。
参考图8及图9，在一些实施例中，同一模块区域I可以具有多条全局数据线Gdata，且多条全局数据线Gdata分为至少两组，每一组全局数据线Gdata与至少两个相邻的存储模块102相对应。两组的全局数据线Gdata对应的存储模块102可以分别被读写控制驱动电路101驱动，使得不同存储模块102的驱动方式选择更为灵活；此外，每一组全局数据线Gdta与至少两个相邻的存储模块102相对应，保证相邻的存储模块102能够被同时驱动。
具体地，在一些实施例中，参考图8，对于同一模块区域I，所有全局数据线Gdata可以相邻排布。这样，无需考虑全局数据线Gdata与列选择线CSL之间的布局干扰问题。
在另一些实施例中，参考图9，对于同一模块区域I，不同组的全局数据线Gdata可以间隔排布。由于不同组的全局数据线Gdata之间相互间隔，能够避免不同组的全局数据线Gdata之间发生信号干扰的问题。
参考图10，在一些实施例中，对于同一模块区域I，读写控制驱动模块(未标示)就可以包括沿第一方向Y排布的多个读写控制驱动单元111，且每一读写控制驱动单元111电连接至少一组全局数据线Gdata。如此，同一模块区域I内的不同存储模块102可以被不同的读写控制驱动单元111独立驱动。并且，与不同的读写控制驱动单元111连接的全局数据线Gdata之间可以间隔排布，有利于避免不同组的全局数据线Gdata之间发生信号干扰，进一步改善存储器的存储性能。需要说明的是，图10中仅示意出了2个模块区域I，本公开实施例并不限定模块区域I的数量，模块区域I可以为3个、4个甚至更多个。
需要说明的是，在一些实施例中，不同模块区域I的全局数据线Gdtata之间可以相互独立。在一些实施例中，如图11所示，全局数据线Gdtata可以对应于至少两个模块区域I，连接同一全局数据线Gdtata的至少两个模块区域I内的至少部分数量的存储模块102共用全局数据线Gdtata。这样，相邻的模块区域I之间可以共用全局数据线Gdtata，有利于减少全局数据线Gdtata的数量，且相邻模块区域I之间可以共用读写控制驱动模块110。
本公开实施例提供一种结构性能优越的存储器，列选择电路103和读写控制驱动电路101布局在多个存储模块102的不同侧，使得存储器的芯片设计更为灵活，有利于节约芯片面积，且缩短列选择信号传输至距离读写控制驱动电路101较远的放大单元22内所需的时间，有利于改善RC延迟问题，提升存储器的读写性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种存储器，其特征在于，包括：
沿第一方向延伸的位线以及沿第二方向延伸的字线；
沿所述第一方向排布的列选择电路以及多个存储模块，所述存储模块包括：沿所述第一方向排布的存储阵列以及放大器阵列，所述存储阵列包括至少一个存储单元，所述放大器阵列包括至少一个放大单元，每一所述位线与相应的所述放大单元的一端电连接，每一所述字线与相应的所述存储单元电连接；
沿所述第一方向延伸的列选择线，所述列选择线电连接所述列选择电路，所述列选择电路经由所述列选择线驱动相应的所述放大单元；
读写控制驱动电路，所述读写控制驱动电路与所述列选择电路分别位于所述多个存储模块的相邻侧；
沿所述第二方向延伸的全局数据线以及沿第三方向延伸的电连接线，所述全局数据线经由所述电连接线电连接所述读写控制驱动电路，所述读写控制驱动电路用于驱动与所述全局数据线相对应的所述存储模块，以使数据经由所述全局数据线写入至所述存储单元内，或者，以从所述存储单元内读出数据并将所述数据传输至所述全局数据线。
2.如权利要求1所述的存储器，其特征在于，在沿所述第一方向上，多个所述存储模块按照自然数递增顺序排序，处于奇数位置的所述存储模块定义为第一存储模块，处于偶数位置的所述存储模块定义为第二存储模块；
所述全局数据线包括：第一全局数据线，所述第一全局数据线与所述第一存储模块相对应；第二全局数据线，所述第二全局数据线与所述第二存储模块相对应；
所述电连接线包括：第一电连接线，所述第一电连接线电连接所述第一全局数据线与所述读写控制驱动电路；第二电连接线，所述第二电连接线电连接所述第二全局数据线与所述读写控制驱动电路。
3.如权利要求2所述的存储器，其特征在于，每一条所述第一全局数据线与所有所述第一存储模块相对应；每一条所述第二全局数据线与所有所述第二存储模块相对应。
4.如权利要求2所述的存储器，其特征在于，所述第一全局数据线以及所述第二全局数据线的数量均为多条，其中每条所述第一全局数据线与部分数量的所述第一存储模块相对应，每条所述第二全局数据线与部分数量的所述第二存储模块相对应。
5.如权利要求4所述的存储器，其特征在于，所述读写控制驱动电路包括：
沿所述第一方向排布的多个读写控制驱动单元，每一所述读写控制驱动单元电连接至少一条所述第一全局数据线以及至少一条所述第二全局数据线。
6.如权利要求4所述的存储器，其特征在于，与不同的所述读写控制驱动单元电连接的所述全局数据线之间间隔分布。
7.如权利要求1所述的存储器，其特征在于，所述全局数据线为多条，且所有所述全局数据线均分布于多个所述存储模块的边缘。
8.如权利要求1所述的存储器，其特征在于，多个所述存储模块划分为沿所述第一方向排布的至少两个模块区域，每一所述模块区域包括至少两个所述存储模块，且不同的所述模块区域具有的所述全局数据线相互独立；
所述读写控制驱动电路包括：
沿所述第一方向排布的至少两个读写控制驱动模块，每一所述读写控制驱动模块位于相应的所述模块区域的一侧，所述读写控制驱动模块经由所述电连接线与相应的所述全局数据线电连接。
9.如权利要求8所述的存储器，其特征在于，所述读写控制驱动电路被配置为，当所述模块区域对应的所述字线被使能时，则与所述模块区域对应的所述读写控制驱动模块经由所述全局数据线驱动所述模块区域内的所述存储模块。
10.如权利要求8所述的存储器，其特征在于，同一所述模块区域具有多条所述全局数据线，且多条所述全局数据线分为至少两组，每一组所述全局数据线与至少两个相邻的所述存储模块相对应。
11.如权利要求10所述的存储器，其特征在于，对于同一所述模块区域，所有所述全局数据线相邻排布，或者，不同组的所述全局数据线间隔排布。
12.如权利要求10所述的存储器，其特征在于，对于同一所述模块区域，所述读写控制驱动模块包括沿所述第一方向排布的多个读写控制驱动单元，且每一所述读写控制驱动单元电连接至少一组所述全局数据线。
13.如权利要求8所述的存储器，其特征在于，每一所述模块区域包含的所述存储模块的数量相同。
14.如权利要求1所述的存储器，其特征在于，所述第三方向与所述第二方向相同。
15.如权利要求1或14所述的存储器，其特征在于，所述第一方向与所述第二方向相垂直。
16.如权利要求1所述的存储器，其特征在于，还包括：行译码电路，所述行译码电路用于通过所述字线选中与所述字线电连接的所述存储单元；所述行译码电路位于所述读写控制驱动电路远离多个所述存储模块的一侧。
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