JP2006216136A - 半導体記憶装置 - Google Patents

Abstract

【課題】グローバルデータ線やローカルデータ線等のデータ線の線長に由来するＲＣ遅延の問題を軽減し、サブマクロを積み重ねて構成される例えばｅＤＲＡＭを高速、大容量化できる半導体記憶装置を提供することである。
【解決手段】インターフェース部にグローバルデータ線ＲＤＬ、ＷＤＬを介して接続されたデータ制御部１３Ｂと、このデータ制御部の一方側に第１のローカルデータ線ＤＱｔ／ｃを介して接続された第１のメモリセルアレイとこの第１のメモリセルアレイに接続された第１のセンスアンプ部とより構成される第１のメモリブロック１３Ａと、前記データ制御部１３Ｂの他方側に第２のローカルデータ線ＤＱｔ／ｃを介して接続された第２のメモリセルアレイとこの第２のメモリセルアレイに接続された第２のセンスアンプ部とより構成される第２のメモリブロック１３Ｃとがこの順に前記インターフェース部の上に接続されてサブマクロ１３を構成する半導体記憶装置。
【選択図】図４

Description

本発明は、ｅＤＲＡＭ(embedded DRAM)のようにＩ／Ｏブロックなどのインターフェース部に対して複数のメモリセルアレイを縦続接続して構成される半導体記憶装置に関する。

従来のｅＤＲＡＭは例えば図２７に示すように構成されている。図２７において、Ｉ／Ｏブロック１００の上には複数のメモリセルアレイ１０１−１…１０１−ｎが積み重ねられ縦続接続されてｅＤＲＡＭが構成されている。これらのメモリセルアレイ１０１−１…１０１−ｎと外部回路１０２に接続されたＩ／Ｏブロック１００との間はライトデータ線１０３、リードデータ線１０４により接続される。データ書き込み時には外部回路１０２からの書き込みデータがＩ／Ｏブロック１００へ入力され、Ｉ／Ｏブロック１００からライトデータ線１０３を介して例えばメモリセルアレイ１０１−ｎに書き込まれ、読み出し時には読み出しデータが例えばメモリセルアレイ１０１−ｎからリードデータ線１０４を介して、Ｉ／Ｏブロック１００に読み出され、Ｉ／Ｏブロック１００を介して外部回路１０２へ出力される。

このようにＩ／Ｏブロック１００とメモリセルアレイ１０１−１…１−１−ｎとを縦続接続することで、容量の大きいメモリマクロを得ることができる。一般に、ｅＤＲＡＭではＩ／Ｏブロック１００をメモリセルアレイ内部に位置させることが設計上困難であるため、図２７のようにＩ／Ｏブロック１００は外部回路１０２に近い位置に置かれる。

また、ｅＤＲＡＭを構成する際に、メモリセルアレイ内にセンスアンプを構成すると共に、隣り合う２つのメモリセルアレイ間でデータの読み出し、書き込みのためのプリアンプとライトドライバを共用することにより半導体記憶装置のチップサイズを小型化する提案もある（特許文献１参照）。
特開２００２−３０４８８１号公報

しかしながら、Ｉ／Ｏブロックに複数のメモリセルアレイを縦続接続してｅＤＲＡＭを大容量化しようとすると、Ｉ／Ｏブロックと各メモリセルアレイとの間を接続するためのライトデータ線１０３、リードデータ線１０４の線長が増大し、ＲＣ遅延が大きくなるとともに、近いメモリセルアレイと遠いメモリセルアレイとの間のＲＣ遅延差による影響が無視できなくなり、ｅＤＲＡＭの高速化の障害となる。また、特許文献１に記載の方法ではチップサイズは小型化できるが、大容量化に伴うデータ線長の増大は避けられず、ＲＣ遅延の問題も無視できない。

従ってこの発明の目的は、大容量化に伴ってメモリマクロのデータ線方向長が増大することから発生する高速化動作への悪影響、例えばデータ線のＲＣ遅延の問題等を軽減し、複数のサブマクロを縦続接続して構成される例えばｅＤＲＡＭを高速、大容量化できる半導体記憶装置を提供することである。

この発明の一実施形態によれば、外部回路に接続されたインターフェース部と、前記インターフェース部にグローバルデータ線を介して接続された複数のサブマクロと、前記サブマクロに接続されたサブマクロ制御回路とを具備し、前記複数のサブマクロの各々は、前記グローバルデータ線に接続されたデータ制御部と、前記データ制御部の一方の側に第１のローカルデータ線を介して接続された第１のメモリブロックと、前記データ制御部の他方の側に第２のローカルデータ線を介して接続された第２のメモリブロックとを含む
ことを特徴とする半導体記憶装置が構成される。

上記の構成によれば、データ線の線長に由来するＲＣ遅延の問題を軽減し、複数のサブマクロを縦続接続して構成される例えばｅＤＲＡＭを高速、大容量化できる半導体記憶装置が得られる。

実施の形態の説明に先立って、まず、この発明の前提となった参考例について説明する。

図１は本参考例に係るｅＤＲＡＭの全体の構成を示すブロック図であり、外部回路との間でデータの授受を行うインターフェース回路であるＩ／Ｏブロック１を有し、このＩ／Ｏブロック１に外部回路から供給された入力データＤＩＮ１…ＤＩＮｍはそれぞれＩ／Ｏブロック１内に設けられたラッチ回路を構成するフリップフロップ１ａ…１ｃにラッチされる。フリップフロップ１ａ…１ｃにラッチされた入力データＤＩＮ１…ＤＩＮｍはＩ／Ｏブロック１に接続されたデータ記憶部のグローバルデータ線ＷＤＬ１…ＷＤＬｍに夫々伝送され、グローバルデータ線ＷＤＬ１…ＷＤＬｍに共通に接続された複数のサブマクロ２〜５のデータ制御回路であるＤＱＢブロック２Ｂ〜５Ｂに供給される。

これらのＤＱＢブロック２Ｂ〜５Ｂはそれぞれ複数のＤＱＢ回路２Ｂ１〜２Ｂｍ、３Ｂ１〜３Ｂｍ、４Ｂ１〜４Ｂｍ、５Ｂ１〜５Ｂｍから構成されており、ローカルデータ線ＤＱｔ／ｃを介してメモリブロック２Ｃ〜５Ｃに夫々接続している。ＤＱＢブロック２Ｂ〜５Ｂはこのローカルデータ線ＤＱｔ／ｃを介してメモリブロック２Ｃ〜５Ｃとの間でデータの書き込み、読み出しを行うことができる。例えば、メモリブロック５Ｃには複数のメモリセルがアレイ状に配列されたセルアレイ５Ｃａと、このセルアレイ５Ｃａに接続されたＳＡ（センスアンプ）ブロック５Ｃｂとが複数設けられている。他のメモリブロック３Ｃ〜５Ｃも同様に構成されている。

サブマクロ２〜５内に夫々設けられたＤＱＢ回路２Ｂ１〜５Ｂ１は図２に示すようにデータの書き込み、読み出し用の制御回路を有する。図２において、例えばＤＱＢ回路５Ｂ１は、グローバルデータ線ＷＤＬ１からの書き込みデータＷＤ／ＤＭをラッチするラッチ回路６ａと、この書き込みデータの各ビットを相補書き込みデータとしてローカルデータ線ＤＱｔ／ｃに供給するＤＱドライバ回路６ｂと、メモリブロック５Ｃから読み出された相補読み出しを取り込んで増幅するリードアンプ６ｃと、このリードアンプ６ｃの出力データをラッチするリードデータラッチ回路６ｄと、このラッチ回路６ｄにラッチされたデータをグローバルデータ線ＲＤＬ１に出力する出力回路６ｅとより構成される。他のＤＱＢ回路２Ｂ１〜２Ｂｍ、３Ｂ１〜３Ｂｍ，４Ｂ１〜４Ｂｍも同様に構成される。

ここで、図３を参照して図２に示した出力回路６ｅの内部構成を詳細に説明する。図３において、読み出しデータのラッチ回路６ｄにラッチされた読み出しデータは、ＮＡＮＤゲート６ｅ２およびＮＯＲゲート６ｅ３の夫々一方の入力端に供給される。これらのゲート６ｅ２，６ｅ３の他方の入力端には読み出しデータ線のドライブイネーブル信号ＲＤＤＲＶＡＣＴが直接およびインバータ６ｅ１を介して供給される。一方のＮＯＲゲート６ｅ３の出力はＮチャネルトランジスタ６ｅ４のゲートに供給され、他方のＮＡＮＤゲート６ｅ２の出力はＰチャネルトランジスタ６ｅ５のゲートに供給される。トランジスタ６ｅ４のソース側は接地され、トランジスタ６ｅ５のソース側は電圧Ｖの電源に接続される。トランジスタ６ｅ４，６ｅ５の接続点は読み出し用のグローバルデータ線ＲＤＬ１に接続される。

図１において、例えばＩ／Ｏブロック１に供給された入力データＤＩＮ１をサブマクロ５に書き込む場合、入力データＤＩＮ１はラッチ回路１ａにラッチされた後、グローバルデータ線ＷＤＬ１を介して図２のＤＱＢ回路５Ｂ１のラッチ回路６ａにラッチされる。ラッチされた入力データはＤＱドライバ回路６ｂによりメモリブロック５Ｃ内のアドレス指定されたセルアレイ内に書き込まれる。

データ読み出し時には、例えばメモリブロック５Ｃが選択されると、そのローカルデータ線ＤＱｔ／ｃ上に読み出された相補データはリードアンプイネーブル信号ＲＤＤｒｖＥｎａｂｌｅの活性化によりリードアンプ６ｃに取り込まれる。このリードアンプ６ｃにより増幅されたデータはラッチ回路６ｄにラッチされた後、出力回路６ｅに供給される。例えばラッチ回路６ｄからの読み出しデータがＨレベルであれば、読み出し時には図３におけるイネーブル信号ＲＤＤＲＶＡＣＴがＨレベルとなることから、ＮＯＲゲート６ｅ３の出力はＬレベルとなり、トランジスタ６ｅ４は非導通となる。一方、ＮＡＮＤゲート６ｅ２の２つの入力はともにＨであるから他方のトランジスタ６ｅ５のゲートにはＬレベルが供給され、このトランジスタ６ｅ５は導通し、グローバルデータ線ＲＤＬ１にはトランジスタ６ｅ４，６ｅ５の接続点のレベルのＨレベルデータ、即ち１の読み出しデータが出力される。ラッチ回路６ｄからの読み出しデータがＬレベルであれば、トランジスタ６ｅ４が導通し、グローバルデータ線ＲＤＬ１には０データが送出される。

メモリブロック５Ｃが非選択の場合にはイネーブル信号ＲＤＤＲＶＡＣＴはＬレベルなので、いずれのトランジスタ６ｅ４，６ｅ５も導通せず、出力回路６ｅは高インピーダンス状態となる。

このように、この出力回路６ｅはトランジスタ６ｅ４が導通、トランジスタ６ｅ５が導通、いずれのトランジスタ６ｅ４，６ｅ５が非導通の高インピーダンス状態（Ｈｉｚ）の３つの状態を持つトライステートバッファ回路である。

図１乃至図３のように構成された回路形態では、４個のサブマクロ２〜５をグローバルデータ線ＷＤＬ１〜ＷＤｍ，ＲＤＬ１〜ＲＤＬｍを介してＩ／Ｏブロック１に縦続接続してメモリマクロを構成したが、より多くのサブマクロをグローバルデータ線に縦続接続すればより大容量とすることができる。しかしながら、サブマクロを多くすればそれだけグローバルデータ線長が増大し、ＲＣ遅延が増大し、高速動作実現が困難になる。以下の実施形態ではこの点を改善した。

以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。

＜第１の実施形態＞
図４は第１の実施形態の構成を示すブロック図であり、外部回路１０との間でデータの授受を行う２個のＩ／Ｏブロック１１，２１がＩ／Ｏブロック制御回路３１を介して横方向に並置されている。これらのＩ／Ｏブロック１１，２１に対してＩ／Ｏブロック制御回路３１が共用されるように構成され、全体としてはインターフェース部ＩＦを構成している。

このインターフェース部ＩＦのＩ／Ｏブロック１１上には、縦方向にデータ記憶ユニットであるサブマクロ１２，１３が縦続接続される。ここでは順次積み重ねて設けられる。ここでは２個のサブマクロ１２、１３の縦続構成を示したが、縦続接続されるサブマクロの数は必要とする記憶容量に応じて決定されるべきものである。同様に、Ｉ／Ｏブロック２１上にも２個のサブマクロ２２，２３が設けられる。

サブマクロ１２は、Ｉ／Ｏブロック１１の上に隣接して形成された第１のメモリブロック１２Ａと、この第１のメモリブロック１２Ａの上に形成されたデータ制御部（以下、ここではＤＱＢブロックと称する）１２Ｂと、このＤ ＱＢブロック１２Ｂの上に形成された第２のメモリブロック１２Ｃとで構成される。メモリブロック１２Ａは複数のセルアレイ１２Ａａと、これらのセルアレイに付随して形成された複数のセンスアンプブロック１２Ａｂとで構成される。同様に、ＤＱＢブロック１２Ｂを介してメモリブロック１２Ａとは反対側に形成されたメモリブロック１２Ｃも、複数のセルアレイ１２Ｃａと、これらのセルアレイに付随して形成された複数のセンスアンプブロック１２Ｃｂとで構成される。

サブマクロ１２において、ＤＱＢブロック１２Ｂはその上下に配置された２つのメモリブロック１２Ａ、１２Ｃに対して共通に設けられている。Ｉ／Ｏブロック１１とＤＱＢブロック１２Ｂとは、書き込みデータ線ＷＤＬおよび読み出しデータ線ＲＤＬを含む複数のグローバルデータ線ＧＤＬによって接続され、ＤＱＢブロック１２Ｂとメモリブロック１２Ａ、１２Ｃとは相補ローカルデータ線ＤＱｔ／ｃを含むローカルデータ線ＬＤＬによって相互に接続される。

同様に、このサブマクロ１２の上に配置されたサブマクロ１３も、メモリブロック１２Ｃの上に隣接して形成された第１のメモリブロック１３Ａと、この第１のメモリブロック１３Ａの上に形成されたＤＱＢブロック１３Ｂと、このＤＱＢブロック１３Ｂの上に形成された第２のメモリブロック１３Ｃとで構成される。メモリブロック１３Ａは複数のセルアレイ１３Ａａと、これらのセルアレイに付随して形成された複数のセンスアンプブロック１３Ａｂとで構成される。同様に、ＤＱＢブロック１３Ｂを介してメモリブロック１３Ａとは反対側に形成されたメモリブロック１３Ｃも、複数のセルアレイ１３Ｃａと、これらのセルアレイに付随して形成された複数のセンスアンプブロック１３Ｃｂとで構成される。

サブマクロ１３において、ＤＱＢブロック１３Ｂはその上下に配置された２つのメモリブロック１３Ａ、１３Ｃに対して共通に設けられている。Ｉ／Ｏブロック１１とＤＱＢブロック１３Ｂとは、書き込みデータ線ＷＤＬおよび読み出しデータ線ＲＤＬを含む複数のグローバルデータ線ＧＤＬによって接続され、ＤＱＢブロック１３Ｂとメモリブロック１３Ａ、１３Ｃとは相補ローカルデータ線ＤＱｔ／ｃを含むローカルデータ線ＬＤＬによって相互に接続される。

サブマクロ１２を構成するメモリブロック１２ＡとＤＱＢブロック１２Ｂとメモリブロック１２Ｃとに沿ってサブマクロ制御回路１４が形成され、サブマクロ１３を構成するメモリブロック１３ＡとＤＱＢブロック１３Ｂとメモリブロック１３Ｃとに沿ってサブマクロ制御回路１５が形成される。

他方のＩ／Ｏブロック２１に縦続接続された２個のサブマクロ２２，２３も夫々サブマクロ１２、１３と同様に構成される。サブマクロ２２はＤＱＢブロック２２Ｂの上下に配置されたメモリブロック２２Ａ、２２Ｃを有し、サブマクロ２３はＤＱＢブロック２３Ｂの上下に配置されたメモリブロック２３Ａ、２３Ｃを有する。ＤＱＢブロック２２Ｂ、２３Ｂはそれぞれグローバルデータ線ＧＤＬを介してＩ／Ｏブロック２１に接続され、ＤＱＢブロック２２Ｂ、２３Ｂは夫々ローカルデータ線ＬＤＬを介して上下に設けられたメモリブロック２２Ａ、２２Ｃ、２３Ａ、２３Ｃに接続される。また、これらのサブマクロ２２、２３もそれぞれ、サブマクロ１２、１３と共通にサブマクロ制御回路１４、１５により制御される。

Ｉ／Ｏブロック１１、２１と外部回路１０との間は複数のデータ入力線ＤＩとデータ出力線ＤＯにより接続される。Ｉ／Ｏブロック１１、２１は外部回路１０とのデータの授受のためのラッチ回路を有するが、このラッチ動作については図５を参照して後で説明する。

ここで、図４に示した構成において、外部回路１０からの書き込みデータをサブマクロ１２、１３、２２、２３に書き込む場合のＲＣ遅延、論理遅延、データスキュー、クロックスキューの問題を考える。

外部回路１０からＩ／Ｏブロック１１、２１に供給された書き込みデータは、グローバルデータ線ＧＤＬを介してサブマクロ１２、１３、２２、２３の夫々中央に設けられたＤＱＢブロック１２Ｂ、１３Ｂ、２２Ｂ、２３Ｂに選択的に供給される。例えばサブマクロ１２に書き込む場合、書き込みデータは先ずＤＱＢブロック１２Ｂに供給され、次いでローカルデータ線ＤＱｔ／ｃを介してメモリブロック１２Ａもしくはメモリブロック１２Ｃに書き込まれる。

ＤＱＢブロックをＤＱＢブロック両側のメモリブロック共通に設ける本実施形態は、図１に示される各々のメモリブロックに対してＤＱＢブロックを設ける構成に比べＤＱＢブロックの数を削減することが可能となり、グローバルデータ線長がその分小さくなる。このことは、グローバルデータ線のＲＣ遅延を減少させる。また、グローバルデータ線の配線容量の抑制にもつながることから、配線を駆動する論理回路の縮小化、論理遅延削減等にも効果を及ぼす。また、副次的に下記に示すスキュー低減効果をもたらす。

即ち、メモリブロック１２ＣはＩ／Ｏブロック１１から見るとメモリブロック１２Ａより遠い位置にあるが、書き込みデータはＩ／Ｏブロック１１から一度ＤＱＢブロック１２Ｂにラッチされてから各メモリブロックへ供給されるためメモリブロック１２Ｃと１２Ａはデータバス上は等しい距離となり、メモリブロック１２Ａに書き込まれる場合と比較してＲＣ遅延、論理遅延を受けることはなく、スキューの問題も生じない。他のサブマクロ１３、２２、２３に書き込む場合も同様である。また、サブマクロ１２、１３、２２、２３から外部回路１０にデータを読み出す場合もデータの流れの方向が逆になるだけで、同様の効果が得られることは勿論である。

ここで、図５を参照してＩ／Ｏブロック１１、２１およびＩ／Ｏブロック制御回路３１で構成されるインターフェース部ＩＦ、サブマクロ１３、２３内のＤＱＢブロック１３Ｂ、２３Ｂの周辺部、およびサブマクロ制御回路１５を例に取ってその内部構成を詳細に説明する。

図５において、インターフェース部ＩＦ内のＩ／Ｏブロック制御回路３１内のクロックドライバＤＣＬＫには外部からのクロック入力ＣＬＫＩＮが供給される。このクロックドライバＤＣＬＫはクロック入力ＣＬＫＩＮを受け、ｅＤＲＡＭの内部基本クロック信号ＣＬＫを生成する。

更に、外部から列アドレス入力信号ＣＡＤＤＩＮ＜０：ｎ＞、バンクアドレス入力信号ＢＡＳＥＬＩＮ＜０：ｍ＞、読み出しコマンド入力信号ＲＤＩＮ、書き込みコマンド入力信号ＷＴＩＮがＩ／Ｏブロック制御回路３１内の制御信号入力回路ＣＴＬＩＮに供給されて、内部基本クロック信号ＣＬＫによりラッチされ、列アドレス信号ＣＡＤＤ＜０：ｎ＞、メモリブロック選択信号ＢＡＳＥＬ＜０：ｍ＞、読み出しおよび書き込みコマンド信号ＲＤ、ＷＴが生成される。

Ｉ／Ｏブロック１１、２１は夫々複数の書き込みデータラッチ回路ＤＩＮ、および読み出しデータラッチ回路ＤＯＵＴが配列された構成を有する。書き込みデータラッチ回路ＤＩＮはＩ／Ｏブロック制御回路３１内に設けられたデータ入出力ラッチドライバＤＩＯＬＴＣにより生成される書き込みデータラッチ信号ＩＯＤＩＬＴＣにより外部入力データＤＩをラッチし、グローバルデータ線ＧＤＬの一部であるデータ書き込み線ＷＤＬに送出する。読み出しデータラッチ回路ＤＯＵＴは、データ入出力ラッチドライバＤＩＯＬＴＣにより生成される読み出しデータラッチ信号ＩＯＤＯＬＴＣによりｅＤＲＡＭからの読み出しデータをグローバルデータ線ＧＤＬの一部であるデータ読み出し線ＲＤＬを介して受け取ってラッチし、外部出力データＤＯとして外部回路１０に送出する。

このデータ入出力ラッチドライバＤＩＯＬＴＣはＩ／Ｏブロック１１、２１に対して夫々用意されており、共通に設けられているデータ入出力制御回路ＤＩＤＯによりそれぞれ制御される。すなわち、データ入出力制御回路ＤＩＤＯは、データ書き込み時に書き込みコマンドＷＴを受け、基本クロック信号ＣＬＫに同期して書き込みデータラッチ活性化信号ＤＩＬＴＣＡＣＴを活性化する。また、データ読み出し時には読み出しコマンドＲＤを受け、基本クロック信号ＣＬＫに同期して出力データラッチ活性化信号ＤＯＬＴＣＡＣＴを活性化する。これらの活性化信号ＤＩＬＴＣＡＣＴ、ＤＯＬＴＣＡＣＴはデータ入出力制御回路ＤＩＤＯから２つのデータ入出力ラッチドライバＤＩＯＬＴＣに供給され、データラッチ回路ＤＯＵＴ、ＤＩＮを制御する。

サブマクロ１３、２３のメモリバンク内にあるセンスアンプ（ＳＡ）ブロック１３Ｃｂ、２３Ｃｂは、複数のＳＡグループが配列された構成を有する。あるＳＡグループ内のＳＡは全てＤＱＢブロック１３Ｂ、２３Ｂの一方の側および他方の側でＣＳＬゲートに供給されるカラムセレクトライン（列アドレス選択信号）ＣＳＬに制御され、共通の相補ローカルデータ信号線ＤＱｔ／ｃに対してデータの読み書きを行う。即ち、ＳＡグループ内の各ＣＳＬゲートには複数の列アドレス選択信号のうちのひとつが供給され、活性化された列アドレス選択信号に接続されるＣＳＬゲートだけが導通し、選択されたＳＡと相補ローカルデータ線ＤＱｔ／ｃとの間でデータの読み書き動作が行われる。

実際には各サブマクロ内のＤＱＢブロックは複数のＤＱＢ回路が配列された構成を持つ。例えばサブマクロ１３におけるＤＱＢブロック１３Ｂ内の一組の書き込み、読み出しデータ線ＷＤＬ、ＲＤＬに関して設けられる１個のＤＱＢ回路は、グローバルデータ線ＷＤＬを介してＩ／Ｏブロック１１からデータを受け取ってラッチする両側メモリブロック共用の書き込みデータラッチ回路１３Ｂ１１と、ＤＱＢブロック１３Ｂの一方側に設けられたメモリブロック１３Ｃに対するデータ供給のための一方側ドライバ１３Ｂ１２と、ＤＱＢブロック１３Ｂの他方側に設けられたメモリブロック１３Ａに対するデータ供給のための他方側ドライバ１３Ｂ１３と、相補ローカルデータ線ＤＱｔ／ｃを介してメモリブロック１３Ｃまたは１３Ａから読み出されたデータが増幅のために共通に供給されるリードアンプ回路１３Ｂ１４と、このリードアンプ回路１３Ｂ１４からの読み出しデータをグローバルデータ線ＲＤＬを介してＩ／Ｏブロック１１に出力するための読み出しドライバ１３Ｂ１５とにより構成される。各一組の書き込み、読み出し用のグローバルデータ線ＷＤＬ、ＲＤＬに関して同様に構成されたＤＱＢ回路が構成される。

一組のグローバルデータ線ＷＤＬ、ＲＤＬ毎に、これらのドライバ回路等１３Ｂ１２−１３Ｂ１５にはＤＱＢブロック１３Ｂの両側に夫々設けられた相補ローカルデータ線ＤＱｔ／ｃが接続され、一方側メモリブロック１３Ｃおよび他方側メモリブロック１３Ａにより共有されている。

即ち、書き込みデータラッチ回路１３Ｂ１１は書き込み用のグローバルデータ線ＷＤＬに接続され、サブマクロ制御回路１５内に設けられたラッチ回路ドライバ１５１１により生成されるデータラッチ信号ＷＤＬＴＣによりグローバルデータ線ＷＤＬ上の書き込みデータをラッチし、ラッチ書き込みデータＤＱＷＤを生成する。このラッチ書き込みデータＤＱＷＤは、一方側書き込みデータドライバ１３Ｂ１２および他方側書き込みデータドライバ１３Ｂ１３に供給され、ここから更にローカルデータ線ＤＱｔ／ｃに送出され、アドレスデータにより指定されたメモリブロック１３Ａあるいは１３Ｃに書き込まれる。

即ち、一方側書き込みデータドライバ１３Ｂ１２および他方側書き込みデータドライバ１３Ｂ１３は、サブマクロ制御回路１５内に設けられたこれら書き込みデータドライバ夫々に対応するドライバ活性化用ドライバ１５１２、１５１３が生成するドライバ活性化信号Ｕ／ＬＤＱＤＤＲＶＡＣＴにより活性化されて、書き込みデータＤＱＷＤを相補ローカルデータ線ＤＱｔ／ｃ上に送出する。相補ローカルデータ線ＤＱｔ／ｃに伝えられた書き込みデータは複数の列アドレス選択信号線ＣＳＬのうちの活性化された信号線に接続されたＣＳＬゲートを介してセンスアンプに書き込まれ、更にメモリブロック１３Ａ、１３Ｃ内の選択されたセルアレイ内のメモリセルに書き込まれる。

ＤＱＢブロック１３Ｂ内のリードアンプ回路１３Ｂ１４は、一方側メモリブロック１３Ｃに対応する相補ローカルデータ線ＤＱｔ／ｃおよび他方側メモリブロック１３Ａに対応する相補ローカルデータ線ＤＱｔ／ｃ双方に接続されている。サブマクロ制御回路１５内の一方側読み出しアンプ活性化ドライバ１５１４、他方側読み出しアンプ活性化ドライバ１５１５により夫々生成される活性化信号ＵＲＡＭＰＡＣＴ、ＬＲＡＭＰＡＣＴが供給されると、リードアンプ回路１３Ｂ１４は相補ローカルデータ線ＤＱｔ／ｃ上の読み出しデータを取り込み、増幅、ラッチする。ラッチされた読み出しデータＤＱＲＤはグローバルデータ線ＲＤＬに送出され、Ｉ／Ｏブロック１１を介して外部回路１０に送られる。即ち、リードアンプ回路１３Ｂ１４から出力された読み出しデータＤＱＲＤはドライバ１３Ｂ１５に送られ、このドライバ１３Ｂ１５はサブマクロ制御回路１５内のドライバ活性化ドライバ１５１６から発生される活性化信号ＲＤＤＲＶＡＣＴにより活性化され、読み出しデータＤＱＲＤがグローバルデータ線ＲＤＬに伝えられる。

このように、サブマクロ制御回路１５内には、ＤＱＢＣＳＬ制御回路１５１７、両側ＣＳＬドライバ１５１８、１５１９、両側活性化ドライバＵ／ＬＤＱＤＲＶＡＣＴ１５１２、１５１３、ラッチ回路ドライバ１３Ｂ１２、アンプ活性化ドライバ１５１４、１５１５、読み出しドライバ活性化ドライバ１５１６などが配置されている。

ＤＱＢＣＳＬ制御回路１５１７にはｅＤＲＡＭ内部の基本クロックＣＬＫが供給されており、このクロックＣＬＫに同期して動作される。その他、図５に示すように、読み出しコマンドＲＤ、書き込みコマンドＷＴ、メモリブロック選択信号ＢＡＳＥＬ＜０：ｍ＞のうちのサブマクロ制御回路１５が隣接する他方側のメモリブロック１３Ａおよび２３Ａが割り付けられたメモリブロック選択信号ＢＡＳＥＬ＜ｉ＞、他方側部のメモリブロックに割り付けられたメモリブロック選択信号ＢＡＳＥＬ＜ｊ＞が入力される。

更に具体的に説明する。ＤＱＢＣＳＬ制御回路１５１７はデータ読み出し時に読み出しコマンドＲＤを受け、ｅＤＲＡＭ内部基本クロックＣＬＫに同期してイネーブル信号ＲＤＤＲＶＡＣＴＥＮＢを活性化し、ドライバ１５１６にドライバ活性化信号ＲＤＤＲＶＡＣＴを生成させる。これと同時に、メモリブロック選択信号ＢＡＳＥＬ＜ｊ＞により一方側部メモリブロック１３Ｃおよび２３Ｃが選択されているときは、イネーブル信号ＵＲＡＭＰＡＣＴＥＮＢが活性化され、ドライバ１５１４から活性化信号ＵＲＡＭＰＡＣＴが生成される。一方、他方側メモリブロック１３Ａおよび２３Ａがメモリブロック選択信号ＢＡＳＥＬ＜ｉ＞により選択されたときは、イネーブル信号ＬＲＡＭＰＡＣＴＥＮＢが活性化されてドライバ１５１５からアンプ活性化信号ＬＲＡＭＰＡＣＴが生成される。

一方、ＤＱＢＣＳＬ制御回路１５１７は、データ書き込み時には書き込みコマンドＷＴを受けて、ｅＤＲＡＭ内部基本クロックＣＬＫに同期してイネーブル信号ＷＤＬＴＣＥＮＢを活性化し、ドライバ１５１１から書き込みラッチ信号ＷＤＬＴＣが発生される。これと同時に、メモリブロック選択信号ＢＡＳＥＬ＜ｊ＞により一方側メモリブロック１３Ｃおよび２３Ｃが選択されているときは、イネーブル信号ＵＤＱＤＲＶＡＣＴＥＮＢが活性化され、ドライバ１５１２から活性化信号ＵＤＱＤＲＶＡＣＴが生成される。一方、他方側メモリブロック１３Ａおよび２３Ａがメモリブロック選択信号ＢＡＳＥＬ＜ｉ＞により選択されたときは、イネーブル信号ＬＤＱＤＲＶＡＣＴＥＮＢが活性化されてドライバ１５１３から活性化信号ＬＤＱＤＲＶＡＣＴが生成される。

更に、ＤＱＢＣＳＬ制御回路１５１７は、書き込み時および読み出し時のいずれの場合も、読み出しコマンドＲＤ或いは書き込みコマンドＷＴを受けて、メモリブロック選択信号ＢＡＳＥＬ＜ｊ＞が活性化されている場合にはドライバ活性化信号ＵＣＳＬＡＣＴを活性化してドライバ１５１８を活性化し、メモリブロック選択信号ＢＡＳＥＬ＜ｉ＞が活性化されている場合にはドライバ活性化信号ＬＣＳＬＡＣＴを生成してドライバ１５１９を活性化させる。

ここで、図５に示したリードアンプ回路１３Ｂ１４の具体回路の一例を図６を参照して詳細に説明する。このリードアンプ回路１３Ｂ１４は、ＤＱＢブロック１３Ｂの両側に接続された２つのメモリブロック１３Ｃ、１３Ａによる共有化が容易になる構成を持つものである。

図５に示したＤＱＢブロック１３Ｂに接続された一対のローカルデータ線ＤＱｔ／ｃのうち、一方側のメモリブロック１３Ｃと接続された一方を図６では参照符号ＵＤＱｔ／ｃで示し、他方側のメモリブロック１３Ａと接続された他方のローカルデータ線をＬＤＱｔ／ｃで示す。図６において、一方側の一方のローカルデータ線ＵＤＱｔはＰチャネル型のトランジスタＴｒ１の一端に接続され、他方のローカルデータ線ＵＤＱｃはＰチャネル型のトランジスタＴｒ２の一端に接続される。トランジスタＴｒ１の他端は内部データ線Ｑｔ、およびＰチャネル型のトランジスタＴｒ３を介して他方側の一方のローカルデータ線ＬＤＱｔに、トランジスタＴｒ２の他端は内部データ線ＱｃおよびＰチャネル型のトランジスタＴｒ４を介して他方側の他方のローカルデータ線ＬＤＱｃに接続される。トランジスタＴｒ１、Ｔｒ２のゲートは互いに接続され、その接続点には一方側リードアンプ活性化信号ＵＲＡＭＰＡＣＴが供給され、トランジスタＴｒ３、Ｔｒ４のゲートの接続点には他方側リードアンプ活性化信号ＬＲＡＭＰＡＣＴが供給される。

内部データ線Ｑｔ／ｃ間には２個のＰチャネルのセンストランジスタＴｒ５、Ｔｒ６が直列に接続されるとともに、このトランジスタ回路と並列に２個のＮチャネルのセンストランジスタＴｒ７、Ｔｒ８が直列に接続される。内部データ線Ｑｔ側に接続されたセンストランジスタＴｒ５、Ｔｒ７のゲートは他方の内部データ線Ｑｃに共通に接続され、センストランジスタＴｒ６、Ｔｒ８のゲートは内部データ線Ｑｔに共通に接続される。トランジスタＴｒ５、Ｔｒ６の接続点には電源電圧Ｖが供給される。トランジスタＴｒ７、Ｔｒ８の接続点はＮチャネルのトランジスタＴｒ９を介して接地される。このトランジスタＴｒ９のゲートにはＮＡＮＤ回路３１Ａの出力端子が接続するインバータ３６の出力端子が接続され、このＮＡＮＤ回路３１Ａの入力端子には前記一方側リードアンプ活性化信号ＵＲＡＭＰＡＣＴ、他方側リードアンプ活性化号ＬＲＡＭＰＡＣＴが供給される。

インバータ３６の出力端子は更に２つのＮＡＮＤ回路３２、３３の一方の入力端子に接続される。ＮＡＮＤ回路３２、３３の他方の入力端子はそれぞれ内部データ線Ｑｔ、Ｑｃに接続される。ＮＡＮＤ回路３２、３３の出力端子は２つのＮＡＮＤ回路３４、３５で構成されるフリップフロップ回路ＦＦの入力端子に接続され、その出力端子には読み出しデータＤＱＲＤが得られる。

一方側メモリブロック１３Ｃあるいは他方側メモリブロック１３Ａからのデータ読み出し時には、図５に示した２つのドライバ１５１４、１５１５から発生される２つのリードアンプ活性化信号ＵＲＡＭＰＡＣＴ、ＬＲＡＭＰＡＣＴのいずれか一方が活性化されてＬレベルとなる。例えば一方側メモリブロック１３ｃからデータを読み出す場合、リードアンプ活性化信号ＵＲＡＭＰＡＣＴがＬレベルとなる。これによりＰチャネルのトランジスタＴｒ１、Ｔｒ２が導通して一方側ローカルデータ線ＵＤＱｔ／ｃ上の読み出しデータがリードアンプ回路１３Ｂ１４に供給される。このとき、ＮＡＮＤ回路３１の一方の入力がＬレベルとなることからインバータ３６の出力はＬレベルに変化し、トランジスタＴｒ９が非導通となる。リードアンプ活性化信号ＵＲＡＭＰＡＣＴがＨレベルとなると、ＮＡＮＤ回路３１の両方の入力がＨとなることから、インバータ３６の出力もＨとなり、Ｔｒ９が導通してＴｒ５−Ｔｒ９によりＱｔ，Ｑｃ上に読み出されたデータが増幅される。

更に、インバータ３６からのＨレベルの出力は、リードアンプセンス信号ＲＳＡＯＮとして、ＮＡＮＤ回路３２、３３の一方の入力として供給される。これにより、トランジスタＴｒ５−Ｔｒ９により増幅されたデータが、ＮＡＮＤ回路３２、３３を介してＮＡＮＤ回路３４およびＮＡＮＤ回路３５で構成されるフリップフロップ回路にラッチされ、読み出しデータＤＱＲＤとして出力される。

他方のメモリブロック１３Ａからデータを読み出す場合はリードアンプ活性化信号ＬＲＡＭＰＡＣＴが活性化され、ＰチャネルのトランジスタＴｒ３、Ｔｒ４が導通して他方側のメモリブロック１３Ａから読み出されたデータがこれらのトランジスタＴｒ３、Ｔｒ４を介してトランジスタＴｒ５〜Ｔｒ８で構成される増幅回路により増幅される。増幅されたデータはＮＡＮＤ回路３２、３３を介して前記フリップフロップ回路にラッチされ、読み出しデータＤＱＲＤとして出力される。

このようにして、図６に示したリードアンプ回路１３Ｂ１４は、発生されるリードアンプ活性化信号ＵＲＡＭＰＡＣＴ、ＬＲＡＭＰＡＣＴに応じて一方側のメモリブロック１３Ｃからの読み出しデータあるいは他方側のメモリブロック１３Ａからの読み出しデータをローカルデータ線ＤＱｔ／ｃを介して選択的に取り込む。これとともに、双方のメモリブロックに対応するリードアンプ活性化信号のＯＲ論理からリードアンプセンス信号ＲＳＡＯＮを生成してフリップフロップ回路に増幅データをラッチするようにして、両側のメモリブロックでリードアンプ回路１３Ｂ１４が共有できるように構成した。これにより、読み出しデータの増幅、ラッチのための回路の複雑化を防ぎ、リードアンプ回路の共有を容易に実現できる。

次に、図７乃至図１０を参照して図４の実施形態におけるメモリブロックへのバンクアドレスの種々の割り付け方法を詳細に説明する。

図７の方法では、サブマクロ制御回路１５を挟んで構成された第１のサブマクロ１３と第２のサブマクロ２３とが同じバンクアドレス構成を有し、且つそれぞれのサブマクロ１３、２３においてＤＱＢブロック１３Ｂ、２３Ｂの両側に接続されたメモリブロック１３Ｃ、１３Ａ、２３Ｃ、２３Ａに対して共通のバンクアドレスＢＡ＜０＞を割り付けた場合を示す。即ち、サブマクロ１３、２３において夫々両側で同一規模のメモリブロックを分割する位置にＤＱＢブロック１３Ｂ、２３Ｂを配置するように構成した例である。これにより、ＤＱＢブロック１３Ｂ、２３Ｂの両側に接続されたローカルデータ線ＤＱｔ／ｃの線長を小さく、かつ線長差を最小にすることができる。なお、このメモリブロック１３Ｃ、２３Ｃ…は夫々複数のメモリセルアレイ１３Ｃａ、２３Ｃａ、…と関連して設けられたＳＡブロック１３Ｃｂ、２３Ｃｂ…との複合体構造となっている。以下の説明でもすべて同様の構成を持つものとする。

図８の方法では、例えば図７に示すバンクアドレスＢＡ＜０＞が割り付けられたメモリブロック１３Ｃと同一構成のメモリブロック１３Ｃ１を、ＤＱＢブロック１３Ｂの一方側に更に増設してバンクアドレスＢＡ＜１＞を割り付けた場合を示している。サブマクロ制御回路１５を挟んで構成されたメモリブロック２３Ｃに対しても同一構成のメモリブロック２３Ｃ１を増設してバンクアドレスＢＡ＜０＞、ＢＡ＜１＞が割り付けられる。ＤＱＢブロック１３Ｂ、２３Ｂの他方側にも同様にして異なるバンクアドレスＢＡ＜２＞、ＢＡ＜３＞が割り付けられる。

このような割付の方法では１つのＤＱＢブロックに割当てられるメモリブロックの容量が増加するが、複数アドレス、例えばバンクアドレスＢＡ＜０＞、ＢＡ＜１＞が割付けられたバンク間でローカルデータ線ＤＱｔ／ｃを共有することができるのでＤＱＢブロック数を削減することが可能となる。これにより、グローバルデータ線の線長を短くできる。例えば、図７の場合に比べて図８の方法ではメモリマクロの容量およびメモリマクロの持つバンクアドレス数が同一である場合、ＤＱＢブロックの数を半分にできる。

図９に示す割付けの方法では、ＤＱＢブロック１３Ｂの両側のメモリブロックに異なるバンクアドレスＢＡ＜０＞、ＢＡ＜１＞を割付け、これらに共有されるサブマクロ制御回路１５を挟んで構成されるメモリブロックにはそれぞれ同一のバンクアドレスＢＡ＜０＞、ＢＡ＜１＞を割付けた場合を示す。この場合も、図８に示すように、たとえば１つのＤＱＢブロック１３Ｂに対して異なるバンクアドレスＢＡ＜０＞、ＢＡ＜１＞が割付けられている。このように異なるアドレスのメモリブロック同士で１つのＤＱＢブロックを共有することにより、ＤＱＢブロック数の削減が可能となり、外部回路からＤＱＢブロックへ接続されるグローバルデータ線の線長を短くできる。

図１０に示す割付け方法では、１つのバンクアドレスが１つのセルアレイに割り付けられるｅＤＲＡＭの場合の例を示す。図１０では、一方のＩ／Ｏブロック１１に８個のセルアレイがそれぞれバンクアドレスＢＡ＜７＞〜ＢＡ＜０＞を割り付けられて配列されており、他方のＩ／Ｏブロック２１にも同様にして８個のセルアレイが夫々同じバンクアドレスＢＡ＜７＞からＢＡ＜０＞を割り付けられて配列されている。

図４、図５に示したように、この実施形態の場合にはグローバルデータ線がデータ書き込み用とデータ読み出し用とに分離され、且つ、各バンク毎にローカルデータ線ＤＱｔ／ｃを持つ。このため、ＤＱＢブロックを共有しないメモリブロック同士であれば、２つの異なるバンクを同時にアクセスし、一方へ書きこみ動作を行うと同時に他方からの読み出し動作を行うことが可能である。

更に、図１０においてサブマクロ制御回路１５内において図１１に示すような構成のＤＱＢＣＳＬ制御回路を配置すると、ＤＱＢブロックを共有する２つのバンク間であっても一方へ書き込みを行うと同時に他方からデータ読み出しが可能となる。

以下、図５に示したＤＱＢＣＳＬ制御回路１５１７の一例の構成、動作を図１１を参照して詳細に説明する。ＤＱＢＣＳＬ制御回路１５１７には、図５で説明したように、一方側メモリブロック選択信号ＢＡＣＥＬ＜ｊ＞、他方側メモリブロック選択信号ＢＡＳＥＬ＜ｉ＞、読み出し、書き込みコマンド信号ＲＤ／ＷＴ、ｅＤＲＡＭ内部基本クロックＣＬＫ、列アドレス信号ＣＡＤＤ＜０：ｎ＞、が供給される。

ＤＱＢＣＳＬ制御回路１５１７は４個のカウンタＣ１、Ｃ２、Ｃ３、Ｃ４および２個のＯＲゲートＯＲ１、ＯＲ２により構成される。ｅＤＲＡＭ内部基本クロックＣＬＫはこれらのカウンタＣ１〜Ｃ４に共通に供給され、一方側メモリブロック選択信号ＢＡＣＥＬ＜ｊ＞、他方側メモリブロック選択信号ＢＡＳＥＬ＜ｉ＞はそれぞれ、読み出し、書き込みコマンド信号ＲＤ／ＷＴとともにカウンタＣ２、Ｃ３に供給されるように接続される。列アドレス信号ＣＡＤＤ＜０：ｎ＞はカウンタＣ１、Ｃ４に供給されるように接続される。

カウンタＣ２は一方側メモリブロック選択信号ＢＡＣＥＬ＜ｊ＞および読み出し、書き込みコマンド信号ＲＤ／ＷＴに基づいて活性化信号ＵＣＡＤＤＣＮＴＡＣＴをカウンタＣ１に供給し、カウンタＣ１はこのカウンタＣ２からの活性化信号ＵＣＡＤＤＣＮＴＡＣＴに応じて列アドレス信号ＣＡＤＤ＜０：ｎ＞をカウントして、図５で説明したドライバ１５１８を活性化させるための活性化信号ＵＣＳＬＡＣＴを発生する。カウンタＣ２はその他にも後で説明するように、ＯＲゲートＯＲ１、ＯＲ２に供給される信号を含む種々の信号を出力する。

同様に、カウンタＣ３は他方側メモリブロック選択信号ＢＡＣＥＬ＜ｉ＞および読み出し、書き込みコマンド信号ＲＤ／ＷＴに基づいて活性化信号ＬＣＡＤＤＣＮＴＡＣＴをカウンタＣ４に供給し、カウンタＣ４はこのカウンタＣ３からの活性化信号ＬＣＡＤＤＣＮＴＡＣＴに応じて列アドレス信号ＣＡＤＤ＜０：ｎ＞をカウントして、図５で説明したドライバ１５１９を活性化させるための活性化信号ＬＣＳＬＡＣＴを発生する。カウンタＣ３はその他にも後で説明するように、ＯＲゲートＯＲ１、ＯＲ２に供給される信号を含む種々の信号を出力する。

カウンタＣ２はＤＱＢブロック１３ＢおよびＤＱＢブロック２３Ｂの一方側のメモリブロック１３Ｃを含むバンクが選択された場合にＤＱＢブロック１３ＢおよびＤＱＢブロック２３Ｂを制御する回路であり、カウンタＣ３は他方側のメモリブロック１３Ａ及び２３Ａを含むバンクが選択された場合にＤＱＢブロック１３Ｂおよび２３Ｂを制御する回路である。

以下、図１２乃至図１４のタイミングチャートを参照してデータ書き込み、読み出し時のＤＱＢＣＳＬ制御回路１５１７の動作を説明する。図１２は読み出し時にＤＱＢブロック１３Ｂおよび２３Ｂの他方側のバンクが選択された場合のカウンタＣ３の動作を示している。読み出し動作時に、カウンタＣ３は選択信号ＢＡＳＥＬ＜ｉ＞および読み出しコマンド信号ＲＤが活性化されると、ｅＤＲＡＭ内部基本クロックＣＬＫに同期してバーストサイクル数（ここではクロックＣＬＫの４サイクル分がバーストサイクル数に相当する）のイネーブル信号ＬＲＡＭＰＡＣＴＥＮＢを生成して出力する。また、バースト動作に対応する期間イネーブル信号ＬＲＤＤＲＶＡＣＴＥＮＢが出力される。このイネーブル信号ＬＲＤＤＲＶＡＣＴＥＮＢはＯＲゲートＯＲ２の一方の入力端子に供給されており、このＯＲゲートＯＲ２は、イネーブル信号ＬＲＤＤＲＶＡＣＴＥＮＢあるいはカウンタＣ２から生成されるイネーブル信号ＵＲＤＤＲＶＡＣＴＥＮＢのいずれかを受けて、読み出し用のイネーブル信号ＲＤＤＲＶＡＣＴＥＮＢを出力する。

一方で、カウンタＣ３は読み出しコマンド信号ＲＤおよび選択信号ＢＡＳＥＬ＜ｉ＞の活性化によりバースト動作に対応する期間のカウンタ活性化信号ＬＣＡＤＤＣＮＴＡＣＴを出力し、カウンタＣ４に供給する。カウンタＣ４はこの信号によって活性化され、列アドレス信号ＣＡＤＤ＜０：ｎ＞をカウントして、順次ドライバ活性化信号ＬＣＳＬＡＣＴ＜０＞〜ＬＣＳＬＡＣＴ＜３＞を活性化信号ＬＣＡＤＤＣＮＴＡＣＴの期間内に出力する。

次に、書き込みコマンド信号ＷＴが供給されたときのカウンタＣ３の動作を図１３を参照して説明する。カウンタＣ３は選択信号ＢＡＳＥＬ＜ｉ＞および書き込みコマンド信号ＷＴが活性化されると、ｅＤＲＡＭ内部基本クロックＣＬＫに同期してバーストサイクル数（ここではクロックＣＬＫの４サイクル分がバーストサイクル数に相当する）のイネーブル信号ＬＤＱＤＲＶＡＣＴＥＮＢを生成して出力する。このイネーブル信号ＬＤＱＤＲＶＡＣＴＥＮＢはＯＲゲートＯＲ１の一方の入力端子に供給されており、このＯＲゲートＯＲ１は、イネーブル信号ＬＤＱＢＤＲＶＡＣＴＥＮＢあるいはカウンタＣ２から生成されるイネーブル信号ＵＤＱＢＤＲＶＡＣＴＥＮＢのいずれかを受けて、書き込み用のイネーブル信号ＷＤＬＴＣＥＮＢを出力する。

一方で、カウンタＣ３は書き込みコマンド信号ＷＴおよび選択信号ＢＡＳＥＬ＜ｉ＞の活性化によりバースト動作に対応する期間カウンタ活性化信号ＬＣＡＤＤＣＮＴＡＣＴを出力し、カウンタＣ４に供給する。カウンタＣ４はこの信号によって活性化され、列アドレス信号ＣＡＤＤ＜０：ｎ＞をカウントして、順次ドライバ活性化信号ＬＣＳＬＡＣＴ＜０＞〜ＬＣＳＬＡＣＴ＜３＞を活性化信号ＬＣＡＤＤＣＮＴＡＣＴの期間内に出力する。

図１１のＤＱＢＣＳＬ制御回路１５１７は、例えばカウンタＣ３が他方側バンクに対して読み出し動作制御中に、カウンタＣ２が一方側バンクに対して書き込み動作制御を行うことができる。以下図１４を参照してこの動作を説明する。

カウンタＣ３はＤＱＢブロック１３Ｂの他方側のバンクが選択された場合にＤＱＢブロック１３Ｂを制御する回路であり、選択信号ＢＡＳＥＬ＜ｉ＞が入力される。カウンタＣ３は、読み出しコマンド信号ＲＤに応じてイネーブル信号ＬＲＡＭＰＡＣＴＥＮＢ、ＬＲＤＤＲＶＡＣＴＥＮＢ、ＲＤＤＲＶＡＣＴＥＮＢを出力するとともに、カウンタ活性化信号ＬＣＡＤＤＣＮＴＡＣＴを出力する。カウンタＣ４はこの活性化信号によって活性化され、列アドレス信号ＣＡＤＤ＜０：ｎ＞をカウントして、順次ドライバ活性化信号ＬＣＳＬＡＣＴ＜０＞〜ＬＣＳＬＡＣＴ＜３＞を活性化信号ＬＣＡＤＤＣＮＴＡＣＴの期間内に出力する。

また、一方側バンクが選択されて書き込みコマンド信号ＷＴが供給されたときは、イネーブル信号ＵＤＱＤＲＶＡＣＴＥＮＢおよびＷＤＬＴＣＥＮＢを出力するとともに、カウンタ活性化信号ＵＣＡＤＤＣＮＴＡＣＴを出力する。カウンタＣ１はこの活性化信号によって活性化され、列アドレス信号ＣＡＤＤ＜０：ｎ＞をカウントして、順次ドライバ活性化信号ＵＣＳＬＡＣＴ＜０＞〜ＬＣＳＬＡＣＴ＜３＞を活性化信号ＵＣＡＤＤＣＮＴＡＣＴの期間内に出力する。このように、カウンタＣ４およびＣ３が読み出し動作制御中にカウンタＣ１およびＣ２が書き込み動作制御を行うことができる。逆の場合も同様に制御できる。このように、ＤＱＢブロック１３Ｂおよび２３Ｂの両側のバンク夫々に対応する２つのカウンタＣ２、Ｃ３でＤＱＢブロック１３Ｂおよび２３Ｂを共有ＤＱＢブロックとして制御し、夫々のバンクのカラム選択線ＣＳＬを夫々のバンクに対応する別々のカウンタＣ１，Ｃ４で制御することにより、ＤＱＢブロックを共有するバンク間の読み出しおよび書き込み動作が可能となるように構成できる。

図４の実施形態では２個のＩ／Ｏブロック１１、２１の上に複数のサブマクロ１２、１３、２２、２３を積み重ね、その間に共有のサブマクロ制御回路１４、１５を介在させた構成とした。更に、図１５に示すように、１つのＩ／Ｏブロック２１上に複数のサブマクロ２２、２３を一列に積み重ね、これにサブマクロ制御回路１４、１５を付属させる構成としても同様に実施できる。図１５の実施形態は図４の実施形態に対応する部分に同じ参照符号を付して詳細な説明は省略する。

以上説明したようにこの実施形態によれば、グローバルデータ線やローカルデータ線等のデータ線の線長に由来するＲＣ遅延の問題を軽減し、サブマクロを積み重ねて構成される例えばＥＤＲＡＭを高速、大容量化できる半導体記憶装置を提供することができる。

＜第２の実施形態＞
以下、第２の実施形態として、第１の実施形態の構成に加えて、グローバルデータ線にリドライバを挿入することによりそのＲＣ遅延を軽減するようにした構成を説明する。従って、以下の説明において第１の実施形態と対応する部分は同じ参照符号を付してその説明を省略する。

図１６の実施形態では、図４の実施形態において積み重ねられた任意のメモリブロックの境界部、例えば２つのサブマクロ１２、１３の境界部、およびサブマクロ２２、２３の境界部にグローバルデータ線ＧＤＬ、例えば書き込みデータ線ＷＤＬの夫々の中に２個のインバータＩｎ１、Ｉｎ２の直列回路で構成されたリドライバＲＤＡを直列に挿入する。このようにリドライバＲＤＡを書き込みデータ線ＷＤＬ中に挿入することにより、図４の実施形態により奏される効果に加えて、データ書き込み時にデータ線ＷＤＬ上を伝達されるデータのＲＣ遅延に起因する種々のエラーを更に効果的に防止できる。

この第２の実施形態は図１乃至図３に示した参考例の回路形態にも適用できることは勿論である。

＜第３の実施形態＞
更に、図１６の実施形態を変形して、図１７に示すように、サブマクロ１２、１３、２２、２３の境界部に加えて、サブマクロ１２、１３、２２、２３の内部の各メモリブロック間の境界部においてグローバルデータ線ＧＤＬ上にリドライバを夫々設けることもできる。図１７に示す実施形態において、サブマクロ１２、１３、２２、２３の境界部においてグローバルデータ線であるデータ書き込み線ＷＤＬに対して１つのインバータにより構成されたリドライバＲＤＢが夫々設けられる。さらに、各サブマクロの中央部にあるＤＱＢブロック１２Ｂ、１３Ｂ、２２Ｂ、２３Ｂとメモリブロックとの境界部においてもデータ書き込み線ＷＤＬ上に１つのインバータで構成されたリドライバＲＤＢが夫々設けられる。これにより、図１６の実施形態と同様に、各グローバルデータ線ＧＤＬを介してＩ／Ｏブロック１１，２１から伝達される書き込みデータに対して同等の遅延補償効果を与えられる。

この第３の実施形態は、図１に示す各々のメモリブロックに対してＤＱＢブロックを設ける構成の場合にも適用できることは勿論である。

グローバルデータ線ＧＤＬのうち、書き込みデータ線ＷＤＬについては図１６又は図１７に示したように同等の機能を有するリドライバを全ての書き込みデータ線ＷＤＬに等しく挿入することにより目的とする配線遅延の影響の軽減が可能であるが、読み出しデータ線ＲＤＬに関しては、選択されたＤＱＢブロック内にある読み出しドライバと非選択のＤＱＢブロック内にある読み出しドライバとの回路動作状態の違いにより、単純にリドライバを読み出しデータ線上に均等に設置しても目的とする遅延軽減の効果は得られない。

＜第４の実施形態＞
図１８は読み出しデータ線ＲＤＬについて遅延軽減の効果が得られる実施形態を示す回路構成図である。この実施形態のメモリアレイの基本構造は図４の実施形態と同じであり、対応する部分には同一の参照符号を付してその説明を省略してある。図１８の実施形態では、読み出しデータ線ＲＤＬに関連して設けられるリドライバとして例えば図５のＤＱＢブロック１３Ｂ内に設けられる読み出しドライバ１３Ｂ１５を利用しており、読み出しデータ線ＲＤＬを各ＤＱＢブロック内の読み出しドライバで分割することによりそのＲＣ遅延を軽減している。尚、このＤＱＢブロック１３Ｂ内には図５に示したように多くの回路が設けられているが、この読み出しドライバ１３Ｂ１５に関する部分以外の構成、制御信号などはこの実施形態の目的の動作に無関係であり、図１８では省略して示してある。

図１８において、Ｉ／Ｏブロック１１には複数のサブマクロ１２、１３、・・・１７が順次縦続接続されて設けられる。同様に、Ｉ／Ｏブロック２１にも複数のサブマクロ２２、２３、・・・２７が順次積み重ねられている。サブマクロ１２−２２、１３−２３、・・・１７−２７間にはそれぞれサブマクロ制御回路１４、１５、・・・１６が形成される。サブマクロ１２・・・１７、２２・・・２７にはそれぞれＤＱＢブロック１２Ｂ・・・１７Ｂ、２２Ｂ・・・２７Ｂが備えられている。

ここで、ＤＱＢブロック２２Ｂ、２３Ｂ、２７Ｂの内部構成を図１８内の右側にそれぞれ示す。これらのＤＱＢブロックは夫々図５に詳細に説明したＤＱＢブロック１３Ｂと基本的に同じ構成となっている。

図１８において、ＤＱＢブロック２２Ｂは、図示しない書き込みデータ線に接続されたラッチ回路２２Ｂ１１と、このラッチ回路２２Ｂ１１にラッチされたデータが供給される一方側のドライバ２２Ｂ１２および他方側のドライバ２２Ｂ１３と、これらのドライバ２２Ｂ１２、２２Ｂ１３の出力データが供給される一方側相補ローカルデータ線ＵＤＱｔ／ｃおよび他方側相補ローカルデータ線ＬＤＱｔ／ｃと、これらの相補ローカルデータ線ＵＤＱｔ／ｃ、ＬＤＱｔ／ｃが共通に接続されるリードアンプ回路２２Ｂ１４と、このリードアンプ回路２２Ｂ１４の出力および一方側のＲＤドライバ２３Ｂ１５の出力が供給されるＲＤドライバ２２Ｂ１５とを有する。

このＲＤドライバ２２Ｂ１５は、２個のＮＡＮＤゲート２２Ｂ１５ａ、２２Ｂ１５ｂと１個のインバータ２２Ｂ１５ｃとより構成される。ＮＡＮＤゲート２２Ｂ１５ａの一方の入力はリードアンプ２２Ｂ１４の出力であり、他方はＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞である。この活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞は図５のドライバ１５１６から供給される。このＮＡＮＤゲート２２Ｂ１５ａの出力は、一方の側のサブマクロ２３のＲＤドライバ２３Ｂ１５からの出力とともにＮＡＮＤゲート２２Ｂ１５ｂに供給され、このＮＡＮＤゲート２２Ｂ１５ｂの出力はインバータ２２Ｂ１５ｃにより反転されてからＲＤＬ＜ｙ＞へ出力される。

ＤＱＢブロック２２Ｂが非選択の場合、ＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞はＬレベルとなるため、ＮＡＮＤゲート２２Ｂ１５ａの出力はリードアンプ回路２２Ｂ１４の出力に拘わらずＨレベルとなる。このため、ＮＡＮＤゲート２２Ｂ１５ｂはＲＤＬ＜ｘ＞上に送出された一方の側のサブマクロ２３ＢのＤＱＢブロックからの出力を受け付け、インバータ２２Ｂ１５ｃで反転してＲＤＬ＜ｙ＞へ送出する。即ち、ＲＤドライバ２２Ｂ１５はＲＤＬ＜ｘ＞上の読み出しデータをリドライブしてＲＤＬ＜ｙ＞へ送出する。一方、ＤＱＢブロック２２Ｂが選択される場合、ＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞はＨレベルとなるため、ＮＡＮＤゲート２２Ｂ１５ａはリードアンプ回路２２Ｂ１４の出力を受け付け、ＮＡＮＤゲート２２Ｂ１５ｂへ伝える。後述する理由で、このとき、ＮＡＮＤゲート２２Ｂ１５ｂに入力するＤＱＢブロック２３Ｂからの出力はＨレベルであるため、ＮＡＮＤゲート２２Ｂ１５ｂに伝えられたリードアンプ回路２２Ｂ１４の出力はインバータ２２Ｂ１５ｃからＲＤＬ＜ｙ＞へ送出される。即ち、ＲＤドライバ２２Ｂ１５は対応するメモリブロックからの読み出しデータをＲＤＬ＜ｙ＞へ駆動する。

他のＤＱＢブロック２３Ｂ、２７Ｂも同様に構成されており、対応する参照符号を付して詳細な説明は省略する。

図１８において、ＤＱＢブロック＜ｘ＞２３Ｂが選択されているものとする。このとき、Ｉ／Ｏブロック２１から最も遠いＤＱＢブロック＜０＞２７Ｂは非選択である。上述の通り、非選択であるＤＱＢブロックのＲＤドライバはそれより前段のサブマクロのＲＤドライバの出力をリドライブするが、最端部のサブマクロ２７ではそれより外部のサブマクロが存在しないために、ＤＱＢブロック２７Ｂ内のＲＤドライバ２７Ｂ１５ではＮＡＮＤゲート２７Ｂ１５ｂの一方の入力には電源電圧ＶＤＤが供給されるように構成されている。この電源電圧ＶＤＤによるＨレベルがＲＤＬ＜０＞へ出力され、非選択のＤＱＢブロック＜１〜ｘ−１＞で順次リドライブされ、ＲＤＬ＜０〜ｘ−１＞を介してＤＱＢブロック＜ｘ＞２３Ｂへ伝達される。

リドライブされたＶＤＤによるＨレベルがＲＤＬ＜ｘ−１＞を介して、選択されたＤＱＢブロック＜ｘ＞２３ＢのＮＡＮＤゲート２３Ｂ１５ｂに供給される。このとき、ＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｘ＞が活性化されてＨレベルであるから、ＮＡＮＤゲート２３Ｂ１５ａが開き、リードアンプ回路２３Ｂ１４から出力されたローカルデータ線ＵＤＱｔ／ｃまたはＬＤＱｔ／ｃ上の読み出しデータがＮＡＮＤゲート２３Ｂ１５ｂに供給される。同様に、このＮＡＮＤゲート２３Ｂ１５ｂのゲートが開いているので、読み出しデータはインバータ２３Ｂ１５ｃからＲＤＬ＜ｘ＞へ送出される。

更に後段側のＤＱＢブロック＜ｙ＞２２Ｂは非選択であるから、ＲＤＬ＜ｘ＞上の読み出しデータはこのＤＱＢブロック＜ｙ＞２２ＢのＲＤドライバ２２Ｂ１５でリドライブされてＲＤＬ＜ｙ＞へ送出され、Ｉ／Ｏブロック２１に伝送される。

このように、各ＤＱＢブロック内のＲＤドライバの機能を活性化信号ＲＤＤＲＶＡＣＴの状態により選択することで、すなわち対応するサブマクロの読み出しデータ駆動回路として動作するか前段のＤＱＢブロックの読み出しデータのリドライブ回路として動作するかを活性化信号ＲＤＤＲＶＡＣＴの状態によって切り分けることで、その構成を複雑化することなくＲＤドライバ回路に読み出しデータ線のリドライバ機能を併せ持たせることが可能となる。

尚、この実施形態は図１に示す各々のメモリブロックに対してＤＱＢブロックを設ける参考例の場合、さらに図１５に示すサブマクロ制御回路の片側にのみサブマクロが配置される実施形態にも適用できることは勿論である。

＜第５の実施形態＞
ｅＤＲＡＭが大容量化し、データ線方向長が増大すると、グローバルデータ信号ＲＤ／ＷＤが入力、出力される回路であるインターフェース部および各データ制御部はより広範囲に配置されるようになる。これにより、これらの回路が同期するｅＤＲＡＭ内部同期クロックＣＬＫのデータ線方向へのスキュー(skew)、あるいはデータ線方向の電源電圧降下による各制御回路の論理遅延スキューが増大する。この結果、データ線のＲＣ遅延増大の他に、このスキュー増大により、データ線の制御に関わる種々の制御信号間にスキューが生じグローバル線を介した読み出し／書き込み動作の高速化が妨げられることになる。

この第５の実施形態はインターフェース部および各データ制御部における制御信号間のスキューの軽減を可能とする構成を有するものである。この実施形態では、このｅＤＲＡＭの内部基本同期クロックＣＬＫの供給路を階層化（ツリー化）して、データ線方向のクロックスキューを軽減するものである。また、ｅＤＲＡＭ内部同期クロックを３系統とし、各制御信号ドライバに直接ツリー化したクロックを入力することで、ツリー化したクロックから各制御信号までの論理段数を最小化し、各制御回路内の論理遅延によるスキューもまた軽減するものである。ここで、３系統のｅＤＲＡＭ内部同期クロックとは、サブマクロ各制御回路の左側のＩ／Ｏブロック、ＤＱＢブロックおよびメモリブロックに対応する制御信号ドライバ、右側のＩ／Ｏブロック、ＤＱＢブロックおよびメモリブロックに対応する制御信号ドライバ、および中央部制御回路部であるメモリブロック制御回路、ＤＱＢＣＳＬ制御回路およびデータ入出力制御回路に対応するものである。

以下、図１９乃至図２２を参照してこの実施形態を詳細に説明する。図１９に示した全体の構成は図４と同様であり、２つのＩ／Ｏブロック１１、２１の上に夫々順次サブマクロ５１、５２、５３、５４および６１、６２、６３、６４が縦続接続された構成となっている。Ｉ／Ｏブロック１１、２１の間にはＩ／Ｏブロック制御回路３０が形成され、その一方側には順次サブマクロ制御回路７１、７２、７３、７４が形成される。

Ｉ／Ｏブロック制御回路３１には、外部クロック入力ＣＬＫＩＮが供給されるクロックドライバ３１ａと、このクロックドライバ３１ａの出力を３系統のクロックに分割する３個のクロックリドライバ３１ｂ−１、３ｂ−２、３１ｂ−３と、データ入出力制御回路ＤＩＤＯと、データ入出力ラッチドライバＤＩＯＬＴＣとが形成される。

クロックリドライバ３１ｂ−１〜３１ｂ−３の出力は、サブマクロ制御回路７１−７４の中間であるサブマクロ制御回路７２と７３の境界領域に形成されたクロックリドライバ８１、８２、８３に接続される。クロックリドライバ８１の出力は、左側のサブマクロ５１〜５４に対して夫々形成されたクロックリドライバ７１−１、７２−１、７３−１、７４−１に供給される。これらのクロックリドライバ７１−１〜７４−１の出力は、他方側メモリブロック５１Ａ〜５４Ａに対応して設けられた他方側ＣＳＬドライバ７１−２〜７４−２、一方側メモリブロック５１Ｃ〜５４Ｃに対応して設けられた一方側ＣＳＬドライバ７１−３〜７４−３、ＤＱＢブロック５１Ｂ〜５４Ｂに対応して形成された複数のドライバに供給されるとともにＩ／Ｏブロック１１に対応して設けられたデータ入出力ラッチドライバＤＩＯＬＴＣ−１に供給される。これらのドライバは図５に示されたドライバに各々対応して形成されたものである。

クロックリドライバ８３の出力は、右側のサブマクロ６１〜６４に対して同様に形成されたクロックリドライバ７１−５から７４−５に供給され、さらにそれらの出力はサブマクロ６１から６４に形成された他方側メモリブロック６１Ａ〜６４Ａに対応して設けられた他方側ＣＳＬドライバ６１−２〜６４−２、一方側メモリブロック６１Ｃ〜６４Ｃに対応して設けられた一方側ＣＳＬドライ６１−３〜６４−３、ＤＱＢブロック６１Ｂ〜６４Ｂに形成された複数のドライバに供給されるとともに、Ｉ／Ｏブロック２１に対応して設けられたデータ入出力ラッチドライバＤＩＯＬＴＣ−２に供給される。

クロックリドライバ８２の出力は、サブマクロ制御回路７１〜７４に対して夫々形成されたクロックリドライバ７１−６、７２−６、７３−６、７４−６に供給される。クロックリドライバ７４−６の出力は、サブマクロ制御回路７４内で一方側メモリブロック制御回路７４−７、他方側メモリブロック制御回路７４−９、ＤＱＢＣＳＬ制御回路７４−８に夫々供給される。他のサブマクロ制御回路７１〜７３に付いても同様に形成される。

図１９において、クロックドライバ３１ａが受け付けた外部クロック入力ＣＬＫＩＮは、Ｉ／Ｏブロック制御回路３０内に配置されたクロックリドライバ３１ｂ−１〜３１ｂ−３を介して左側クロック線ＬＣＬＫＤＲＶ（ｃ）、制御回路クロック線ＣＬＫＣＴＬ（ｃ）、右側クロック線ＲＣＬＫＤＲＶ（ｃ）に送出され、ｅＤＲＡＭデータ線方向中央部に配置されたクロックリドライバ８１〜８３に供給される。更にこれらのクロックリドライバ８１〜８３の出力クロックは左側クロックドライブ線ＬＣＬＫＤＲＶ（ｂ）、制御回路クロック線ＣＬＫＣＴＬ（ｂ）、右側クロックドライブ線ＲＣＬＫＤＲＶ（ｂ）を介してクロックリドライバ７１−１〜７４−１、７１−６〜７４−６および７１−５〜７４−５に分配される。これらのリドライバ７１−１〜７４−１、７１−６〜７４−６および７１−５〜７４−５の出力は最後に左側クロックドライブ線ＬＣＬＫＤＲＶ（ａ）、制御回路クロック線ＣＬＫＣＴＬ（ａ）および右側クロックドライブ線ＲＣＬＫＤＲＶ（ａ）に供給される。

ここで、３本の左側クロックドライブ線ＬＣＬＫＤＲＶ（ａ）、ＬＣＬＫＤＲＶ（ｂ）、ＬＣＬＫＤＲＶ（ｃ）が各制御回路左側のＩ／Ｏブロック１１およびサブマクロ５１〜５４に対応する制御信号ドライバに対するクロックツリーを構成し、３本の右側クロックドライブ線ＲＣＬＫＤＲＶ（ａ）、ＲＣＬＫＤＲＶ（ｂ）、ＲＣＬＫＤＲＶ（ｃ）が各制御回路右側のＩ／Ｏブロック２１およびサブマクロ６１〜６４に対応する制御信号ドライバに対するクロックツリーを構成し、３本のクロックドライブ線ＣＬＫＣＴＬ（ａ）、ＣＬＫＣＴＬ（ｂ）、ＣＬＫＣＴＬ（ｃ）が中央部各制御回路に対応するクロックツリーを構成している。

これらのクロックツリーはいずれもサブマクロ制御回路７１〜７４およびＩ／Ｏブロック制御回路３１間におけるクロック信号のスキュー軽減効果強化の回路構成となっている。

図２０は、図１９に示した各サブマクロ制御回路７１〜７４内部のＤＱＢＣＳＬ制御回路及びそれに関連する部分の詳細な構成の一例を示すブロック図である。この構成は図５に示された構成と同様であるから、図５と同一または同様の参照符号を付して示されている。しかしながら、図２０の回路では図５の回路とはクロック信号の供給経路が異なっている。例えばサブマクロ制御回路７４を例に取って説明すると、クロックドライブ線ＬＣＬＫＤＲＶ（ａ）、ＬＣＬＫＤＲＶ（ｂ）、ＣＬＫＣＴＬ（ａ）、ＣＬＫＣＴＬ（ｂ）、ＲＣＬＫＤＲＶ（ａ）、ＲＣＬＫＤＲＶ（ｂ）の接続が図１９に説明したようにクロックツリー構成となっており、また、サブマクロ制御回路７４の左右に設けられた各々のドライバに直接クロックドライブ線ＬＣＬＫＤＲＶ（ａ），ＲＣＬＫＤＲＶ（ａ）が入力されていることである。

サブマクロ制御回路７４内には、ＤＱＢＣＳＬ制御回路７４１７、ＣＳＬドライバ７４１８、７４１９、活性化ドライバ７４１２、７４１３、アンプ活性化ドライバ７４１４、７４１６、読み出しドライバ活性化ドライバ７４１５などが配置されている。ＤＱＢＣＳＬ制御回路７４１７はｅＤＲＡＭ内部の基本クロックＣＬＫがツリー化されたクロックドライブ線ＣＬＫＣＴＬ（ａ）を介して供給されており、このツリー化されたクロックドライブ線ＣＬＫＣＴＬ（ａ）からのクロックに同期して動作する。

更に具体的に説明する。ＤＱＢＣＳＬ制御回路７４１７はデータ読み出し時に読み出しコマンドＲＤを受け、ｅＤＲＡＭ内部基本クロックＣＬＫがツリー化されたクロックドライブ線ＣＬＫＣＴＬ（ａ）上のクロックに同期してイネーブル信号ＲＤＤＲＶＡＣＴＥＮＢを活性化し、ドライバ７４１５にドライバ活性化信号ＲＤＤＲＶＡＣＴを生成させる。これと同時に、メモリブロック選択信号により一方側メモリブロック５４Ｃおよび６４Ｃが選択されているときは、イネーブル信号ＵＲＡＭＰＡＣＴＥＮＢが活性化され、ドライバ７４１４から活性化信号ＵＲＡＭＰＡＣＴが生成される。一方、他方側メモリブロック５４Ａおよび６４Ａがメモリブロック選択信号により選択されたときは、イネーブル信号ＬＲＡＭＰＡＣＴＥＮＢが活性化されてドライバ７４１６からアンプ活性化信号ＬＲＡＭＰＡＣＴが生成される。

一方、ＤＱＢＣＳＬ制御回路７４１７は、データ書き込み時には書き込みコマンドＷＴを受けて、ｅＤＲＡＭ内部基本クロックＣＬＫに同期してイネーブル信号ＷＤＬＴＣＥＮＢを活性化し、ドライ７４１１から書き込みラッチ信号ＷＤＬＴＣが発生される。これと同時に、メモリブロック選択信号により一方側メモリブロック５４Ｃおよび６４Ｃが選択されているときは、イネーブル信号ＵＤＱＤＲＶＡＣＴＥＮＢが活性化され、ドライバ７４１２から活性化信号ＵＤＱＤＲＶＡＣＴが生成される。一方、他方側メモリブロック５４Ａおよび６４Ａがメモリブロック選択信号により選択されたときは、イネーブル信号ＬＤＱＤＲＶＡＣＴＥＮＢが活性化されてドライバ７４１３から活性化信号ＬＤＱＤＲＶＡＣＴが生成される。

更に、ＤＱＢＣＳＬ制御回路７４１７は、書き込み時および読み出し時のいずれの場合も、読み出しコマンドＲＤ或いは書き込みコマンドＷＴを受けて、メモリブロック選択信号により一方側のメモリブロック５４Ｃおよび６４Ｃが活性化されている場合にはドライバ活性化信号ＵＣＳＬＡＣＴを活性化してドライバ７４１８を活性化し、メモリブロック選択信号により他方側のメモリブロック５４Ａおよび６４Ａが活性化されている場合にはドライバ活性化信号ＬＣＳＬＡＣＴを生成してドライバ７４１９を活性化させる。

図２１は図２０に示したクロック制御線ＣＬＫＣＴＬ（ａ），左側クロックドライブ線ＬＣＬＫＤＲＶ（ａ），右側クロックドライブ線ＲＣＬＫＤＲＶ（ａ）からの信号を受け取るＩ／Ｏブロック制御回路３１およびそれに関連する部分の詳細な内部構成の一例を示すブロック図である。この回路構成は図５に示した回路３１と同様の構成を持つものであるが、その左右のＩ／Ｏブロックの制御に関連する部分を抜粋したものであり、図５と同一または同様の参照符号を付して示されている。図において、クロック制御線ＣＬＫＣＴＬ（ａ）に接続されたデータ入出力制御回路ＤＩＤＯと、この制御回路ＤＩＤＯの出力信号および左側クロックドライブ線ＬＣＬＫＤＲＶ（ａ），右側クロックドライブ線ＲＣＬＫＤＲＶ（ａ）からのクロックにより制御される２つのドライバＤＩＯＬＴＣとを含む。しかしながら、図２１の回路３１では図５の回路３１とはクロック信号の供給経路が異なっており、例えばデータ入出力制御回路ＤＩＤＯには図１９に示されるツリー化されたクロック配線ＣＬＫＣＴＬ（ａ）が、また、左右のドライバＤＩＯＬＴＣには夫々図１９に示したツリー化されたクロック配線ＬＣＬＫＤＲＶ（ａ）、ＲＣＬＫＤＲＶ（ａ）が入力されている。

また、図２２は図２０および図２１における回路動作の一例として、Ｉ／Ｏブロック２１（および１１）からＤＱＢブロック６４Ｂおよび５４Ｂの一方側メモリブロック６４Ｃおよび５４Ｃに対するデータ書き込み動作を示す。

この実施形態のように各制御信号ドライバに直接基本クロックが入力されるような場合、ＤＱＢ制御信号ドライバに対するイネーブル信号は、バーストサイクル数だけ生成される基本同期クロックとの同相信号ではなく、バースト長の期間活性化される信号となる。各制御信号ドライバはその活性化期間の間に基本クロックのＨレベルより各種ＤＱＢ制御化信号を生成する。

また、ＵＣＳＬ活性化信号ＵＣＳＬＡＣＴも基本同期クロックとの同相信号ではなく、各信号ＵＣＳＬＡＣＴの対応するアドレスのＣＳＬゲートに書き込み動作が行われるサイクルの間は活性化され続け、各ＵＣＳＬドライバはその活性化期間のクロックのＨレベルより各ＣＳＬ信号を生成するものである。

Ｉ／Ｏブロック制御回路においても書き込みデータラッチ活性化信号ＤＩＬＴＣＡＣＴおよび出力データラッチ活性化信号ＤＯＬＴＣＡＣＴは基本同期クロックとの同相信号ではなく、バースト長に必要な期間活性化される信号であり、ドライバＤＩＯＬＴＣ−１，ＤＩＯＬＴＣ−２はこの活性化期間に基本クロックのＨレベルより書き込みデータラッチ信号ＩＯＤＩＬＴＣおよび出力データラッチ信号ＩＯＤＯＬＴＣを生成する。

図２３は図１９において夫々の系統のクロックリドライバ３１ｂ−１〜３１ｂ−３の出力をリドライバ８１〜８３の入力側で接続線８４により共通に接続した例を示す。さらに、各サブマクロ制御回路７１〜７４において、クロックリドライバ８１〜８３の出力側に夫々接続されたリドライバ７１−１〜７４−１、７１−５〜７４−５、および７１−６〜７４−６の出力側のノードを夫々接続線７１Ａ〜７４Ａにより共通に接続した構成とする。

これにより各リドライバ８１〜８３の出力側に接続されたクロック供給線、およびリドライバ７１−１〜７４−１、７１−５〜７４−５、および７１−６〜７４−６の出力側に接続された３系統の階層構造のクロック供給線で構成されるクロックツリーの間に発生するスキューを更に軽減できる。図２３において他の部分は図１９の回路構成と同じであるのでこれ以上の説明は省略する。

これらの図１８乃至図２０に示した実施形態は図１乃至図３の参考例および図１５に示すサブマクロ制御回路の片側にのみサブマクロが配置される実施形態の回路形態にも適用できることは勿論である。

図２４は図１８に示したリドライバを用いて読み出しデータ線ＲＤＬについて遅延軽減を図る実施形態を図１の参考例に適用した他の実施形態の構成を示すブロック図であり、図１および図１８に示した部分と対応する部分は夫々同一、又は類似の参照符号を付してその詳細な説明は省略する。図２４において、インターフェース回路であるＩ／Ｏブロック１−１には、複数のサブマクロ２−１、３−１、４−１、…Ｎ−１が図１と同様に書き込み用グローバルデータ線を介して共通に接続されるが、ここではグローバルデータ線の内、各ＤＱブロック内のＲＤドライバで分割された読み出しデータ線ＲＤＬのみ示されている。サブマクロ２−１はＤＱＢブロック＜ｙ＋１＞とこのＤＱＢブロックに相補ローカルデータ線ＤＱｔ／ｃを介して接続されたメモリブロック２−１Ｃが接続される。他のサブマクロ３−１、４−１、・・・Ｎ−１も同様に接続される。

各サブマクロ２−２、・・・Ｎ−１内のＤＱＢブロック＜ｙ＞，・・・＜０＞は夫々図２４中で矢印で示された内部構成を有する。また、サブマクロ２−１内のＤＱＢブロック＜ｙ＋１＞も他のＤＱＢブロックと同様の構成を有する。例えばＤＱＢブロック＜ｙ＞は図示しない書き込みデータ線に接続された書き込みラッチ回路２２Ｂ１１と、このラッチ回路２２Ｂ１１にラッチされたデータが供給されるＤＱドライバ２２Ｂ１２と、このＤＱドライバ２２Ｂ１２の出力が供給される相補ローカルデータ線ＤＱｔ／ｃと、この相補ローカルデータ線ＤＱｔ／ｃが接続されるリードアンプ回路２２Ｂ１４と、このリードアンプ回路２２Ｂ１４の出力および前段のサブマクロ４−１のＲＤドライバ２３Ｂ１５からの出力が読み出しデータ線ＲＤＬ＜ｘ＞を介して供給されるＲＤドライバ２２Ｂ１５とを有する。

このＲＤドライバ２２Ｂ１５は、ＮＡＮＤゲート２２Ｂ１５ａ、２２Ｂ１５ｂと、インバータ２２Ｂ１５ｃとより構成される。ＮＡＮＤゲート２２Ｂ１５ａの一方の入力はリードアンプ２２Ｂ１４の出力であり、他方はＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞である。この活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞は図１８の実施形態と同様に図５のドライバ１５１６から供給される。このＮＡＮＤゲート２２Ｂ１５ａの出力は、サブマクロ４−１のＲＤドライバ２３Ｂ１５からの出力とともにＮＡＮＤゲート２２Ｂ１５ｂに供給され、このＮＡＮＤゲート２２Ｂ１５ｂの出力はインバータ２２Ｂ１５ｃにより反転されてからＲＤＬ＜ｙ＞上に送出される。

ＤＱＢブロック＜ｙ＞が非選択の場合、ＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞はＬレベルとなるため、ＮＡＮＤゲート２２Ｂ１５ａの出力はリードアンプ回路２２Ｂ１４の出力に拘わらずＨレベルとなる。このため、ＮＡＮＤゲート２２Ｂ１５ｂは、ＲＤＬ＜ｘ＞に送出されたサブマクロ４−１のＤＱＢブロック＜ｘ＞からの読み出しデータを受け付け、インバータ２２Ｂ１５ｃからＲＤＬ＜ｙ＞へ送出される。一方、ＤＱＢブロック＜ｙ＞が選択される場合、ＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｙ＞はＨレベルとなるため、ＮＡＮＤゲート２２Ｂ１５ａはリードアンプ回路２２Ｂ１４の出力を受け付け、ＮＡＮＤゲート２２Ｂ１５ｂへ伝え、インバータ２２Ｂ１５ｃからＲＤＬ＜ｙ＞へＤＱＢブロック＜ｙ＞の出力が送出される。

他のＤＱＢブロック＜０＞〜＜ｙ＋１＞も図１８と同様に構成されており、詳細な説明は省略する。

ＤＱＢブロック＜ｘ＞２３Ｂが選択されているときは、Ｉ／Ｏブロック１−１から最も遠いＤＱＢブロック＜０＞は非選択である。上述の通り、非選択であるＤＱＢブロックのＲＤドライバはそれより前段のサブマクロのＲＤドライバの出力をリドライブするが、最端部のサブマクロＮ−１ではそれより外部のサブマクロが存在しないために、ＤＱＢブロック＜０＞内のＲＤドライバ２７Ｂ１５ではＮＡＮＤゲート２７Ｂ１５ｂの一方の入力には電源電圧ＶＤＤが供給されるように構成されている。この電源電圧ＶＤＤによるＨレベルがＲＤＬ＜０＞へ送出され、非選択のＤＱＢブロックで順次リドライブされ、ＤＱＢブロック＜ｘ＞へ伝達される。

リドライブされた電圧ＶＤＤによるＨレベルがＲＤＬ＜ｘ−１＞を介して、選択されたＤＱＢブロック＜ｘ＞のＮＡＮＤゲート２３Ｂ１５ｂに供給される。このとき、ＲＤドライバ活性化信号ＲＤＤＲＶＡＣＴ＜ｘ＞が活性化されてＨレベルであるから、ＮＡＮＤゲート２３Ｂ１５ａが開き、リードアンプ回路２３Ｂ１４から出力されたローカルデータ線ＤＱｔ／ｃ上の読み出しデータが出力され、ＮＡＮＤゲート２３Ｂ１５ｂに供給される。このＮＡＮＤゲート２３Ｂ１５ｂのゲートが開いているので、読み出しデータはインバータ２３Ｂ１５ｃからＲＤＬ＜ｘ＞へ送出される。

更に後段側のＤＱＢブロック＜ｙ＞は非選択であるから、ＲＤＬ＜ｘ＞上の読み出しデータはこのＤＱＢブロック＜ｙ＞のＲＤドライバでリドライブされ、ＲＤＬ＜ｙ＞へ送出され、Ｉ／Ｏブロック１−１に伝送される。

このように、各ＤＱＢブロック内のＲＤドライバの機能を活性化信号ＲＤＤＲＶＡＣＴの状態により選択することで、即ち、対応するサブマクロの読み出しデータ駆動回路として動作するか、前段のＤＱＢブロックの読み出しデータのリドライブ回路として動作するかを活性化信号ＲＤＤＲＶＡＣＴの状態によって切り分けることで、その構成を複雑化することなくＲＤドライバ回路に読み出しデータ線のリドライバ機能を併せ持たせることが可能となる。

図２４ではＩ／Ｏブロック制御回路１−３を挟んでＩ／Ｏブロック１−１と反対側にもＩ／Ｏブロック１−２が設けられ、このＩ／Ｏブロック１−２にも複数のサブマクロ２−２、３−２、４−２、・・・Ｎ−２が同様にグローバルデータ線を介して接続されている。これらのサブマクロからＩ／Ｏブロック１−２にデータを読み出す際にも同様にＲＤドライバをリドライバとして用いることができる。

図２５は図１９に示した実施形態のクロックＣＬＫのｅＤＲＡＭへの供給路を階層化してクロックスキューを軽減する方法を図１の参考例の構成に適用した実施形態の構成を示すブロック図である。

図２５の実施形態では、図１９に示した実施形態と同様に、ｅＤＲＡＭの内部基本同期クロックＣＬＫの供給路を階層化（ツリー化）して、データ線方向のクロックスキューを軽減するものである。また、ｅＤＲＡＭ内部同期クロックを３系統とし、各制御信号ドライバに直接ツリー化したクロックを入力することで、ツリー化したクロックから各制御信号までの論理段数を最小化し、各制御回路内の論理遅延によるスキューもまた軽減するものである。ここで、３系統のｅＤＲＡＭ内部同期クロックとは、サブマクロ各制御回路の左側のＩ／Ｏブロック、ＤＱＢブロック及びメモリブロックに対応する制御信号ドライバ、右側のＩ／Ｏブロック、ＤＱＢブロックおよびメモリブロックに対応する制御信号ドライバ、および中央部制御回路部であるメモリブロック制御回路、ＤＱＢＣＳＬ制御回路およびデータ入出力制御回路に対応するものである。

図２５において、２つのＩ／Ｏブロック１−１、１−２の上に夫々順次サブマクロ２−１、３−１、４−１、５−１および２−２、３−２、４−２、５−２が縦続接続された構成となっている。Ｉ／Ｏブロック１−１、１−２の間にはＩ／Ｏブロック制御回路１−３が形成され、その一方側には順次サブマクロ制御回路２−３、３−３、４−３、５−３が形成される。

Ｉ／Ｏブロック制御回路１−３には、外部クロック入力ＣＬＫＩＮが供給されるクロックリドライバ３１ａと、このクロックドライバ３１ａの出力を３系統のクロックに分割する３個のクロックリドライバ３１ｂ−１、３ｂ−２、３１ｂ−３と、データ入出力制御回路ＤＩＤＯと、データ入出力ラッチドライバＤＩＯＬＴＣとが形成される。

クロックリドライバ３１ｂ−１〜３１ｂ−３の出力は、サブマクロ制御回路２−３〜５−３の中間であるサブマクロ制御回路３−３と４−３の境界領域に形成されたクロックリドライバ８１、８２、８３に接続される。クロックリドライバ８１の出力は、左側のサブマクロ２−２〜５−２に対して夫々形成されたクロックリドライバ２−３１、３−３１、４−３１、５−３１に供給される。これらのクロックリドライバ２−３１〜５−３１の出力は、メモリブロック２−２Ｃ〜５−２Ｃに対応して設けられたＣＳＬドライバ２−３３〜５−３３と、ＤＱＢブロック２−２Ｂ〜５−２Ｂに対応して形成された複数のドライバに供給されるとともにＩ／Ｏブロック１−２に対応して設けられたデータ入出力ラッチドライバＤＩＯＬＴＣ−２に供給される。これらのドライバは図５に示されたドライバに各々対応して形成されるものである。

クロックリドライバ８３の出力は、右側のサブマクロ２−１〜５−１に対して同様に形成されたクロックリドライバ２−３６〜５−３６に供給され、さらにそれらの出力はサブマクロ２−１〜５−１に形成されたメモリブロック２−１Ｃ〜５−１Ｃに対応して設けられたＣＳＬドライバ２−３７〜５−３７と、ＤＱＢブロック２−１Ｂ〜５−１Ｂに形成された複数のドライバに供給されるとともに、Ｉ／Ｏブロック１−１に対応して設けられたデータ入出力ラッチドライバＤＩＯＬＴＣ−１に供給される。

クロックリドライバ８２の出力は、サブマクロ制御回路２−３〜５−３に対して夫々形成されたクロックリドライバ２−３５〜５−３５に供給される。クロックリドライバ５−３５の出力は、サブマクロ制御回路５−３内でメモリブロック制御回路５−３８、ＤＱＢＣＳＬ制御回路５−３９に夫々供給される。他のサブマクロ制御回路４−３〜２−３に付いても同様に形成される。

図２５において、クロックドライバ３１ａが受け付けた外部クロック入力ＣＬＫＩＮは、Ｉ／Ｏブロック制御回路１−３内に配置されたクロックリドライバ３１ｂ−１〜３１ｂ−３を介して左側クロック線ＬＣＬＫＤＲＶ（ｃ）、制御回路クロック線ＣＬＫＣＴＬ（ｃ）、右側クロック線ＲＣＬＫＤＲＶ（ｃ）に送出され、ｅＤＲＡＭデータ線方向長中央部に配置されたクロックリドライバ８１，８２、８３に夫々供給される。更にこれらのクロックリドライバ８１、８２、８３の出力クロックは左側クロックドライブ線ＬＣＬＫＤＲＶ（ｂ）、制御回路クロック線ＣＬＫＣＴＬ（ｂ）、右側クロックドライブ線ＲＣＬＫＤＲＶ（ｂ）を介してクロックリドライバ２−３１〜５−３１、２−３５〜５−３５および２−３６〜５−３６に分配される。これらのリドライバ２−３１〜５−３１、２−３５〜５−３５および２−３６〜５−３６の出力は夫々最後に左側クロックドライブ線ＬＣＬＫＤＲＶ（ａ）、制御回路クロック線ＣＬＫＣＴＬ（ａ）および右側クロックドライブ線ＲＣＬＫＤＲＶ（ａ）に供給される。

ここで、３本の左側クロックドライブ線ＬＣＬＫＤＲＶ（ａ）、ＬＣＬＫＤＲＶ（ｂ）、ＬＣＬＫＤＲＶ（ｃ）が各制御回路左側のＩ／Ｏブロック１−２およびサブマクロ２−２〜５−２に対応する制御信号ドライバに対するクロックツリーを構成し、３本の右側クロックドライブ線ＲＣＬＫＤＲＶ（ａ）、ＲＣＬＫＤＲＶ（ｂ）、ＲＣＬＫＤＲＶ（ｃ）が各制御回路右側のＩ／Ｏブロック１−１およびサブマクロ２−１〜５−１に対応する制御信号ドライバに対するクロックツリーを構成し、３本のクロックドライブ線ＣＬＫＣＴＬ（ａ）、ＣＬＫＣＴＬ（ｂ）、ＣＬＫＣＴＬ（ｃ）が中央部各制御回路に対応するクロックツリーを構成している。

これらのクロックツリーはいずれもサブマクロ制御回路２−３〜５−３におけるクロック信号のスキュー軽減効果強化の回路構成となっている。

図２６は、図２５に示した各サブマクロ制御回路２−３〜５−３内部のＤＱＢＣＳＬ制御回路及びそれに関連する部分の詳細な構成の一例を示すブロック図である。この構成は各サブマクロにおいてＤＱＢブロックの一方の側のみメモリブロックが配置される点を除いて図２０に示された構成と同様であり、図２０と同一または同様の参照符号を付して示されている。

サブマクロ制御回路５−３内には、ＤＱＢＣＳＬ制御回路５−３９、ＣＳＬドライバ５−３３、５−３７、ＤＱドライバ活性化信号（ＤＱＤＲＶＡＣＴ）ドライバ（５−４１、５−４２、リードアンプ活性化信号（ＲＡＭＰＡＣＴ）ドライバ５−４３、５−４４、読み出しドライバ信号（ＲＤＤＲＶＡＣＴ）活性化ドライバ５−４５、５−４６、書き込みラッチ信号（ＷＤＬＴＣ）ドライバ５−４７、５−４８などが配置されている。ＤＱＢＣＳＬ制御回路５−３９にはｅＤＲＡＭ内部の基本クロックＣＬＫがツリー化されたクロックドライブ線ＣＬＫＣＴＬ（ａ）を介して供給されており、このツリー化されたクロックドライブ線ＣＬＫＣＴＬ（ａ）からのクロックに同期して動作する。

更に具体的に説明する。ＤＱＢＣＳＬ制御回路５−３９はデータ読み出し時に読み出しコマンドおよびそのサブマクロに割り付けられたメモリブロック選択信号を受け、ｅＤＲＡＭ内部基本クロックＣＬＫがツリー化されたクロックドライブ線ＣＬＫＣＴＬ（ａ）上のクロックに同期して読み出しドライバイネーブル信号ＲＤＤＲＶＡＣＴＥＮＢを活性化し、ドライバ５−４５、５−４６にドライバ活性化信号ＲＤＤＲＶＡＣＴを生成させる。これと同時に、イネーブル信号ＲＤＤＲＶＡＣＴＥＮＢが活性化され、ドライバ５−４４、５−４３からリードアンプ活性化信号ＲＡＭＰＡＣＴが生成される。

一方、ＤＱＢＣＳＬ制御回路５−３９は、データ書き込み時には書き込みコマンドおよびそのサブマクロに割り付けられたメモリブロック選択信号を受けて、ｅＤＲＡＭ内部基本クロックＣＬＫに同期して書き込みラッチイネーブル信号ＷＤＬＴＣＥＮＢを活性化し、書き込みラッチドライバ５−４７、５−４８から書き込みラッチ信号ＷＤＬＴＣが発生される。これと同時に、イネーブル信号ＤＱＤＲＶＡＣＴＥＮＢが活性化され、ドライバ５−４２および５−４１から活性化信号ＤＱＤＲＶＡＣＴが生成される。

更に、ＤＱＢＣＳＬ制御回路５−３９は、書き込み時および読み出し時のいずれの場合も、読み出しコマンド或いは書き込みコマンド、およびそのサブマクロに割り付けられたメモリブロック選択信号を受けて、ドライバ活性化信号ＣＳＬＡＣＴを活性化してドライバ５−３３、５−３７を選択的に活性化させる。

この発明の前提となる参考例の回路形態の全体の構成を示すブロック図。 図１の一部を拡大して示すブロック図。 図２の一部の回路の内部構成を詳細に示すブロック図。 この発明の一実施形態の構成を示すブロック図。 図４の一部を詳細に説明するブロック図。 図５のリードアンプ回路の構成の一例を示すブロック図。 図４の実施形態におけるバンクアドレスの設定例を示す図。 バンクアドレスの他の設定例を示す図。 バンクアドレスの更に他の設定例を示す図。 バンクアドレスの更に他の設定例を示す図。 図５に示したＤＱＢＣＳＬ制御回路の一構成例を示すブロック図。 図１１に示した制御回路のデータ読み出し時の動作を説明するタイミングチャート。 図１１に示した制御回路のデータ書き込み時の動作を説明するタイミングチャート。 上下のメモリブロックに対する図１１に示した制御回路のデータ読み出し、書き込み時の動作を説明するタイミングチャート。 図４の実施形態を変形した他の実施形態のブロック図。 この発明の他の実施形態のブロック図。 この発明の更に他の実施形態の構成を示すブロック図。 この発明の更に他の実施形態の構成を示すブロック図。 この発明の更に他の実施形態の構成を示すブロック図。 図１９の実施形態の一部を詳細に示すブロック図。 図２０に接続されるＩ／Ｏブロック制御回路の内部構成を示すブロック図。 図２０の回路の動作を説明するためのタイミングチャート。 この発明の更に他の実施形態の構成を示すブロック図。 図１８の実施形態を図１の参考例に適用した実施形態の構成を示すブロック図。 図１９の実施形態を図１の参考例に適用した実施形態の構成を示すブロック図。 図２５の回路の一部を詳細に示すブロック図。 従来のｅＤＲＡＭの全体の構成の一例を示すブロック図。

符号の説明

１０・・・外部回路、１、１１、２１・・・Ｉ／Ｏブロック、
２、３、４、５、１２、１３、２２、２３・・・サブマクロ、
１２Ａ、１３Ａ、２２Ａ、２３Ａ・・・一方側メモリブロック、
１２Ｃ、１３Ｃ、２２Ｃ、２３Ｃ・・・他方側メモリブロック、
１２Ｂ、１３Ｂ、２２Ｂ、２３Ｂ・・・ＤＱＢブロック、
１４、１５・・・サブマクロ制御回路、３０・・・Ｉ／Ｏブロック制御回路、
ＧＤＬ・・・グローバルデータライン、ＬＤＬ・・・ローカルデータライン、
ＲＤＡ、ＲＤＢ・・・リドライバ、
３１ｂ−１、３１ｂ−２、３１ｂ−３…クロックリドライバ、
１５１７…ＤＱＢＳＥＬ制御回路。

Claims (5)

1. 外部回路に接続されたインターフェース部と、
   前記インターフェース部にグローバルデータ線を介して接続された複数のサブマクロと、
   前記サブマクロに接続されたサブマクロ制御回路と、
   を具備し、
   前記複数のサブマクロの各々は、前記グローバルデータ線に接続されたデータ制御部と、前記データ制御部の一方の側に第１のローカルデータ線を介して接続された第１のメモリブロックと、前記データ制御部の他方の側に第２のローカルデータ線を介して接続された第２のメモリブロックとを含むことを特徴とする半導体記憶装置。
2. 前記グローバルデータ線は、読み出しデータ線および書き込みデータ線を含み、
   前記データ制御部は、前記第１、第２のメモリブロックで共用されて前記書き込みデータ線のデータをラッチする書き込みデータラッチ回路と、前記第１、第２のメモリブロックで共用されて前記第１、第２のローカルデータ線のデータを選択的に取り込むリードアンプ回路とを含み、前記第１、第２のメモリブロックの一方に対して書き込みを行うとともに同時にもう一方のメモリブロックから読み出しを行うことを特徴とする請求項１に記載の半導体記憶装置。
3. 外部回路に接続されたインターフェース部と、
   前記インターフェース部にグローバルデータ線を介して接続された複数のサブマクロと、
   前記サブマクロに接続されたサブマクロ制御回路と、
   を具備し、
   前記複数のサブマクロの各々は、前記グローバルデータ線に接続されたデータ制御部と、前記データ制御部にローカルデータ線を介して接続されたメモリブロックとを有し、前記グローバルデータ線は前記複数のサブマクロに対して所定の位置に接続された少なくとも１個のリドライバを有することを特徴とする半導体記憶装置。
4. 外部回路に接続されたＩ／ＯブロックおよびこのＩ／Ｏブロックにグローバルデータ線を介して接続された複数のサブマクロとを有し、
   前記複数のサブマクロの各々は、グローバルデータ線に接続されたデータ制御部と、このデータ制御部にローカルデータ線を介して接続されたメモリブロックとを含み、
   前記データ制御部は、前記ローカルデータ線のデータを取り込むリードアンプ回路と、前記リードアンプ回路の出力およびそのデータ制御部を含むサブマクロに対して前記Ｉ／Ｏブロックからみて遠い側で隣接する他のサブマクロ内のデータ制御部からの出力が入力する論理演算回路とを含み、
   前記論理演算回路は、その論理演算回路を含むデータ制御部が選択された場合にはそのデータ制御部内のリードアンプ回路の出力を送出し、そのデータ制御部が非選択の場合にはそのデータ制御部を含むサブマクロと前記Ｉ／Ｏブロックからみて遠い側で隣接する他のサブマクロ内のデータ制御部からの読み出し出力を送出することを特徴とする半導体記憶装置。
5. 外部回路に接続されたＩ／Ｏブロックと、
   前記Ｉ／Ｏブロックにグローバルデータ線を介して接続された複数のサブマクロと、
   前記複数のサブマクロの各々に隣接して配置されたサブマクロ制御回路と
   前記Ｉ／Ｏブロックに隣接し、かつ、前記サブマクロ制御回路と隣接して配置されたＩ／Ｏブロック制御回路と
   を有し、
   前記複数のサブマクロの各々は、前記グローバルデータ線に接続されたデータ制御部および、このデータ制御部とローカルデータ線を介して接続されたメモリブロックを含み、
   前記サブマクロ制御回路は、前記メモリブロックに供給される制御信号に対応する第１のドライバ回路群と、前記データ制御部に供給される制御信号に対応する第２のドライバ回路群と、前記第１のドライバ回路群および第２のドライバ回路群に供給される複数の活性化信号を生成するデータ/メモリブロック制御信号活性化回路とを含み、
   前記Ｉ／Ｏブロック制御回路は、前記Ｉ／Ｏブロックに供給される制御信号に対応する第３のドライバ回路群と、この第３のドライバ回路群に供給される活性化信号を生成するＩ／Ｏブロック制御信号活性化回路とを含み、
   前記データ/メモリブロック制御信号活性化回路およびＩ／Ｏブロック制御信号活性化回路にクロック信号を供給する第１のクロック配線および前記第１、第２、第３のドライバ回路群にクロック信号を供給する第２のクロック配線を含み、
   前記複数のサブマクロ内の第１，第２のドライバ回路群およびＩ／Ｏブロック内の第３のドライバ回路群は、対応する活性化信号の活性化期間にクロック信号に同期して各々に対応する制御信号を生成し、
   前記Ｉ／Ｏブロック制御回路内は、第１、第２のクロック配線に対応する第１、第２のクロック駆動回路を含み、
   前記第１のクロック配線は、前記第１のクロック駆動回路の出力を最上位とし、各々のサブマクロ内の前記データ/メモリブロック制御信号活性化回路およびＩ／Ｏブロック制御回路内のＩ／Ｏブロック制御信号活性化回路への入力を最下位とする階層構造を有し、
   前記第２のクロック配線は、前記第２のクロック駆動回路の出力を最上位とし、各々のサブマクロ内の第１、第２のドライバ回路群およびＩ／Ｏブロック制御回路内の第３のドライバ回路群への入力を最下位とする階層構造を有することを特徴とする半導体記憶装置。

Images