JP2003007062A - スタック・バンク・アーキテクチャのためのデコード方式 - Google Patents
スタック・バンク・アーキテクチャのためのデコード方式Info
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- JP2003007062A JP2003007062A JP2002182086A JP2002182086A JP2003007062A JP 2003007062 A JP2003007062 A JP 2003007062A JP 2002182086 A JP2002182086 A JP 2002182086A JP 2002182086 A JP2002182086 A JP 2002182086A JP 2003007062 A JP2003007062 A JP 2003007062A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
Abstract
(57)【要約】
【課題】 スタック・バンク・タイプの半導体メモリ・
デバイスのために複数動作を同時に実行するデコード方
式を提供すること。 【解決手段】 複数のメモリ・バンクを備えるメモリ・
バンク・グループにデコード・ユニットが提供される。
読取りおよび書込みバンク・アドレスが、同じメモリ・
バンク・グループ内の２つの異なるメモリ・バンクと一
致するとき、デコード・ユニットは、読取りおよび書込
みアドレスを受け取り、２つの異なるバンク内の読取り
および書込み動作のための２つの異なる行選択信号を生
成する。行選択信号に基づいて、２つの一致するバンク
内の行デコーダ・ユニットが、読取り／書込みアドレス
によって指定されるターゲット行を同時に活動化する。
デバイスのために複数動作を同時に実行するデコード方
式を提供すること。 【解決手段】 複数のメモリ・バンクを備えるメモリ・
バンク・グループにデコード・ユニットが提供される。
読取りおよび書込みバンク・アドレスが、同じメモリ・
バンク・グループ内の２つの異なるメモリ・バンクと一
致するとき、デコード・ユニットは、読取りおよび書込
みアドレスを受け取り、２つの異なるバンク内の読取り
および書込み動作のための２つの異なる行選択信号を生
成する。行選択信号に基づいて、２つの一致するバンク
内の行デコーダ・ユニットが、読取り／書込みアドレス
によって指定されるターゲット行を同時に活動化する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、半導体メモ
リ・アーキテクチャに関し、より詳細にはスタック・バ
ンク・メモリ・アーキテクチャのためのアドレス・デコ
ード方式に関する。
リ・アーキテクチャに関し、より詳細にはスタック・バ
ンク・メモリ・アーキテクチャのためのアドレス・デコ
ード方式に関する。
【０００２】
【従来の技術】より一層速いプロセッサ生成の需要を満
たすために、メモリ・デバイス内のアクセス速度および
スループットに対する必要性がより一層増加している。
プロセッサと共に使用される一共通タイプのメモリ・デ
バイスは、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）である。ＤＲＡＭは、個々のメモリ・セル
のアレイを備える。メモリ・アレイは、多数の行および
列からなり、各行および列の交差点が、メモリ・セル・
ロケーション・アドレスを定義する。通常、各ＤＲＡＭ
メモリ・セルは、電荷を保持するためのコンデンサ、お
よびその電荷を変更または検知するコンデンサにアクセ
スするためのアクセス・トランジスタを備える。電荷
は、データ・ビットを表し、（例えば、論理「１」また
は論理「０」をそれぞれ表す）高電圧または低電圧のい
ずれかでよい。データは、書込み動作中にメモリ内に格
納され、読取り動作中にメモリから読取ることができ
る。
たすために、メモリ・デバイス内のアクセス速度および
スループットに対する必要性がより一層増加している。
プロセッサと共に使用される一共通タイプのメモリ・デ
バイスは、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）である。ＤＲＡＭは、個々のメモリ・セル
のアレイを備える。メモリ・アレイは、多数の行および
列からなり、各行および列の交差点が、メモリ・セル・
ロケーション・アドレスを定義する。通常、各ＤＲＡＭ
メモリ・セルは、電荷を保持するためのコンデンサ、お
よびその電荷を変更または検知するコンデンサにアクセ
スするためのアクセス・トランジスタを備える。電荷
は、データ・ビットを表し、（例えば、論理「１」また
は論理「０」をそれぞれ表す）高電圧または低電圧のい
ずれかでよい。データは、書込み動作中にメモリ内に格
納され、読取り動作中にメモリから読取ることができ
る。
【０００３】書込み動作においてＤＲＡＭにデータが書
込まれる間に、コンデンサが充電され、次の読取りサイ
クルにおいてメモリ・セルからデータが読取られる間
に、そのメモリ・セルの論理状態を推定するために、コ
ンデンサ内に格納された電荷量が検知される。しかし、
容量は電荷漏れの影響を受け易く、典型的なＤＲＡＭ
は、いわゆるリフレッシュ動作サイクルを必要とし、そ
のサイクル中にＤＲＡＭは、格納データにしたがって電
荷を置換することができる。
込まれる間に、コンデンサが充電され、次の読取りサイ
クルにおいてメモリ・セルからデータが読取られる間
に、そのメモリ・セルの論理状態を推定するために、コ
ンデンサ内に格納された電荷量が検知される。しかし、
容量は電荷漏れの影響を受け易く、典型的なＤＲＡＭ
は、いわゆるリフレッシュ動作サイクルを必要とし、そ
のサイクル中にＤＲＡＭは、格納データにしたがって電
荷を置換することができる。
【０００４】従来型ＤＲＡＭにおけるリフレッシュ、読
取り、および書込み動作は通常、一行内のすべてのセル
に対して同時に実行される。データは、ワード・ライン
と称する行を活動化することによってメモリ・セルから
読取られ、その活動化により、その行に対応するすべて
のメモリ・セルを、アレイの列を定義する桁またはビッ
ト・ラインに結合する。特定のワード・ラインが活動化
されるとき、検知増幅器が、活動状態のビット／列ライ
ン上に存在するデータを検出し増幅する。メモリ・アレ
イ内のメモリ・セルにアクセスするには、ＤＲＡＭオペ
レーティング・システムが、そのビットに対応する特定
の行および列を選択し、検知増幅器が、そのメモリ・ロ
ケーション内に「１」または「０」が格納されているか
どうかを判断する。
取り、および書込み動作は通常、一行内のすべてのセル
に対して同時に実行される。データは、ワード・ライン
と称する行を活動化することによってメモリ・セルから
読取られ、その活動化により、その行に対応するすべて
のメモリ・セルを、アレイの列を定義する桁またはビッ
ト・ラインに結合する。特定のワード・ラインが活動化
されるとき、検知増幅器が、活動状態のビット／列ライ
ン上に存在するデータを検出し増幅する。メモリ・アレ
イ内のメモリ・セルにアクセスするには、ＤＲＡＭオペ
レーティング・システムが、そのビットに対応する特定
の行および列を選択し、検知増幅器が、そのメモリ・ロ
ケーション内に「１」または「０」が格納されているか
どうかを判断する。
【０００５】ＤＲＡＭのアクセス速度およびサイクル時
間を改善するために、メモリ・アレイ・サイズを小さく
する、いわゆる「マイクロセル・アーキテクチャ」の提
案がなされた。この手法のゴールは、それぞれのワード
・ラインの長さおよびそれぞれのメモリ・セル当たりの
ワード・ライン数を著しく小さくし、それによって引き
起こされる静電容量負荷を減少させることである。この
ゴールを達成するために、ＤＲＡＭのメモリ・セルを、
「バンク」とも称する動作ユニット（operative unit）
内に並べて「複数バンク構造」を形成することが広く採
用された。伝統的には、スタンド・アロンまたは埋込み
ＤＲＡＭ設計のためのＤＲＡＭチップは、２つから１６
個のバンクを備えることができる。メモリのいくつか
は、読取り、書込みまたはリフレッシュ動作のために４
つのバンクに同時にアクセスすることができる。
間を改善するために、メモリ・アレイ・サイズを小さく
する、いわゆる「マイクロセル・アーキテクチャ」の提
案がなされた。この手法のゴールは、それぞれのワード
・ラインの長さおよびそれぞれのメモリ・セル当たりの
ワード・ライン数を著しく小さくし、それによって引き
起こされる静電容量負荷を減少させることである。この
ゴールを達成するために、ＤＲＡＭのメモリ・セルを、
「バンク」とも称する動作ユニット（operative unit）
内に並べて「複数バンク構造」を形成することが広く採
用された。伝統的には、スタンド・アロンまたは埋込み
ＤＲＡＭ設計のためのＤＲＡＭチップは、２つから１６
個のバンクを備えることができる。メモリのいくつか
は、読取り、書込みまたはリフレッシュ動作のために４
つのバンクに同時にアクセスすることができる。
【０００６】このタイプのアーキテクチャの一例を図１
に示し、この図は、２つのメモリ・アレイ・ブロック１
０およびスパイン・エリア（spine area）１２に分割さ
れた半導体メモリ・チップ１の略図を示す。メイン・ア
ドレス・バスまたはグローバル・アドレス・バスは通
常、スパイン・エリア１２内に配列され、それぞれのバ
ンク内の読取り／書込み／リフレッシュ動作のためのメ
モリ・セル・アドレスおよびデータを転送する。図１で
は、各メモリ・アレイ・ブロック１０が８つのバンクに
分割されている。奇数メモリ・バンク（バンク１、３、
５、７、９、１１、１３および１５）は、スパイン・エ
リア１２の左のメモリ・アレイ・ブロック１０内に配列
され、偶数メモリ・バンク（バンク２、４、６、８、１
０、１２、１４および１６）は、スパイン・エリア１２
の右のメモリ・アレイ・ブロック１０内に配列される。
に示し、この図は、２つのメモリ・アレイ・ブロック１
０およびスパイン・エリア（spine area）１２に分割さ
れた半導体メモリ・チップ１の略図を示す。メイン・ア
ドレス・バスまたはグローバル・アドレス・バスは通
常、スパイン・エリア１２内に配列され、それぞれのバ
ンク内の読取り／書込み／リフレッシュ動作のためのメ
モリ・セル・アドレスおよびデータを転送する。図１で
は、各メモリ・アレイ・ブロック１０が８つのバンクに
分割されている。奇数メモリ・バンク（バンク１、３、
５、７、９、１１、１３および１５）は、スパイン・エ
リア１２の左のメモリ・アレイ・ブロック１０内に配列
され、偶数メモリ・バンク（バンク２、４、６、８、１
０、１２、１４および１６）は、スパイン・エリア１２
の右のメモリ・アレイ・ブロック１０内に配列される。
【０００７】複数バンク構造のワード・ラインは、チッ
プ１内の全ビット・ライン対ではなく、１つのバンク内
に限定されたビット・ライン対だけを通過すればよい。
したがって、ワード・ラインの長さおよび静電容量は、
著しく小さくなる。同様に、メモリ・アレイ・ブロック
１０は、列方向（左および右のメモリ・アレイ・ブロッ
ク）だけでなく行方向（各メモリ・アレイ・ブロック１
０内の８つのバンク）にも分割され、したがって各バン
ク内のワード・ラインの数、長さおよび静電容量もまた
小さくなる。
プ１内の全ビット・ライン対ではなく、１つのバンク内
に限定されたビット・ライン対だけを通過すればよい。
したがって、ワード・ラインの長さおよび静電容量は、
著しく小さくなる。同様に、メモリ・アレイ・ブロック
１０は、列方向（左および右のメモリ・アレイ・ブロッ
ク）だけでなく行方向（各メモリ・アレイ・ブロック１
０内の８つのバンク）にも分割され、したがって各バン
ク内のワード・ラインの数、長さおよび静電容量もまた
小さくなる。
【０００８】図１および２は、大いに一般的であり、非
常に図式的であり、本発明によって取り扱う問題の理解
を容易にするように配列されていることを理解された
い。したがって、図１および２は本発明を明示的に示さ
ないが、図１または２のどの部分も、本発明に関して従
来技術であるとは認められない。したがって、図１およ
び２は、「関連技術」と指定された。
常に図式的であり、本発明によって取り扱う問題の理解
を容易にするように配列されていることを理解された
い。したがって、図１および２は本発明を明示的に示さ
ないが、図１または２のどの部分も、本発明に関して従
来技術であるとは認められない。したがって、図１およ
び２は、「関連技術」と指定された。
【０００９】現代のＤＲＡＭ設計の他のゴールは、デバ
イス密度を可能な限り高くすることである。メモリ・セ
ルによって占められるエリアと合計チップ・スペースの
間のエリア比率が５５％と７０％の間の範囲になるよう
な高アレイ効率を有するメモリ・チップを設計すること
が伝統的に可能である。しかし、「高密度」デバイス
は、ワード・ラインおよびビット・ラインの重い負荷の
ために速度の犠牲を被る。
イス密度を可能な限り高くすることである。メモリ・セ
ルによって占められるエリアと合計チップ・スペースの
間のエリア比率が５５％と７０％の間の範囲になるよう
な高アレイ効率を有するメモリ・チップを設計すること
が伝統的に可能である。しかし、「高密度」デバイス
は、ワード・ラインおよびビット・ラインの重い負荷の
ために速度の犠牲を被る。
【００１０】マイクロセル設計では、メモリ・アレイ・
サイズを小さくすることによって、ワード・ラインの負
荷を、従来型ワード・ラインの約１６分の１に減らすこ
とができ、ビット・ラインの負荷は、従来型ビット・ラ
インの約４分の１に減らすことができる。したがって、
マイクロセル・タイプＤＲＡＭのアクセス時間およびサ
イクル時間は、３ナノ秒から６ナノ秒の短さとなり、サ
イクル時間は潜在的に１０ナノ秒の短さとすることがで
きる一方、高密度デバイスのワード・ラインおよびビッ
ト・ラインのアクセス時間は、１０ナノ秒から３０ナノ
秒である。しかし、上述のワード・ライン長および数を
減らすためにアレイをさらに分割するには、マイクロセ
ルＤＲＡＭのアレイ効率が、高密度デバイスに比較して
不満足となり、４５％から５５％の範囲となる。
サイズを小さくすることによって、ワード・ラインの負
荷を、従来型ワード・ラインの約１６分の１に減らすこ
とができ、ビット・ラインの負荷は、従来型ビット・ラ
インの約４分の１に減らすことができる。したがって、
マイクロセル・タイプＤＲＡＭのアクセス時間およびサ
イクル時間は、３ナノ秒から６ナノ秒の短さとなり、サ
イクル時間は潜在的に１０ナノ秒の短さとすることがで
きる一方、高密度デバイスのワード・ラインおよびビッ
ト・ラインのアクセス時間は、１０ナノ秒から３０ナノ
秒である。しかし、上述のワード・ライン長および数を
減らすためにアレイをさらに分割するには、マイクロセ
ルＤＲＡＭのアレイ効率が、高密度デバイスに比較して
不満足となり、４５％から５５％の範囲となる。
【００１１】マイクロセル・アーキテクチャのアレイ効
率を改善するために、「スタック・バンク・アーキテク
チャ」が提案され、そのアーキテクチャでは、少なくと
も１つのバンクが他のバンクの上に積み重ねられる。図
２は、複数バンク構造内に配列された複数のバンク１４
を有する複数バンク半導体メモリ・デバイス１を示し、
その中では、バンク１、バンク２、バンク９およびバン
ク１０が、バンク３、バンク４、バンク１１およびバン
ク１２上にそれぞれ積み重ねられている。同様に、バン
ク５、バンク６、バンク１３およびバンク１４は、バン
ク７、バンク８、バンク１５およびバンク１６上にそれ
ぞれ積み重ねられている。換言すれば、スタック・バン
ク構造では、１つのバンク（すなわちバンク３）が、他
のバンク（すなわちバンク１）と、グローバル・アドレ
ス・バスおよびデータ・バスを含むスパイン・エリア１
２との間に配列される。
率を改善するために、「スタック・バンク・アーキテク
チャ」が提案され、そのアーキテクチャでは、少なくと
も１つのバンクが他のバンクの上に積み重ねられる。図
２は、複数バンク構造内に配列された複数のバンク１４
を有する複数バンク半導体メモリ・デバイス１を示し、
その中では、バンク１、バンク２、バンク９およびバン
ク１０が、バンク３、バンク４、バンク１１およびバン
ク１２上にそれぞれ積み重ねられている。同様に、バン
ク５、バンク６、バンク１３およびバンク１４は、バン
ク７、バンク８、バンク１５およびバンク１６上にそれ
ぞれ積み重ねられている。換言すれば、スタック・バン
ク構造では、１つのバンク（すなわちバンク３）が、他
のバンク（すなわちバンク１）と、グローバル・アドレ
ス・バスおよびデータ・バスを含むスパイン・エリア１
２との間に配列される。
【００１２】しかし、一般にスタック・バンク・アーキ
テクチャは、デコード方式を設計する際の困難のために
避けられて来た。特に、１つのバンク（例えばバンク
１）が、他のバンク（例えばバンク３）によってスパイ
ン・エリア１２からブロックされているので、異なる動
作のために同時にスタック・バンクの両方（例えばバン
ク１およびバンク３）にアクセスすることは可能ではな
かった。例えば、メイン・メモリ・バスから転送された
メモリ・セル・アドレスが、バンク１内の読取り動作お
よびバンク３内の書込み動作を示すとき、最初に読取り
動作のためのバンク・アドレスがバンク１およびバンク
３の両方に転送される。そのバンク・アドレスに基づい
て、バンク１が読取り動作のために活動化される一方、
バンク３は、バンク１が読取り動作を完了するまで活動
化されない。バンク１内の読取り動作完了時に、書込み
動作のための他のバンク・アドレスがバンク１およびバ
ンク３の両方に転送される。次いで一致するバンク３が
書込み動作のために活動化される一方、バンク１は活動
化されない。したがって、スタック・バンク・アーキテ
クチャは改善されたアレイ効率およびサイクル時間を提
供するが、効率的デコード方式を設計する際の困難のた
めに、スタック・バンク・アーキテクチャは、単一サイ
クル内の動作の柔軟性を提供せず、完全な潜在的応答速
度は達成されなかった。
テクチャは、デコード方式を設計する際の困難のために
避けられて来た。特に、１つのバンク（例えばバンク
１）が、他のバンク（例えばバンク３）によってスパイ
ン・エリア１２からブロックされているので、異なる動
作のために同時にスタック・バンクの両方（例えばバン
ク１およびバンク３）にアクセスすることは可能ではな
かった。例えば、メイン・メモリ・バスから転送された
メモリ・セル・アドレスが、バンク１内の読取り動作お
よびバンク３内の書込み動作を示すとき、最初に読取り
動作のためのバンク・アドレスがバンク１およびバンク
３の両方に転送される。そのバンク・アドレスに基づい
て、バンク１が読取り動作のために活動化される一方、
バンク３は、バンク１が読取り動作を完了するまで活動
化されない。バンク１内の読取り動作完了時に、書込み
動作のための他のバンク・アドレスがバンク１およびバ
ンク３の両方に転送される。次いで一致するバンク３が
書込み動作のために活動化される一方、バンク１は活動
化されない。したがって、スタック・バンク・アーキテ
クチャは改善されたアレイ効率およびサイクル時間を提
供するが、効率的デコード方式を設計する際の困難のた
めに、スタック・バンク・アーキテクチャは、単一サイ
クル内の動作の柔軟性を提供せず、完全な潜在的応答速
度は達成されなかった。
【００１３】反対に、より大きなメモリにマイクロセル
設計を応用することは、共通スタックの異なるバンクの
セルを読み書きすることが必要となる可能性があるの
で、バンク数が猛烈に増加する（すなわち、１０２４バ
ンク）結果となり、マイクロセル設計の潜在的応答速度
を損なう。したがって、メモリ性能を改善する可能性の
ある開発が多数開発されたが、動作レベルでは、様々な
現実的トレードオフにより、そのような潜在的改善が実
際のメモリ応用例に完全に実現されることが妨げられた
ことが分かる。
設計を応用することは、共通スタックの異なるバンクの
セルを読み書きすることが必要となる可能性があるの
で、バンク数が猛烈に増加する（すなわち、１０２４バ
ンク）結果となり、マイクロセル設計の潜在的応答速度
を損なう。したがって、メモリ性能を改善する可能性の
ある開発が多数開発されたが、動作レベルでは、様々な
現実的トレードオフにより、そのような潜在的改善が実
際のメモリ応用例に完全に実現されることが妨げられた
ことが分かる。
【００１４】
【発明が解決しようとする課題】したがって本発明の一
目的は、スタック・バンク・アーキテクチャを有する半
導体メモリ・デバイスにおいて複数動作を同時に実行す
るための複数バンク・デコード方式を提供することであ
る。
目的は、スタック・バンク・アーキテクチャを有する半
導体メモリ・デバイスにおいて複数動作を同時に実行す
るための複数バンク・デコード方式を提供することであ
る。
【００１５】本発明の他の目的は、スタック・バンク・
アーキテクチャ内に配列された少なくとも２つのバンク
上で、読取り、書込みまたはリフレッシュ動作の同時実
行を可能にする改善されたデコード方式を提供すること
である。
アーキテクチャ内に配列された少なくとも２つのバンク
上で、読取り、書込みまたはリフレッシュ動作の同時実
行を可能にする改善されたデコード方式を提供すること
である。
【００１６】本発明のさらに他の目的は、２つの異なる
スタック内に配列された少なくとも２つの異なるバンク
上で複数動作の同時実行を可能にするデコード方式を提
供することである。
スタック内に配列された少なくとも２つの異なるバンク
上で複数動作の同時実行を可能にするデコード方式を提
供することである。
【００１７】本発明のさらに他の目的は、読取り／書込
み／リフレッシュ動作のために、バンク・アドレスおよ
び読取り／書込みアドレスをアドレス・バスから局所行
アドレスに変換するデコード・ユニットを提供すること
である。
み／リフレッシュ動作のために、バンク・アドレスおよ
び読取り／書込みアドレスをアドレス・バスから局所行
アドレスに変換するデコード・ユニットを提供すること
である。
【００１８】本発明のさらに他の目的は、同時に２つよ
り多くリフレッシュすることができる、半導体メモリ・
デバイスのためのリフレッシュ動作方式を提供すること
である。
り多くリフレッシュすることができる、半導体メモリ・
デバイスのためのリフレッシュ動作方式を提供すること
である。
【００１９】本発明の他の目的および他の機能は、次の
記述において部分的に説明され、以下の調査時に当業者
には自明になるか、または本発明の実施から分かるであ
ろう。本発明の利点は、添付の請求の範囲において詳細
に指摘されているとおり実現し獲得することができる。
記述において部分的に説明され、以下の調査時に当業者
には自明になるか、または本発明の実施から分かるであ
ろう。本発明の利点は、添付の請求の範囲において詳細
に指摘されているとおり実現し獲得することができる。
【００２０】
【課題を解決するための手段】本発明によれば、前述そ
の他の利点は、複数のメモリ・バンク・グループを備え
る半導体メモリ・デバイスによって一部達成される。各
メモリ・バンク・グループは、スタック・バンク・アー
キテクチャ内に配列された複数のメモリ・バンクを備え
る。読取り／書込み動作のために、読取り／書込みバン
ク・アドレスおよび読取り／書込みアドレスを転送する
アドレス・バスが提供される。各メモリ・バンク・グル
ープは、その少なくとも２つのメモリ・バンク上で読取
り／書込み動作を同時に実行する。
の他の利点は、複数のメモリ・バンク・グループを備え
る半導体メモリ・デバイスによって一部達成される。各
メモリ・バンク・グループは、スタック・バンク・アー
キテクチャ内に配列された複数のメモリ・バンクを備え
る。読取り／書込み動作のために、読取り／書込みバン
ク・アドレスおよび読取り／書込みアドレスを転送する
アドレス・バスが提供される。各メモリ・バンク・グル
ープは、その少なくとも２つのメモリ・バンク上で読取
り／書込み動作を同時に実行する。
【００２１】したがって、本発明によれば、読取り／書
込み動作のために同じメモリ・バンク・グループ内の少
なくとも２つのバンクに同時にアクセスすることができ
る。互いに積み重なった２つの異なるメモリ・バンクさ
え、異なる動作のために同時にアクセスすることができ
るので、本発明は動作応答時間を著しく減少させること
ができる。
込み動作のために同じメモリ・バンク・グループ内の少
なくとも２つのバンクに同時にアクセスすることができ
る。互いに積み重なった２つの異なるメモリ・バンクさ
え、異なる動作のために同時にアクセスすることができ
るので、本発明は動作応答時間を著しく減少させること
ができる。
【００２２】本発明の他の態様は、各グループが、スタ
ック・バンク・アーキテクチャ内に配列された複数のメ
モリ・バンクを備える、複数のメモリ・バンク・グルー
プを備える半導体メモリ・デバイスである。読取り／書
込み／リフレッシュ動作のために、読取り／書込みバン
ク・アドレスおよび読取り／書込みアドレスを転送する
アドレス・バスが提供される。各メモリ・バンク・グル
ープは、前記読取り／書込み／リフレッシュ動作を、そ
の少なくとも２つのメモリ・バンク上で同時に実行す
る。
ック・バンク・アーキテクチャ内に配列された複数のメ
モリ・バンクを備える、複数のメモリ・バンク・グルー
プを備える半導体メモリ・デバイスである。読取り／書
込み／リフレッシュ動作のために、読取り／書込みバン
ク・アドレスおよび読取り／書込みアドレスを転送する
アドレス・バスが提供される。各メモリ・バンク・グル
ープは、前記読取り／書込み／リフレッシュ動作を、そ
の少なくとも２つのメモリ・バンク上で同時に実行す
る。
【００２３】したがって、本発明によれば、読取り、書
込み、またはリフレッシュ動作のために、同じメモリ・
バンク・グループ内の少なくとも２つの異なるバンク、
特にスタックを構成する少なくとも２つの異なるバンク
に同時にアクセスすることができる。したがって、異な
るタイプの動作を実行するアクセス時間を著しく減らす
ことができる。
込み、またはリフレッシュ動作のために、同じメモリ・
バンク・グループ内の少なくとも２つの異なるバンク、
特にスタックを構成する少なくとも２つの異なるバンク
に同時にアクセスすることができる。したがって、異な
るタイプの動作を実行するアクセス時間を著しく減らす
ことができる。
【００２４】本発明のさらに他の利点は、本発明を実行
するために検討された最もよい方法を単に例示する目的
で本発明の好ましい実施形態だけを示し述べる、次の詳
細な説明から当業者には容易に明らかになろう。ここで
理解されるように、本発明は、他の異なる実施形態が可
能であり、そのいくつかの詳細は、すべて本発明から逸
脱することなく、様々な自明な点で修正することができ
る。したがって、図面および説明は、本来例示的であ
り、制限的ではないと見なされたい。
するために検討された最もよい方法を単に例示する目的
で本発明の好ましい実施形態だけを示し述べる、次の詳
細な説明から当業者には容易に明らかになろう。ここで
理解されるように、本発明は、他の異なる実施形態が可
能であり、そのいくつかの詳細は、すべて本発明から逸
脱することなく、様々な自明な点で修正することができ
る。したがって、図面および説明は、本来例示的であ
り、制限的ではないと見なされたい。
【００２５】前述その他の目的、態様および利点は、図
面を参照しながら、本発明の好ましい一実施形態の次の
詳細な説明からよりよく理解されよう。
面を参照しながら、本発明の好ましい一実施形態の次の
詳細な説明からよりよく理解されよう。
【００２６】
【発明の実施の形態】本発明は、スタック・バンク構造
を有する半導体メモリ・デバイスのためのデコード方式
を提供する。前述のように、従来型複数バンク・メモリ
・デバイスに付随する問題の１つは、単一メモリ動作サ
イクル中に共通スタック内の互いに積み重なったメモリ
・バンク上で、複数動作（例えば、読取り、書込みおよ
びリフレッシュ動作）を同時に実行することが可能でな
いことである。この理由のため、ワード・ラインおよび
ビット・ライン静電容量負荷を減らすために、メモリ・
セル・アレイがより精巧に細分されなければならないの
で、スタック・バンク・アーキテクチャがマイクロセル
・アーキテクチャのための実現可能な解決と考えられる
ことはまれだった。
を有する半導体メモリ・デバイスのためのデコード方式
を提供する。前述のように、従来型複数バンク・メモリ
・デバイスに付随する問題の１つは、単一メモリ動作サ
イクル中に共通スタック内の互いに積み重なったメモリ
・バンク上で、複数動作（例えば、読取り、書込みおよ
びリフレッシュ動作）を同時に実行することが可能でな
いことである。この理由のため、ワード・ラインおよび
ビット・ライン静電容量負荷を減らすために、メモリ・
セル・アレイがより精巧に細分されなければならないの
で、スタック・バンク・アーキテクチャがマイクロセル
・アーキテクチャのための実現可能な解決と考えられる
ことはまれだった。
【００２７】本発明によれば、スタック・バンク・アー
キテクチャのためのデコード方式が、互いに積み重なっ
たメモリ・バンク上での複数動作の同時実行を可能にす
るために達成される。したがって本発明は、マイクロセ
ル設計において２つ以上の動作を同時に実行してサイク
ル時間の削減を可能にすることによって動作速度を向上
し、スタック・バンク・アーキテクチャ内にメモリ・バ
ンクを配列することによってアレイ効率を改善する。
キテクチャのためのデコード方式が、互いに積み重なっ
たメモリ・バンク上での複数動作の同時実行を可能にす
るために達成される。したがって本発明は、マイクロセ
ル設計において２つ以上の動作を同時に実行してサイク
ル時間の削減を可能にすることによって動作速度を向上
し、スタック・バンク・アーキテクチャ内にメモリ・バ
ンクを配列することによってアレイ効率を改善する。
【００２８】この概念を念頭に置いて、図３は、半導体
メモリ・チップ１（例えば、ＤＲＡＭ、ＳＲＡＭ、フラ
ッシュ・メモリ、または埋込みメモリ・アレイ）の表面
上に配列された複数のメモリ・バンク１４を示す。図２
と同様に、図３に示すメモリ・バンク１４は、半導体メ
モリ・チップ１内のスタック・バンク構造内に配列さ
れ、その中では、バンク１、バンク２、バンク９および
バンク１０が、バンク３、バンク４、バンク１１および
バンク１２上にそれぞれ積み重ねられる。同様に、バン
ク５、バンク６、バンク１３およびバンク１４は、バン
ク７、バンク８、バンク１５、およびバンク１６上にそ
れぞれ積み重ねられる。
メモリ・チップ１（例えば、ＤＲＡＭ、ＳＲＡＭ、フラ
ッシュ・メモリ、または埋込みメモリ・アレイ）の表面
上に配列された複数のメモリ・バンク１４を示す。図２
と同様に、図３に示すメモリ・バンク１４は、半導体メ
モリ・チップ１内のスタック・バンク構造内に配列さ
れ、その中では、バンク１、バンク２、バンク９および
バンク１０が、バンク３、バンク４、バンク１１および
バンク１２上にそれぞれ積み重ねられる。同様に、バン
ク５、バンク６、バンク１３およびバンク１４は、バン
ク７、バンク８、バンク１５、およびバンク１６上にそ
れぞれ積み重ねられる。
【００２９】本発明によれば、複数のメモリ・バンク
が、複数のメモリ・バンク・グループにグループ化さ
れ、各メモリ・バンク・グループは、その異なるメモリ
・バンク上で複数動作を同時に実行することが可能であ
る。メモリ・バンクのグループ化は、非常に柔軟であ
り、ワード・ライン長およびそれによって各バンクのワ
ード・ラインに印加される負荷を考慮することによって
決定することができる。例えば図３は、メモリ・バンク
１〜１６が、その近さに基づいて４つのメモリ・バンク
・グループ１６Ａ、１６Ｂ、１６Ｃおよび１６Ｄにグル
ープ化されることを例示する。したがって、メモリ・バ
ンク１からバンク４は、メモリ・バンク・グループ１６
Ａとしてグループ化される。メモリ・バンク・グループ
１６Ａは、メモリ・バンクの２つのスタックを有し、そ
のうちバンク１およびバンク３は第１スタックを構成
し、バンク２およびバンク４が第２スタックを構成す
る。
が、複数のメモリ・バンク・グループにグループ化さ
れ、各メモリ・バンク・グループは、その異なるメモリ
・バンク上で複数動作を同時に実行することが可能であ
る。メモリ・バンクのグループ化は、非常に柔軟であ
り、ワード・ライン長およびそれによって各バンクのワ
ード・ラインに印加される負荷を考慮することによって
決定することができる。例えば図３は、メモリ・バンク
１〜１６が、その近さに基づいて４つのメモリ・バンク
・グループ１６Ａ、１６Ｂ、１６Ｃおよび１６Ｄにグル
ープ化されることを例示する。したがって、メモリ・バ
ンク１からバンク４は、メモリ・バンク・グループ１６
Ａとしてグループ化される。メモリ・バンク・グループ
１６Ａは、メモリ・バンクの２つのスタックを有し、そ
のうちバンク１およびバンク３は第１スタックを構成
し、バンク２およびバンク４が第２スタックを構成す
る。
【００３０】しかしメモリ・バンク１４のグループ化
は、本明細書に示す具体的実施形態に限定されない。そ
うではなく、少なくとも２つのメモリ・バンクは、それ
らがスタックを構成する限り、メモリ・バンク・グルー
プとしてグループ化することができる（例えばバンク１
およびバンク３）。例えば図４は、８つのメモリ・バン
クを含むメモリ・バンク・グループ１６を示し、そのう
ちバンク１、バンク３、バンク５およびバンク７は、第
１スタックを構成し、バンク２、バンク４、バンク６お
よびバンク８は第２スタックを構成する。
は、本明細書に示す具体的実施形態に限定されない。そ
うではなく、少なくとも２つのメモリ・バンクは、それ
らがスタックを構成する限り、メモリ・バンク・グルー
プとしてグループ化することができる（例えばバンク１
およびバンク３）。例えば図４は、８つのメモリ・バン
クを含むメモリ・バンク・グループ１６を示し、そのう
ちバンク１、バンク３、バンク５およびバンク７は、第
１スタックを構成し、バンク２、バンク４、バンク６お
よびバンク８は第２スタックを構成する。
【００３１】複数動作の同時実行を達成するために、図
３に示すように、メモリ・バンク・グループ１６Ａ、１
６Ｂ、１６Ｃおよび１６Ｄが、デコード・ユニット１８
Ａ、１８Ｂ、１８Ｃおよび１８Ｄと共にそれぞれ提供さ
れる。メモリ・バンク・グループ１６Ａは、デコード・
ユニット１８Ａと共に提供され、このユニットは、その
対応するメモリ・バンク１６Ａが、少なくとも２つの異
なるメモリ・バンク上で読取りおよび書込み動作を同時
に実行することを可能にする。例えば、読取り動作がバ
ンク１内で実行中に、書込み動作をバンク３内で同時に
実行することができる。バンク２が読取り動作のために
選択される場合、書込み動作のためにバンク１、バンク
３、またはバンク４の任意の１つを選択することができ
る。したがって本発明によれば、スタックを構成する２
つのメモリ・バンクだけでなく、近接するスタック内に
配列された２つのメモリ・スタックもまた、複数動作の
同時実行のために選択することができる。
３に示すように、メモリ・バンク・グループ１６Ａ、１
６Ｂ、１６Ｃおよび１６Ｄが、デコード・ユニット１８
Ａ、１８Ｂ、１８Ｃおよび１８Ｄと共にそれぞれ提供さ
れる。メモリ・バンク・グループ１６Ａは、デコード・
ユニット１８Ａと共に提供され、このユニットは、その
対応するメモリ・バンク１６Ａが、少なくとも２つの異
なるメモリ・バンク上で読取りおよび書込み動作を同時
に実行することを可能にする。例えば、読取り動作がバ
ンク１内で実行中に、書込み動作をバンク３内で同時に
実行することができる。バンク２が読取り動作のために
選択される場合、書込み動作のためにバンク１、バンク
３、またはバンク４の任意の１つを選択することができ
る。したがって本発明によれば、スタックを構成する２
つのメモリ・バンクだけでなく、近接するスタック内に
配列された２つのメモリ・スタックもまた、複数動作の
同時実行のために選択することができる。
【００３２】図５は、メモリ・バンク・グループ内の複
数動作の同時実行のためのデコード方式を示す。図５
は、メモリ・バンク１〜４を含む図３のメモリ・バンク
・グループ１６Ａを詳細に示す。各メモリ・バンクは、
メモリ・アレイ、行デコーダ・ブロック（すなわち、３
２Ａ、３２Ｂ、３２Ｃおよび３２Ｄ）およびワード・ラ
イン・ドライバ・ユニット（すなわち、３４Ａ、３４
Ｂ、３４Ｃおよび３４Ｄ）を含む。デコード・ユニット
１８Ａは、メモリ・バンク・グループ１６Ａのメモリ・
バンク１から４にそれぞれ対応して提供される４つのレ
ジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄ
を含む。レジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃお
よび３０Ｄは、局所読取り／書込みバンク・アドレス・
バス２６および局所読取り／書込み行アドレス・バス２
４を介して、グローバル読取り／書込みバンク・アドレ
ス・バス２２およびグローバル行アドレス・バス２０に
それぞれ接続される。
数動作の同時実行のためのデコード方式を示す。図５
は、メモリ・バンク１〜４を含む図３のメモリ・バンク
・グループ１６Ａを詳細に示す。各メモリ・バンクは、
メモリ・アレイ、行デコーダ・ブロック（すなわち、３
２Ａ、３２Ｂ、３２Ｃおよび３２Ｄ）およびワード・ラ
イン・ドライバ・ユニット（すなわち、３４Ａ、３４
Ｂ、３４Ｃおよび３４Ｄ）を含む。デコード・ユニット
１８Ａは、メモリ・バンク・グループ１６Ａのメモリ・
バンク１から４にそれぞれ対応して提供される４つのレ
ジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄ
を含む。レジスタ・ユニット３０Ａ、３０Ｂ、３０Ｃお
よび３０Ｄは、局所読取り／書込みバンク・アドレス・
バス２６および局所読取り／書込み行アドレス・バス２
４を介して、グローバル読取り／書込みバンク・アドレ
ス・バス２２およびグローバル行アドレス・バス２０に
それぞれ接続される。
【００３３】グローバル読取り／書込みバンク・アドレ
ス・バス２２は、書込み動作を実行すべきメモリ・セル
を含むバンクを示す書込みバンク・アドレスＷＴ ＢＡ
ＮＫＡＤＤ、および読取り動作を実行すべきメモリ・セ
ルを含むバンクを示す読取りバンク・アドレスＲＤ Ｂ
ＡＮＫ ＡＤＤを転送する。グローバル読取り／書込み
行アドレス・バス２０は、書込みバンク・アドレスＷＴ
ＢＡＮＫ ＡＤＤによって指定されるバンク内のメモ
リ・セルの行アドレスを表す書込み行アドレスＷＴ Ａ
ＤＤ、および読取りバンク・アドレスＲＤ ＢＡＮＫ
ＡＤＤによって指定されるバンク内のメモリ・セルの行
アドレスを表す読取り行アドレスＲＤＡＤＤを転送す
る。
ス・バス２２は、書込み動作を実行すべきメモリ・セル
を含むバンクを示す書込みバンク・アドレスＷＴ ＢＡ
ＮＫＡＤＤ、および読取り動作を実行すべきメモリ・セ
ルを含むバンクを示す読取りバンク・アドレスＲＤ Ｂ
ＡＮＫ ＡＤＤを転送する。グローバル読取り／書込み
行アドレス・バス２０は、書込みバンク・アドレスＷＴ
ＢＡＮＫ ＡＤＤによって指定されるバンク内のメモ
リ・セルの行アドレスを表す書込み行アドレスＷＴ Ａ
ＤＤ、および読取りバンク・アドレスＲＤ ＢＡＮＫ
ＡＤＤによって指定されるバンク内のメモリ・セルの行
アドレスを表す読取り行アドレスＲＤＡＤＤを転送す
る。
【００３４】次に、デコード・ユニット１８Ａの動作を
以下に述べる。同じメモリ・バンク・グループの２つの
異なるメモリ・バンク内に配置された２つのメモリ・セ
ルが、マイクロ・プロセッサ・ユニット（ＭＰＵ）によ
って読取りおよび書込み動作のためにそれぞれ選択され
るとき、読取りバンク・アドレスおよび書込みバンク・
アドレスが、グローバル読取り／書込みバンク・アドレ
ス・バス２２および局所読取り／書込みバンク・アドレ
ス・バス２６を介してデコード・ユニット１８Ａに転送
される。読取り行アドレスおよび書込み行アドレスは、
グローバル読取り／書込み行アドレス・バス２０および
局所読取り／書込み行アドレス・バス２４を介してデコ
ード・ユニット１８Ａに転送される。
以下に述べる。同じメモリ・バンク・グループの２つの
異なるメモリ・バンク内に配置された２つのメモリ・セ
ルが、マイクロ・プロセッサ・ユニット（ＭＰＵ）によ
って読取りおよび書込み動作のためにそれぞれ選択され
るとき、読取りバンク・アドレスおよび書込みバンク・
アドレスが、グローバル読取り／書込みバンク・アドレ
ス・バス２２および局所読取り／書込みバンク・アドレ
ス・バス２６を介してデコード・ユニット１８Ａに転送
される。読取り行アドレスおよび書込み行アドレスは、
グローバル読取り／書込み行アドレス・バス２０および
局所読取り／書込み行アドレス・バス２４を介してデコ
ード・ユニット１８Ａに転送される。
【００３５】必要ではないが、グローバル読取り／書込
み行アドレス・バス２０および局所読取り／書込みアド
レス・バス２４は、読取りおよび書込み動作がマイクロ
・プロセッサ・ユニット（ＭＰＵ）によって発行される
ときに読取り行アドレスおよび書込み行アドレスを同時
に転送するように構成することが好ましい。これによっ
て、データ処理速度を改善することが可能になり、それ
によってチップ速度および性能が向上する。
み行アドレス・バス２０および局所読取り／書込みアド
レス・バス２４は、読取りおよび書込み動作がマイクロ
・プロセッサ・ユニット（ＭＰＵ）によって発行される
ときに読取り行アドレスおよび書込み行アドレスを同時
に転送するように構成することが好ましい。これによっ
て、データ処理速度を改善することが可能になり、それ
によってチップ速度および性能が向上する。
【００３６】デコード・ユニット１８Ａのレジスタ・ユ
ニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄは、読取り
バンク・アドレスＲＤ ＢＡＮＫ ＡＤＤまたは書込み
バンク・アドレスＷＴ ＢＡＮＫ ＡＤＤのいずれかが
その対応するメモリ・バンクに一致するかどうかを判断
する。例えば、レジスタ・ユニット３０Ａは、読取りま
たは書込みバンク・アドレスＲＤ ＢＡＮＫ ＡＤＤ、
ＷＴ ＢＡＮＫ ＡＤＤが、その対応するメモリ・バン
ク１に一致するかどうかを判断する。読取り／書込みバ
ンク・アドレスＲＤ ＢＡＮＫ ＡＤＤ、ＷＴ ＢＡＮ
Ｋ ＡＤＤのいずれもメモリ・バンク１に一致しない場
合、デコード・ユニット３０Ａは、読取りまたは書込み
動作のいずれもメモリ・バンク１内で実行すべきでない
と認識する。読取りおよび書込みバンク・アドレスＲＤ
ＢＡＮＫ ＡＤＤ、ＷＴ ＢＡＮＫ ＡＤＤの１つが
メモリ・バンク１と一致する場合、デコード・ユニット
３０Ａは、読取り行アドレスＲＤ ＡＤＤまたは書込み
行アドレスＷＴ ＡＤＤの１つを取り込み、行選択信号
を生成しバンク１の行デコーダ・ブロック３２Ａに転送
する。デコード・ユニット３０Ａからの行選択信号に基
づいて、行デコーダ・ブロック３２Ａは、ワード・ライ
ン・ドライバ・ユニット３４Ａ内のワード・ライン・ド
ライバの１つを選択的に活動化して動作ターゲット・メ
モリ・セルを含む行を選択的に活動化する。
ニット３０Ａ、３０Ｂ、３０Ｃおよび３０Ｄは、読取り
バンク・アドレスＲＤ ＢＡＮＫ ＡＤＤまたは書込み
バンク・アドレスＷＴ ＢＡＮＫ ＡＤＤのいずれかが
その対応するメモリ・バンクに一致するかどうかを判断
する。例えば、レジスタ・ユニット３０Ａは、読取りま
たは書込みバンク・アドレスＲＤ ＢＡＮＫ ＡＤＤ、
ＷＴ ＢＡＮＫ ＡＤＤが、その対応するメモリ・バン
ク１に一致するかどうかを判断する。読取り／書込みバ
ンク・アドレスＲＤ ＢＡＮＫ ＡＤＤ、ＷＴ ＢＡＮ
Ｋ ＡＤＤのいずれもメモリ・バンク１に一致しない場
合、デコード・ユニット３０Ａは、読取りまたは書込み
動作のいずれもメモリ・バンク１内で実行すべきでない
と認識する。読取りおよび書込みバンク・アドレスＲＤ
ＢＡＮＫ ＡＤＤ、ＷＴ ＢＡＮＫ ＡＤＤの１つが
メモリ・バンク１と一致する場合、デコード・ユニット
３０Ａは、読取り行アドレスＲＤ ＡＤＤまたは書込み
行アドレスＷＴ ＡＤＤの１つを取り込み、行選択信号
を生成しバンク１の行デコーダ・ブロック３２Ａに転送
する。デコード・ユニット３０Ａからの行選択信号に基
づいて、行デコーダ・ブロック３２Ａは、ワード・ライ
ン・ドライバ・ユニット３４Ａ内のワード・ライン・ド
ライバの１つを選択的に活動化して動作ターゲット・メ
モリ・セルを含む行を選択的に活動化する。
【００３７】読取り／書込みバンク・アドレスおよび読
取り／書込みアドレスがデコード・ユニット３０Ａ、３
０Ｂ、３０Ｃおよび３０Ｄのそれぞれに同時に提供され
るので、残りのメモリ・バンク２〜４のいずれの中で
も、異なる動作を同時に実行することができる。例え
ば、読取りバンク・アドレスがバンク１と一致し、書込
みバンク・アドレスがバンク３と一致する場合、読取り
アドレスおよび書込みアドレスがデコード・ユニット３
０Ａおよび３０Ｃにそれぞれ同時に提供される。デコー
ド・ユニット３０Ａおよび３０Ｃは、行選択信号を自分
の対応する行デコーダ・ブロック３２Ａおよび３２Ｃに
それぞれ同時に提供する。行選択信号に基づいて、読取
りおよび書込み動作がメモリ・バンク１および３内で同
時に実行される。
取り／書込みアドレスがデコード・ユニット３０Ａ、３
０Ｂ、３０Ｃおよび３０Ｄのそれぞれに同時に提供され
るので、残りのメモリ・バンク２〜４のいずれの中で
も、異なる動作を同時に実行することができる。例え
ば、読取りバンク・アドレスがバンク１と一致し、書込
みバンク・アドレスがバンク３と一致する場合、読取り
アドレスおよび書込みアドレスがデコード・ユニット３
０Ａおよび３０Ｃにそれぞれ同時に提供される。デコー
ド・ユニット３０Ａおよび３０Ｃは、行選択信号を自分
の対応する行デコーダ・ブロック３２Ａおよび３２Ｃに
それぞれ同時に提供する。行選択信号に基づいて、読取
りおよび書込み動作がメモリ・バンク１および３内で同
時に実行される。
【００３８】デコード・ユニット１８Ａおよびデコード
方式のより詳細な例示を図６に示す。各メモリ・バンク
が２５６行（すなわちワード・ライン）有すると仮定す
ると、グローバル読取り／書込み行アドレス・バス２０
は、８ビットの読取り行アドレスおよび８ビットの書込
み行アドレスが転送される８つの読取り行アドレス・バ
ス・ラインおよび８つの書込み行アドレス・ラインを含
む。メモリ・バンク・グループ１６Ａ内に４つのバンク
があるので、グローバル読取り／書込みバンク・アドレ
ス・バス２２は、２つの読取りバンク・アドレス・ライ
ンおよび２つの書込みバンク・アドレス・ラインを含
み、２つビットの読取りバンク・アドレスＲＢＫおよび
２つビットの書込みバンク・アドレスＷＢＫが転送され
る。
方式のより詳細な例示を図６に示す。各メモリ・バンク
が２５６行（すなわちワード・ライン）有すると仮定す
ると、グローバル読取り／書込み行アドレス・バス２０
は、８ビットの読取り行アドレスおよび８ビットの書込
み行アドレスが転送される８つの読取り行アドレス・バ
ス・ラインおよび８つの書込み行アドレス・ラインを含
む。メモリ・バンク・グループ１６Ａ内に４つのバンク
があるので、グローバル読取り／書込みバンク・アドレ
ス・バス２２は、２つの読取りバンク・アドレス・ライ
ンおよび２つの書込みバンク・アドレス・ラインを含
み、２つビットの読取りバンク・アドレスＲＢＫおよび
２つビットの書込みバンク・アドレスＷＢＫが転送され
る。
【００３９】読取りバンク・アドレスがバンク３と一致
する場合、レジスタ・ユニット３０Ｃは、８ビットの行
選択信号を生成し、その結果、読取りまたは書込み動作
のために２５６のワード・ラインのどの１つが活動化さ
れるべきかを、行デコーダ・ブロック３２Ｃが判断す
る。８ビットの行選択信号は、レジスタ・ユニット３０
Ｃ内の８つの多重化ユニット３６Ｃによって生成され
る。各多重化ユニット３６Ｃは、局所読取りバンク・ア
ドレス・バス２６Ａ、局所書込みバンク・アドレス・バ
ス２６ｂ、局所読取り行アドレス・バス２４ａおよび局
所書込み行アドレス・バス２４ｂを介して、グローバル
読取り／書込みバンク・アドレス・バス２２およびグロ
ーバル読取り／書込み行アドレス・バス２０から、読取
り／書込みバンク・アドレスおよび読取り／書込み行ア
ドレスを受け取るように構成される。
する場合、レジスタ・ユニット３０Ｃは、８ビットの行
選択信号を生成し、その結果、読取りまたは書込み動作
のために２５６のワード・ラインのどの１つが活動化さ
れるべきかを、行デコーダ・ブロック３２Ｃが判断す
る。８ビットの行選択信号は、レジスタ・ユニット３０
Ｃ内の８つの多重化ユニット３６Ｃによって生成され
る。各多重化ユニット３６Ｃは、局所読取りバンク・ア
ドレス・バス２６Ａ、局所書込みバンク・アドレス・バ
ス２６ｂ、局所読取り行アドレス・バス２４ａおよび局
所書込み行アドレス・バス２４ｂを介して、グローバル
読取り／書込みバンク・アドレス・バス２２およびグロ
ーバル読取り／書込み行アドレス・バス２０から、読取
り／書込みバンク・アドレスおよび読取り／書込み行ア
ドレスを受け取るように構成される。
【００４０】多重化ユニット３６Ｃは、読取り行アドレ
スＲＤ ＡＤＤの異なるビットを受け取るように構成さ
れる。例えば最も左に配列される多重化ユニットは、読
取り行アドレスＲＤ ＡＤＤの最上位ビットを転送する
グローバル読取り行アドレス・バス・ラインの１つに接
続される一方、最も右のユニットは、最下位ビットを転
送する他のバス・ラインに接続される。読取り行アドレ
スＲＤ ＡＤＤの異なるビットに基づいて、多重化ユニ
ット３６Ｃのそれぞれは、２進出力信号を生成し、その
信号の他の多重化ユニットからの他の２進出力信号との
組合せが行選択信号を構成する。行選択信号は、行デコ
ーダ・ユニット３２Ｃの行デコーダ３２Ｃ０〜３２Ｃ２
５５に提供され、このデコーダは、ワード・ライン・ド
ライバ・ユニット３４Ｃ内の２５６個のワード・ライン
・ドライバ３４Ｃ０〜３４Ｃ２５５の１つを活動化す
る。
スＲＤ ＡＤＤの異なるビットを受け取るように構成さ
れる。例えば最も左に配列される多重化ユニットは、読
取り行アドレスＲＤ ＡＤＤの最上位ビットを転送する
グローバル読取り行アドレス・バス・ラインの１つに接
続される一方、最も右のユニットは、最下位ビットを転
送する他のバス・ラインに接続される。読取り行アドレ
スＲＤ ＡＤＤの異なるビットに基づいて、多重化ユニ
ット３６Ｃのそれぞれは、２進出力信号を生成し、その
信号の他の多重化ユニットからの他の２進出力信号との
組合せが行選択信号を構成する。行選択信号は、行デコ
ーダ・ユニット３２Ｃの行デコーダ３２Ｃ０〜３２Ｃ２
５５に提供され、このデコーダは、ワード・ライン・ド
ライバ・ユニット３４Ｃ内の２５６個のワード・ライン
・ドライバ３４Ｃ０〜３４Ｃ２５５の１つを活動化す
る。
【００４１】バンク３が読取り動作を実行している間
に、書込みバンク・アドレスおよび書込み行アドレス
は、バンク３内の読取り動作とどんな信号競合を引き起
こすこともなく、局所アドレス・バスを介して残りのバ
ンクのいずれにも転送することができるので、残りのバ
ンク１、２および４のいずれも、書込み動作を同時に実
行することができる。したがって、本発明は、同じメモ
リ・バンク・グループの２つの異なるメモリ・バンク内
の読取り／書込み動作の同時実行を可能にする。
に、書込みバンク・アドレスおよび書込み行アドレス
は、バンク３内の読取り動作とどんな信号競合を引き起
こすこともなく、局所アドレス・バスを介して残りのバ
ンクのいずれにも転送することができるので、残りのバ
ンク１、２および４のいずれも、書込み動作を同時に実
行することができる。したがって、本発明は、同じメモ
リ・バンク・グループの２つの異なるメモリ・バンク内
の読取り／書込み動作の同時実行を可能にする。
【００４２】図７は、多重化ユニット３６の回路図を示
す。多重化ユニット３６は、一対のバック・ツー・バッ
ク・インバータ４０、４１によって形成されるラッチ、
直列接続された２つのＮＭＯＳトランジスタ４３、４４
を備える第１デコード・パスおよび直列接続された２つ
のＮＭＯＳトランジスタ４５、４６を備える第２デコー
ド手段パス、ならびに事前充電電圧源ＶＤＤおよびＰＭ
ＯＳトランジスタ４２を備える事前充電手段を有する。
インバータ４０の出力端末とインバータ４１の入力端末
の間のノードにおいて出力ノードが形成される。事前充
電電圧源ＶＤＤは、ＰＭＯＳトランジスタ４２を介し
て、インバータ４１の出力端末とインバータ４０の入力
端末の間のノードに接続される。
す。多重化ユニット３６は、一対のバック・ツー・バッ
ク・インバータ４０、４１によって形成されるラッチ、
直列接続された２つのＮＭＯＳトランジスタ４３、４４
を備える第１デコード・パスおよび直列接続された２つ
のＮＭＯＳトランジスタ４５、４６を備える第２デコー
ド手段パス、ならびに事前充電電圧源ＶＤＤおよびＰＭ
ＯＳトランジスタ４２を備える事前充電手段を有する。
インバータ４０の出力端末とインバータ４１の入力端末
の間のノードにおいて出力ノードが形成される。事前充
電電圧源ＶＤＤは、ＰＭＯＳトランジスタ４２を介し
て、インバータ４１の出力端末とインバータ４０の入力
端末の間のノードに接続される。
【００４３】第１デコード・パスは、接地ノードと、イ
ンバータ４０の入力端末と事前充電電圧源が接続される
ノードの間のノードとの間で結合される。第２デコード
・パスは、接地ノードと、インバータ４１の出力端末と
事前充電電圧源が接続されるノードの間のノードとの間
で結合される。第１デコード・パスのＮＭＯＳトランジ
スタ４３、４４の制御ゲートは、図６の局所読取りバン
ク・アドレス・バス２６Ａおよび局所読取り行アドレス
・バス２４Ａに接続される。ＮＭＯＳトランジスタ４
５、４６の制御ゲートは、局所書込みバンク・アドレス
２６Ｂおよび局所書込み行アドレス・バス２６Ａに接続
される。ＰＭＯＳトランジスタ４２の制御ゲートは、事
前充電信号ラインに接続される。
ンバータ４０の入力端末と事前充電電圧源が接続される
ノードの間のノードとの間で結合される。第２デコード
・パスは、接地ノードと、インバータ４１の出力端末と
事前充電電圧源が接続されるノードの間のノードとの間
で結合される。第１デコード・パスのＮＭＯＳトランジ
スタ４３、４４の制御ゲートは、図６の局所読取りバン
ク・アドレス・バス２６Ａおよび局所読取り行アドレス
・バス２４Ａに接続される。ＮＭＯＳトランジスタ４
５、４６の制御ゲートは、局所書込みバンク・アドレス
２６Ｂおよび局所書込み行アドレス・バス２６Ａに接続
される。ＰＭＯＳトランジスタ４２の制御ゲートは、事
前充電信号ラインに接続される。
【００４４】多重化ユニット３６の動作を以下に述べ
る。デコード処理を開始する前に、、インバータ４１の
出力端末とインバータ４０の入力端末の間のノードをＶ
ＤＤレベルに充電するために、ＰＭＯＳトランジスタ４
２はＰＭＯＳトランジスタ４２の制御ゲートに印加され
る事前充電信号によって完全にオンにされる。電荷は、
インバータ４０がクロック信号（図に示されていない）
によって活動化されるまで、インバータ４１の出力端末
およびインバータ４０の入力端末間のノード内にラッチ
される。インバータ４０が活動化されると、充電された
ラッチが反転され、多重化ユニット３６の出力ノードに
「低」が生成される。
る。デコード処理を開始する前に、、インバータ４１の
出力端末とインバータ４０の入力端末の間のノードをＶ
ＤＤレベルに充電するために、ＰＭＯＳトランジスタ４
２はＰＭＯＳトランジスタ４２の制御ゲートに印加され
る事前充電信号によって完全にオンにされる。電荷は、
インバータ４０がクロック信号（図に示されていない）
によって活動化されるまで、インバータ４１の出力端末
およびインバータ４０の入力端末間のノード内にラッチ
される。インバータ４０が活動化されると、充電された
ラッチが反転され、多重化ユニット３６の出力ノードに
「低」が生成される。
【００４５】ＮＭＯＳトランジスタ４３、４４が直列接
続されるので、ラッチ内に事前充電された電圧があれ
ば、ＮＭＯＳトランジスタ４３、４４の両方がオンにさ
れるときに限って、接地に放電される。放電された値
は、インバータ４０によって反転され、出力ノードから
「高」レベルが生成される。
続されるので、ラッチ内に事前充電された電圧があれ
ば、ＮＭＯＳトランジスタ４３、４４の両方がオンにさ
れるときに限って、接地に放電される。放電された値
は、インバータ４０によって反転され、出力ノードから
「高」レベルが生成される。
【００４６】ラッチされたＶＤＤ電荷が、ＮＭＯＳトラ
ンジスタ４３、４４を介して放電されると、インバータ
４１の出力端末およびインバータ４０の入力端末間のノ
ードにおいて「低」がラッチされる。その後のクロック
・サイクルにおいて、「低」がインバータ４０によって
反転され、「高」が多重化ユニット３６の出力ノードＯ
ＵＴから出力される。したがって、マルチプレクサ・ユ
ニット３６に提供される読取りバンク・アドレスおよび
読取り行アドレスの特定のビットが両方とも「高」であ
るときに限って、同じ「高」が出力ノードから出力され
る。
ンジスタ４３、４４を介して放電されると、インバータ
４１の出力端末およびインバータ４０の入力端末間のノ
ードにおいて「低」がラッチされる。その後のクロック
・サイクルにおいて、「低」がインバータ４０によって
反転され、「高」が多重化ユニット３６の出力ノードＯ
ＵＴから出力される。したがって、マルチプレクサ・ユ
ニット３６に提供される読取りバンク・アドレスおよび
読取り行アドレスの特定のビットが両方とも「高」であ
るときに限って、同じ「高」が出力ノードから出力され
る。
【００４７】同様に、第２デコード・パスは、ＮＭＯＳ
トランジスタ４５、４６の両方がオンにされるときに限
って、放電パスを構成する。したがって、マルチプレク
サ・ユニット３６に提供される書込みバンク・アドレス
および書込み行アドレスの特定ビットが、両方とも
「高」であるときに限って、ＮＭＯＳトランジスタ４５
および４６の両方が、オンにされ、インバータ４１の出
力端末およびインバータ４０の入力端末間のノード内に
ラッチされた電荷があれば接地に放電される。
トランジスタ４５、４６の両方がオンにされるときに限
って、放電パスを構成する。したがって、マルチプレク
サ・ユニット３６に提供される書込みバンク・アドレス
および書込み行アドレスの特定ビットが、両方とも
「高」であるときに限って、ＮＭＯＳトランジスタ４５
および４６の両方が、オンにされ、インバータ４１の出
力端末およびインバータ４０の入力端末間のノード内に
ラッチされた電荷があれば接地に放電される。
【００４８】レジスタ・ユニット３０Ｃ内の８つの多重
化ユニット３６Ｃからの８ビットの行選択信号は、ワー
ド・ライン・ドライバ・ユニット３４Ｃに接続された行
デコーダ・ユニット３２Ｃに転送される。メモリ・バン
ク３が２５６行（例えば、ワード・ライン）有するの
で、行デコーダ・ユニット３２Ｃには、２５６個の行デ
コーダ３２Ｃ０から３２Ｃ２５５が提供され、ワード・
ライン・ドライバ・ユニット３４Ｃには、２５６個のワ
ード・ライン・ドライバ３４Ｃ０から３４Ｃ２５５が提
供される。各ワード・ライン・ドライバは、その対応す
る行デコーダおよびワード・ライン間で結合され、その
対応する行デコーダによるデコード結果に基づいてその
対応するワード・ラインを選択的に活動化する。
化ユニット３６Ｃからの８ビットの行選択信号は、ワー
ド・ライン・ドライバ・ユニット３４Ｃに接続された行
デコーダ・ユニット３２Ｃに転送される。メモリ・バン
ク３が２５６行（例えば、ワード・ライン）有するの
で、行デコーダ・ユニット３２Ｃには、２５６個の行デ
コーダ３２Ｃ０から３２Ｃ２５５が提供され、ワード・
ライン・ドライバ・ユニット３４Ｃには、２５６個のワ
ード・ライン・ドライバ３４Ｃ０から３４Ｃ２５５が提
供される。各ワード・ライン・ドライバは、その対応す
る行デコーダおよびワード・ライン間で結合され、その
対応する行デコーダによるデコード結果に基づいてその
対応するワード・ラインを選択的に活動化する。
【００４９】図８は、メモリ・バンク３の行デコーダ・
ユニット３２Ｃおよびワード・ライン・ドライバ・ユニ
ット３４Ｃ内に提供された行デコーダ３２Ｃｎおよびワ
ード・ライン・ドライバ３４Ｃｎの回路図を示す。行デ
コーダ３２Ｃｎは、第１ＰＭＯＳトランジスタＰ１なら
びに直列接続され電源Ｖｐｐおよび接地Ｖｗｌ間で結合
された第１、第２および第３ＮＭＯＳトランジスタＮ
１、Ｎ２、Ｎ３を含む。第１ＰＭＯＳトランジスタＰ１
および第１ＮＭＯＳトランジスタＮ１の制御ゲートは、
第１行選択信号ビットＸＡを受け取るために相互接続さ
れる。第２および第３ＮＭＯＳトランジスタＮ２、Ｎ３
の制御ゲートは、第２、第３行選択信号ビットＸＢおよ
びＸＣをそれぞれ受け取る。行デコーダ３２Ｃｎの出力
ノードは、第１ＰＭＯＳトランジスタＰ１および第１Ｎ
ＭＯＳトランジスタＮ１間に配置される。
ユニット３２Ｃおよびワード・ライン・ドライバ・ユニ
ット３４Ｃ内に提供された行デコーダ３２Ｃｎおよびワ
ード・ライン・ドライバ３４Ｃｎの回路図を示す。行デ
コーダ３２Ｃｎは、第１ＰＭＯＳトランジスタＰ１なら
びに直列接続され電源Ｖｐｐおよび接地Ｖｗｌ間で結合
された第１、第２および第３ＮＭＯＳトランジスタＮ
１、Ｎ２、Ｎ３を含む。第１ＰＭＯＳトランジスタＰ１
および第１ＮＭＯＳトランジスタＮ１の制御ゲートは、
第１行選択信号ビットＸＡを受け取るために相互接続さ
れる。第２および第３ＮＭＯＳトランジスタＮ２、Ｎ３
の制御ゲートは、第２、第３行選択信号ビットＸＢおよ
びＸＣをそれぞれ受け取る。行デコーダ３２Ｃｎの出力
ノードは、第１ＰＭＯＳトランジスタＰ１および第１Ｎ
ＭＯＳトランジスタＮ１間に配置される。
【００５０】ワード・ライン・ドライバ３４Ｃｎは、直
列接続され電源Ｖｐｐおよび接地Ｖｗｌ間で結合された
第２ＰＭＯＳトランジスタＰ２および第４ＮＭＯＳトラ
ンジスタＮ４を含む。第２ＰＭＯＳトランジスタＰ２お
よび第４ＮＭＯＳトランジスタＮ４の制御ゲートは、行
デコーダ３２Ｃｎの出力ノードに接続される。
列接続され電源Ｖｐｐおよび接地Ｖｗｌ間で結合された
第２ＰＭＯＳトランジスタＰ２および第４ＮＭＯＳトラ
ンジスタＮ４を含む。第２ＰＭＯＳトランジスタＰ２お
よび第４ＮＭＯＳトランジスタＮ４の制御ゲートは、行
デコーダ３２Ｃｎの出力ノードに接続される。
【００５１】第１、第２および第３行選択信号ビットＸ
Ａ、ＸＢ、ＸＣは、レジスタ・ユニット３０Ｃからの８
ビットの行選択信号からデコードされる。詳細には、第
１行選択信号ビットＸＡは、８ビットの行選択信号の最
下位３ビットから得られ、第２行選択信号ビットＸＢ
は、最上位第４および第５ビットから得られ、第３行選
択信号ビットＸＣは、最上位３ビットから得られる。
Ａ、ＸＢ、ＸＣは、レジスタ・ユニット３０Ｃからの８
ビットの行選択信号からデコードされる。詳細には、第
１行選択信号ビットＸＡは、８ビットの行選択信号の最
下位３ビットから得られ、第２行選択信号ビットＸＢ
は、最上位第４および第５ビットから得られ、第３行選
択信号ビットＸＣは、最上位３ビットから得られる。
【００５２】行選択信号の最上位５ビットは、バンク３
内の２５６ワード・ラインを、各グループが８ワード・
ラインからなる３２個のワード・ライン・グループに分
割するために使用される。したがって、ワード・ライン
ＷＬｎが行選択信号の最上位５ビットによって選択され
る特定のグループに属するときに限って、第２および第
３ＮＭＯＳトランジスタＮ２、Ｎ３がオンにされる。
内の２５６ワード・ラインを、各グループが８ワード・
ラインからなる３２個のワード・ライン・グループに分
割するために使用される。したがって、ワード・ライン
ＷＬｎが行選択信号の最上位５ビットによって選択され
る特定のグループに属するときに限って、第２および第
３ＮＭＯＳトランジスタＮ２、Ｎ３がオンにされる。
【００５３】選択されたワード・ライン・グループ内の
８個のワード・ラインの１つを選択するために、行選択
信号の最下位３ビットがデコードされて選択的にプルオ
ン（pull-on）トランジスタＰＭＯＳ Ｐ１をオフに
し、プルオフ（pull-off）トランジスタＮＭＯＳ Ｎ１
をオンにする。したがって、行選択信号ビットＸＡ、Ｘ
Ｂ、ＸＣのすべてが「高」レベルであるときに限って、
行デコーダ３２Ｃｎ内のどの潜在的電荷も、第１、第２
および第３ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を介
して接地Ｖｗｌに放出される。この放電されたポテンシ
ャル値（すなわち、「低」レベル）は、行デコーダ３２
Ｃｎの出力ノードを介してワード・ライン・ドライバ３
４Ｃｎに転送される。プルオンＰＭＯＳトランジスタＰ
２は、行デコーダ３２Ｃｎからの放電されたポテンシャ
ル値によってオンにされ、ワード・ラインＷｌｎは、プ
ルオフＮＭＯＳトランジスタＮ４がオフにされる間にＶ
ＰＰレベルに充電される。
８個のワード・ラインの１つを選択するために、行選択
信号の最下位３ビットがデコードされて選択的にプルオ
ン（pull-on）トランジスタＰＭＯＳ Ｐ１をオフに
し、プルオフ（pull-off）トランジスタＮＭＯＳ Ｎ１
をオンにする。したがって、行選択信号ビットＸＡ、Ｘ
Ｂ、ＸＣのすべてが「高」レベルであるときに限って、
行デコーダ３２Ｃｎ内のどの潜在的電荷も、第１、第２
および第３ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を介
して接地Ｖｗｌに放出される。この放電されたポテンシ
ャル値（すなわち、「低」レベル）は、行デコーダ３２
Ｃｎの出力ノードを介してワード・ライン・ドライバ３
４Ｃｎに転送される。プルオンＰＭＯＳトランジスタＰ
２は、行デコーダ３２Ｃｎからの放電されたポテンシャ
ル値によってオンにされ、ワード・ラインＷｌｎは、プ
ルオフＮＭＯＳトランジスタＮ４がオフにされる間にＶ
ＰＰレベルに充電される。
【００５４】本発明は、同じメモリ・バンク・グループ
内で読取り／書込み／リフレッシュ動作を同時に実行す
るデコード方式のために使用することができる。ＭＰＵ
がリフレッシュ動作を実行するコマンドを発行すると
き、そのＭＰＵだけが、そのコマンドが読取りかまたは
リフレッシュ動作かどうかを知る必要があるので、リフ
レッシュ・バンク・アドレスおよびリフレッシュ・アド
レスが、読取りバンク・アドレス・バスおよび読取りア
ドレス・バスを介して転送される。したがって、例えば
図５において、書込みおよびリフレッシュ動作または書
込みおよび読取り動作のいずれかを、同じメモリ・バン
ク・グループ内の２つの異なるメモリ・バンク内で同時
に実行することができる。
内で読取り／書込み／リフレッシュ動作を同時に実行す
るデコード方式のために使用することができる。ＭＰＵ
がリフレッシュ動作を実行するコマンドを発行すると
き、そのＭＰＵだけが、そのコマンドが読取りかまたは
リフレッシュ動作かどうかを知る必要があるので、リフ
レッシュ・バンク・アドレスおよびリフレッシュ・アド
レスが、読取りバンク・アドレス・バスおよび読取りア
ドレス・バスを介して転送される。したがって、例えば
図５において、書込みおよびリフレッシュ動作または書
込みおよび読取り動作のいずれかを、同じメモリ・バン
ク・グループ内の２つの異なるメモリ・バンク内で同時
に実行することができる。
【００５５】同様に、本発明によれば、２つの異なるメ
モリ・バンク内で２つの異なる読取り動作を同時に実行
するために２つの別々の読取りバンク・アドレス・バス
および２つの別々の読取りアドレスを提供することによ
って、２つより多い動作を実行することが可能である。
同様に、２つの別々の書込みバンク・アドレス・バスお
よび２つの別々の書込みバンク・アドレス・バスを提供
することによって、２つの異なるメモリ・バンク内で２
つの異なる書込み動作を同時に実行することができる。
モリ・バンク内で２つの異なる読取り動作を同時に実行
するために２つの別々の読取りバンク・アドレス・バス
および２つの別々の読取りアドレスを提供することによ
って、２つより多い動作を実行することが可能である。
同様に、２つの別々の書込みバンク・アドレス・バスお
よび２つの別々の書込みバンク・アドレス・バスを提供
することによって、２つの異なるメモリ・バンク内で２
つの異なる書込み動作を同時に実行することができる。
【００５６】前記を見れば、読取りバンク・アドレスお
よび読取り行アドレスを１つのバンクに、書込みバンク
・アドレスおよび書込み行アドレスを他のバンクに同時
に提供することができるデコード・ユニットを提供する
ことによって、本発明は、互いに積み重ねられたメモリ
・バンクを有するメモリ・バンク・グループ内で複数動
作を同時に実行することを可能にすることが分かる。し
たがって、本発明はスタック・バンク・アーキテクチャ
を有する複数バンクＤＲＡＭ内の動作応答時間を著しく
減少させる。
よび読取り行アドレスを１つのバンクに、書込みバンク
・アドレスおよび書込み行アドレスを他のバンクに同時
に提供することができるデコード・ユニットを提供する
ことによって、本発明は、互いに積み重ねられたメモリ
・バンクを有するメモリ・バンク・グループ内で複数動
作を同時に実行することを可能にすることが分かる。し
たがって、本発明はスタック・バンク・アーキテクチャ
を有する複数バンクＤＲＡＭ内の動作応答時間を著しく
減少させる。
【００５７】本発明を単一の好ましい実施形態の見地か
ら述べたが、添付の請求の精神および範囲以内で、修正
と共に本発明を実施できることを、当業者は認識するで
あろう。
ら述べたが、添付の請求の精神および範囲以内で、修正
と共に本発明を実施できることを、当業者は認識するで
あろう。
【００５８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５９】（１）複数のメモリ・バンク・グループで
あって、各グループが、スタック・バンク・アーキテク
チャ内に配列された複数のメモリ・バンクを備えるメモ
リ・バンク・グループ、および、読取り／書込み動作た
めに１つまたは複数のメモリ・バンク内のロケーション
に対する読取り／書込みバンク・アドレスおよび読取り
／書込みアドレスを転送するアドレス・バス、を備える
半導体メモリ・デバイスであって、前記メモリ・バンク
・グループの少なくとも２つのそれぞれのメモリ・バン
クにおいて、前記読取りおよび書込み動作を同時に実行
することができる半導体メモリ・デバイス。 （２）前記複数のメモリ・バンク・グループに対応して
提供される複数のデコード・ユニットをさらに備える半
導体メモリ・デバイスであって、前記読取り／書込みバ
ンク・アドレスが前記少なくとも２つのメモリ・バンク
に一致する場合に、各デコード・ユニットが、前記少な
くとも２つのメモリ・バンクに前記読取り／書込みアド
レスを同時に転送する、上記（１）に記載の半導体メモ
リ・デバイス。 （３）前記アドレス・バスが、前記読取り／書込み動作
のために、前記読取り／書込みバンク・アドレスおよび
読取り／書込みアドレスを転送するグローバル・アドレ
ス・バス、前記複数のデコード・ユニットに対応して提
供される複数の局所アドレス・バスであって、それぞれ
が、前記グローバル・アドレス・バスおよび対応するデ
コード・ユニット間で結合され、前記読取り／書込みバ
ンク・アドレスおよび読取り／書込みアドレスを前記対
応するデコード・ユニットに転送する局所アドレス・バ
ス、を備える、上記（２）に記載の半導体メモリ・デバ
イス。 （４）前記グローバル・アドレス・バスが、前記読取り
動作のために前記読取りバンク・アドレスを転送するグ
ローバル読取りバンク・アドレス・バスと、前記書込み
動作のために前記書込みバンク・アドレスを転送するグ
ローバル書込みバンク・アドレス・バスと、前記読取り
動作のために、前記読取りバンク・アドレスに一致する
前記メモリ・バンクの行アドレスを転送するグローバル
読取りアドレス・バスと、前記書込み動作のために、前
記書込みバンク・アドレスに一致する前記メモリ・バン
クの行アドレスを転送するグローバル書込みアドレス・
バス、を備える、上記（３）に記載の半導体メモリ・デ
バイス。 （５）各局所アドレス・バスが、前記グローバル読取り
バンク・アドレス・バスおよび前記対応するデコード・
ユニット間で結合され、前記読取りバンク・アドレスを
転送する局所読取りバンク・アドレス・バスと、前記グ
ローバル書込みバンク・アドレスおよび前記対応するデ
コード・ユニット間で結合され、前記書込みバンク・ア
ドレスを転送する局所書込みバンク・アドレス・バス
と、前記グローバル読取りアドレス・バスおよび前記対
応するデコード・ユニット間で結合され、前記読取り動
作のための前記行アドレスを転送する局所読取りアドレ
ス・バスと、前記グローバル書込みアドレス・バスおよ
び前記対応するデコード・ユニット間で結合され、前記
書込み動作のための前記行アドレスを転送する局所書込
みアドレス・バス、を備える、上記（４）に記載の半導
体メモリ・デバイス。 （６）前記複数のデコード・ユニットのそれぞれが、各
メモリ・バンク・グループの前記複数のメモリ・バンク
に対応して提供される複数のレジスタ・ユニットを備
え、前記読取り／書込みバンク・アドレスの１つが前記
対応するバンクに一致する場合に、各レジスタ・ユニッ
トが前記読取り動作または前記書込み動作のいずれかの
ための行選択信号を生成する、上記（５）に記載の半導
体メモリ・デバイス。 （７）各レジスタ・ユニットが、複数の多重化ユニット
を備え、各多重化ユニットが、前記読取り／書込みバン
ク・アドレスおよび前記読取り／書込みアドレスを受け
取って行選択ビット信号を生成し、前記行選択信号が、
同じレジスタ・ユニットの前記複数の多重化ユニットか
らの前記行選択ビット信号の組合せを含む、上記（６）
に記載の半導体メモリ・デバイス。 （８）前記対応するメモリ・バンクの１行を選択的に活
動化するために、前記行選択信号が、前記対応するメモ
リ・バンクの行デコーダ・ブロックに提供される、上記
（７）に記載の半導体メモリ・デバイス。 （９）前記行デコーダ・ブロックが、前記対応するメモ
リ・バンク内の複数のワード・ラインに対応して提供さ
れる複数の行デコーダであって、前記行選択信号が前記
対応する行に一致する場合に、各行デコーダが、前記レ
ジスタ・ユニットから前記行選択信号を受け取って行活
動化信号を生成する行デコーダ、および前記複数の行デ
コーダに対応して提供される複数のワード・ライン・ド
ライバであって、各ワード・ライン・ドライバが、前記
対応する行デコーダからの前記行活動化信号に基づい
て、前記対応するワード・ラインを活動化するワード・
ライン・ドライバ、を備える、上記（８）に記載の半導
体メモリ・デバイス。 （１０）各多重化ユニットが、前記行選択ビット信号を
生成するラッチ・ユニットと、ラッチ・ユニットをあら
かじめ調整する事前充電手段と、前記読取りバンク・ア
ドレスおよび読取りアドレスをデコードする第１デコー
ド手段と、前記書込みバンク・アドレスおよび書込みバ
ンク・アドレスをデコードする第２デコード・パス、を
備える、上記（９）に記載の半導体メモリ・デバイス。 （１１）前記ラッチ・ユニットが、入力／出力端末を有
する第１インバータと、入力／出力端末を有する第２イ
ンバータと、前記第１インバータの出力端末と前記第２
インバータの入力端末を相互接続する第１相互接続ライ
ンと、前記第２インバータの出力端末を前記第１インバ
ータの入力端末に相互接続する第２相互接続ラインと、
前記第１相互接続ライン上に形成され前記行選択ビット
信号を生成する出力ノード、を備える、上記（１０）に
記載の半導体メモリ・デバイス。 （１２）前記事前充電手段が、第１スイッチング手段を
介して前記第２相互接続ライン上に形成される第１ノー
ドに接続される第１電圧源を備え、前記第１スイッチン
グ手段が、事前充電信号ラインに接続された制御電極を
有する、上記（１１）に記載の半導体メモリ・デバイ
ス。 （１３）前記第１デコード手段が、前記第１ノードおよ
び前記第１インバータの前記入力端末間で形成された第
２ノードと第３ノードの間で結合され、前記局所読取り
バンク・アドレス・バスに接続された制御電極を有する
第２スイッチと、前記第３ノードおよび第２電圧源間で
結合され、前記局所読取りアドレス・バスに接続された
制御電極を有する第３スイッチと、を備える、上記（１
２）に記載の半導体メモリ・デバイス。 （１４）前記第２デコード手段が、前記第１ノードおよ
び前記第２インバータの前記出力端末間で形成された第
４ノードと第５ノードの間で結合され、前記局所書込み
バンク・アドレス・バスに接続された制御電極を有する
第４スイッチ、および前記第５ノードおよび前記第２電
源間で結合され、前記局所書込みアドレス・バスに接続
された制御電極を有する第５スイッチ、を備える、上記
（１３）に記載の半導体メモリ・デバイス。 （１５）前記読取りバンク・アドレスおよび前記読取り
アドレスがリフレッシュ動作を実行するために使用さ
れ、その結果、前記読取り／書込み動作または前記リフ
レッシュ／書込み動作のいずれかが、各メモリ・バンク
・グループ以内で同時に実行される、上記（２）に記載
の半導体メモリ・デバイス。 （１６）複数のメモリ・バンク・グループであって、各
グループが、スタック・バンク・アーキテクチャ内に配
列された複数のメモリ・バンクを備えるメモリ・バンク
・グループ、および読取り／書込み／リフレッシュ動作
のために、メモリ・バンク・グループの１つまたは複数
のメモリ・バンク内のロケーションに対する読取り／書
込みバンク・アドレスおよび読取り／書込みアドレスを
転送するアドレス・バス、を備える半導体メモリ・デバ
イスであって、各メモリ・バンク・グループが、その少
なくとも２つのメモリ・バンク上で前記読取り、書込
み、およびリフレッシュ動作の少なくとも２つを同時に
実行する半導体メモリ・デバイス。 （１７）各メモリ・バンク・グループが、その少なくと
も２つのメモリ・バンク上で前記読取り／書込み動作ま
たは前記リフレッシュ／書込み動作のいずれかを同時に
実行する、上記（１６）に記載の半導体メモリ・デバイ
ス。 （１８）前記複数のメモリ・バンク・グループに対応し
て提供される複数のデコード・ユニットをさらに備える
半導体メモリ・デバイスであって、前記読取り／書込み
バンク・アドレスが前記読取り／書込み／リフレッシュ
動作のための前記少なくとも２つメモリ・バンクに一致
する場合に、各デコード・ユニットが、前記少なくとも
２つのメモリ・バンクに前記読取り／書込みアドレスを
同時に転送する、上記（１７）に記載の半導体メモリ・
デバイス。 （１９）前記複数のデコード・ユニットのそれぞれが、
各メモリ・バンク・グループの前記複数のメモリ・バン
クに対応して提供される複数のレジスタ・ユニットを備
え、前記読取りバンク・アドレスが前記対応するバンク
に一致する場合に、各レジスタ・ユニットが、前記読取
り動作または前記リフレッシュ動作のいずれかのための
行選択信号を生成し、前記書込みバンク・アドレスが前
記対応するバンクに一致する場合には、前記書込み動作
のための行選択信号を生成する、上記（１８）に記載の
半導体メモリ・デバイス。 （２０）各レジスタ・ユニットが、複数の多重化ユニッ
トを備え、前記読取りバンク・アドレスが前記対応する
バンクに一致する場合には、各多重化ユニットが、前記
読取りアドレスを受け取り前記読取り動作または前記リ
フレッシュ動作のための行選択ビット信号を生成し、前
記書込みバンク・アドレスが前記対応するバンクに一致
する場合には、前記書込みアドレスを受け取り前記書込
み動作のための行選択ビット信号を生成する、上記（１
８）に記載の半導体メモリ・デバイス。 （２１）スタック・バンク・アーキテクチャ内に配列さ
れた少なくとも第１メモリ・バンクおよび第２メモリ・
バンクを含む複数のメモリ・バンクを備える少なくとも
１つのメモリ・バンク・グループと、前記第１メモリ・
バンクおよび前記第２メモリ・バンクに結合されて、書
込みアドレスおよび読取りアドレスを、前記第１および
前記第２メモリ・バンクの任意の組合せに提供し、書込
みアドレスを前記第１メモリ・バンクに、読取りアドレ
スを前記第２メモリ・バンクに同時に転送するアドレス
・バスであって、前記読取りアドレスが前記書込みアド
レスから独立に選択されるアドレス・バス、を含むメモ
リを含む集積回路であって、前記第１メモリ・バンク内
の書込み動作を、前記第２メモリ・バンク内の独立した
読取り動作と同時に実行することができる集積回路。 （２２）前記メモリ・バンク・グループがｎ個のメモリ
・バンクを備え、前記アドレス・バスがｍ個の読取りパ
スおよび前記ｍ個の書込みパスを含み、２ｍがｎ以下で
あり、その結果、前記アドレス・バスが、ｍ個の前記メ
モリ・バンクのそれぞれに対して独立して選択されたｍ
個の読取りアドレスの１つ、およびｍ個の他の前記メモ
リ・バンクのそれぞれに対して独立して選択されたｍ個
の書込みアドレスの１つを同時に転送するように適合さ
れる集積回路であって、ｍ個の読取り動作およびｍ個の
書込み動作を前記２ｍ個のメモリ・バンクのそれぞれに
おいて同時に実行することができる、上記（２１）に記
載の集積回路。 （２３）前記読取りアドレスおよび前記書込みアドレス
の少なくとも１つが、前記メモリ・バンク・グループの
メモリ・ロケーション内に格納されたデータにアクセス
しリフレッシュするように適合された集積回路であっ
て、読取り、書込みまたはリフレッシュのいずれでもよ
い２ｍ個の動作を、前記２ｍ個のメモリ・バンクのそれ
ぞれにおいて同時に実行することができる、上記（２
２）に記載の集積回路。
あって、各グループが、スタック・バンク・アーキテク
チャ内に配列された複数のメモリ・バンクを備えるメモ
リ・バンク・グループ、および、読取り／書込み動作た
めに１つまたは複数のメモリ・バンク内のロケーション
に対する読取り／書込みバンク・アドレスおよび読取り
／書込みアドレスを転送するアドレス・バス、を備える
半導体メモリ・デバイスであって、前記メモリ・バンク
・グループの少なくとも２つのそれぞれのメモリ・バン
クにおいて、前記読取りおよび書込み動作を同時に実行
することができる半導体メモリ・デバイス。 （２）前記複数のメモリ・バンク・グループに対応して
提供される複数のデコード・ユニットをさらに備える半
導体メモリ・デバイスであって、前記読取り／書込みバ
ンク・アドレスが前記少なくとも２つのメモリ・バンク
に一致する場合に、各デコード・ユニットが、前記少な
くとも２つのメモリ・バンクに前記読取り／書込みアド
レスを同時に転送する、上記（１）に記載の半導体メモ
リ・デバイス。 （３）前記アドレス・バスが、前記読取り／書込み動作
のために、前記読取り／書込みバンク・アドレスおよび
読取り／書込みアドレスを転送するグローバル・アドレ
ス・バス、前記複数のデコード・ユニットに対応して提
供される複数の局所アドレス・バスであって、それぞれ
が、前記グローバル・アドレス・バスおよび対応するデ
コード・ユニット間で結合され、前記読取り／書込みバ
ンク・アドレスおよび読取り／書込みアドレスを前記対
応するデコード・ユニットに転送する局所アドレス・バ
ス、を備える、上記（２）に記載の半導体メモリ・デバ
イス。 （４）前記グローバル・アドレス・バスが、前記読取り
動作のために前記読取りバンク・アドレスを転送するグ
ローバル読取りバンク・アドレス・バスと、前記書込み
動作のために前記書込みバンク・アドレスを転送するグ
ローバル書込みバンク・アドレス・バスと、前記読取り
動作のために、前記読取りバンク・アドレスに一致する
前記メモリ・バンクの行アドレスを転送するグローバル
読取りアドレス・バスと、前記書込み動作のために、前
記書込みバンク・アドレスに一致する前記メモリ・バン
クの行アドレスを転送するグローバル書込みアドレス・
バス、を備える、上記（３）に記載の半導体メモリ・デ
バイス。 （５）各局所アドレス・バスが、前記グローバル読取り
バンク・アドレス・バスおよび前記対応するデコード・
ユニット間で結合され、前記読取りバンク・アドレスを
転送する局所読取りバンク・アドレス・バスと、前記グ
ローバル書込みバンク・アドレスおよび前記対応するデ
コード・ユニット間で結合され、前記書込みバンク・ア
ドレスを転送する局所書込みバンク・アドレス・バス
と、前記グローバル読取りアドレス・バスおよび前記対
応するデコード・ユニット間で結合され、前記読取り動
作のための前記行アドレスを転送する局所読取りアドレ
ス・バスと、前記グローバル書込みアドレス・バスおよ
び前記対応するデコード・ユニット間で結合され、前記
書込み動作のための前記行アドレスを転送する局所書込
みアドレス・バス、を備える、上記（４）に記載の半導
体メモリ・デバイス。 （６）前記複数のデコード・ユニットのそれぞれが、各
メモリ・バンク・グループの前記複数のメモリ・バンク
に対応して提供される複数のレジスタ・ユニットを備
え、前記読取り／書込みバンク・アドレスの１つが前記
対応するバンクに一致する場合に、各レジスタ・ユニッ
トが前記読取り動作または前記書込み動作のいずれかの
ための行選択信号を生成する、上記（５）に記載の半導
体メモリ・デバイス。 （７）各レジスタ・ユニットが、複数の多重化ユニット
を備え、各多重化ユニットが、前記読取り／書込みバン
ク・アドレスおよび前記読取り／書込みアドレスを受け
取って行選択ビット信号を生成し、前記行選択信号が、
同じレジスタ・ユニットの前記複数の多重化ユニットか
らの前記行選択ビット信号の組合せを含む、上記（６）
に記載の半導体メモリ・デバイス。 （８）前記対応するメモリ・バンクの１行を選択的に活
動化するために、前記行選択信号が、前記対応するメモ
リ・バンクの行デコーダ・ブロックに提供される、上記
（７）に記載の半導体メモリ・デバイス。 （９）前記行デコーダ・ブロックが、前記対応するメモ
リ・バンク内の複数のワード・ラインに対応して提供さ
れる複数の行デコーダであって、前記行選択信号が前記
対応する行に一致する場合に、各行デコーダが、前記レ
ジスタ・ユニットから前記行選択信号を受け取って行活
動化信号を生成する行デコーダ、および前記複数の行デ
コーダに対応して提供される複数のワード・ライン・ド
ライバであって、各ワード・ライン・ドライバが、前記
対応する行デコーダからの前記行活動化信号に基づい
て、前記対応するワード・ラインを活動化するワード・
ライン・ドライバ、を備える、上記（８）に記載の半導
体メモリ・デバイス。 （１０）各多重化ユニットが、前記行選択ビット信号を
生成するラッチ・ユニットと、ラッチ・ユニットをあら
かじめ調整する事前充電手段と、前記読取りバンク・ア
ドレスおよび読取りアドレスをデコードする第１デコー
ド手段と、前記書込みバンク・アドレスおよび書込みバ
ンク・アドレスをデコードする第２デコード・パス、を
備える、上記（９）に記載の半導体メモリ・デバイス。 （１１）前記ラッチ・ユニットが、入力／出力端末を有
する第１インバータと、入力／出力端末を有する第２イ
ンバータと、前記第１インバータの出力端末と前記第２
インバータの入力端末を相互接続する第１相互接続ライ
ンと、前記第２インバータの出力端末を前記第１インバ
ータの入力端末に相互接続する第２相互接続ラインと、
前記第１相互接続ライン上に形成され前記行選択ビット
信号を生成する出力ノード、を備える、上記（１０）に
記載の半導体メモリ・デバイス。 （１２）前記事前充電手段が、第１スイッチング手段を
介して前記第２相互接続ライン上に形成される第１ノー
ドに接続される第１電圧源を備え、前記第１スイッチン
グ手段が、事前充電信号ラインに接続された制御電極を
有する、上記（１１）に記載の半導体メモリ・デバイ
ス。 （１３）前記第１デコード手段が、前記第１ノードおよ
び前記第１インバータの前記入力端末間で形成された第
２ノードと第３ノードの間で結合され、前記局所読取り
バンク・アドレス・バスに接続された制御電極を有する
第２スイッチと、前記第３ノードおよび第２電圧源間で
結合され、前記局所読取りアドレス・バスに接続された
制御電極を有する第３スイッチと、を備える、上記（１
２）に記載の半導体メモリ・デバイス。 （１４）前記第２デコード手段が、前記第１ノードおよ
び前記第２インバータの前記出力端末間で形成された第
４ノードと第５ノードの間で結合され、前記局所書込み
バンク・アドレス・バスに接続された制御電極を有する
第４スイッチ、および前記第５ノードおよび前記第２電
源間で結合され、前記局所書込みアドレス・バスに接続
された制御電極を有する第５スイッチ、を備える、上記
（１３）に記載の半導体メモリ・デバイス。 （１５）前記読取りバンク・アドレスおよび前記読取り
アドレスがリフレッシュ動作を実行するために使用さ
れ、その結果、前記読取り／書込み動作または前記リフ
レッシュ／書込み動作のいずれかが、各メモリ・バンク
・グループ以内で同時に実行される、上記（２）に記載
の半導体メモリ・デバイス。 （１６）複数のメモリ・バンク・グループであって、各
グループが、スタック・バンク・アーキテクチャ内に配
列された複数のメモリ・バンクを備えるメモリ・バンク
・グループ、および読取り／書込み／リフレッシュ動作
のために、メモリ・バンク・グループの１つまたは複数
のメモリ・バンク内のロケーションに対する読取り／書
込みバンク・アドレスおよび読取り／書込みアドレスを
転送するアドレス・バス、を備える半導体メモリ・デバ
イスであって、各メモリ・バンク・グループが、その少
なくとも２つのメモリ・バンク上で前記読取り、書込
み、およびリフレッシュ動作の少なくとも２つを同時に
実行する半導体メモリ・デバイス。 （１７）各メモリ・バンク・グループが、その少なくと
も２つのメモリ・バンク上で前記読取り／書込み動作ま
たは前記リフレッシュ／書込み動作のいずれかを同時に
実行する、上記（１６）に記載の半導体メモリ・デバイ
ス。 （１８）前記複数のメモリ・バンク・グループに対応し
て提供される複数のデコード・ユニットをさらに備える
半導体メモリ・デバイスであって、前記読取り／書込み
バンク・アドレスが前記読取り／書込み／リフレッシュ
動作のための前記少なくとも２つメモリ・バンクに一致
する場合に、各デコード・ユニットが、前記少なくとも
２つのメモリ・バンクに前記読取り／書込みアドレスを
同時に転送する、上記（１７）に記載の半導体メモリ・
デバイス。 （１９）前記複数のデコード・ユニットのそれぞれが、
各メモリ・バンク・グループの前記複数のメモリ・バン
クに対応して提供される複数のレジスタ・ユニットを備
え、前記読取りバンク・アドレスが前記対応するバンク
に一致する場合に、各レジスタ・ユニットが、前記読取
り動作または前記リフレッシュ動作のいずれかのための
行選択信号を生成し、前記書込みバンク・アドレスが前
記対応するバンクに一致する場合には、前記書込み動作
のための行選択信号を生成する、上記（１８）に記載の
半導体メモリ・デバイス。 （２０）各レジスタ・ユニットが、複数の多重化ユニッ
トを備え、前記読取りバンク・アドレスが前記対応する
バンクに一致する場合には、各多重化ユニットが、前記
読取りアドレスを受け取り前記読取り動作または前記リ
フレッシュ動作のための行選択ビット信号を生成し、前
記書込みバンク・アドレスが前記対応するバンクに一致
する場合には、前記書込みアドレスを受け取り前記書込
み動作のための行選択ビット信号を生成する、上記（１
８）に記載の半導体メモリ・デバイス。 （２１）スタック・バンク・アーキテクチャ内に配列さ
れた少なくとも第１メモリ・バンクおよび第２メモリ・
バンクを含む複数のメモリ・バンクを備える少なくとも
１つのメモリ・バンク・グループと、前記第１メモリ・
バンクおよび前記第２メモリ・バンクに結合されて、書
込みアドレスおよび読取りアドレスを、前記第１および
前記第２メモリ・バンクの任意の組合せに提供し、書込
みアドレスを前記第１メモリ・バンクに、読取りアドレ
スを前記第２メモリ・バンクに同時に転送するアドレス
・バスであって、前記読取りアドレスが前記書込みアド
レスから独立に選択されるアドレス・バス、を含むメモ
リを含む集積回路であって、前記第１メモリ・バンク内
の書込み動作を、前記第２メモリ・バンク内の独立した
読取り動作と同時に実行することができる集積回路。 （２２）前記メモリ・バンク・グループがｎ個のメモリ
・バンクを備え、前記アドレス・バスがｍ個の読取りパ
スおよび前記ｍ個の書込みパスを含み、２ｍがｎ以下で
あり、その結果、前記アドレス・バスが、ｍ個の前記メ
モリ・バンクのそれぞれに対して独立して選択されたｍ
個の読取りアドレスの１つ、およびｍ個の他の前記メモ
リ・バンクのそれぞれに対して独立して選択されたｍ個
の書込みアドレスの１つを同時に転送するように適合さ
れる集積回路であって、ｍ個の読取り動作およびｍ個の
書込み動作を前記２ｍ個のメモリ・バンクのそれぞれに
おいて同時に実行することができる、上記（２１）に記
載の集積回路。 （２３）前記読取りアドレスおよび前記書込みアドレス
の少なくとも１つが、前記メモリ・バンク・グループの
メモリ・ロケーション内に格納されたデータにアクセス
しリフレッシュするように適合された集積回路であっ
て、読取り、書込みまたはリフレッシュのいずれでもよ
い２ｍ個の動作を、前記２ｍ個のメモリ・バンクのそれ
ぞれにおいて同時に実行することができる、上記（２
２）に記載の集積回路。
【図１】複数のバンクが、スパイン領域の側面に沿って
配列されるが、どのバンクも互いに積み重ならない、従
来型複数バンク・タイプＤＲＡＭデバイスを示す図であ
る。
配列されるが、どのバンクも互いに積み重ならない、従
来型複数バンク・タイプＤＲＡＭデバイスを示す図であ
る。
【図２】複数のバンクが、スタック・バンク・アーキテ
クチャ内に配列される従来型複数バンク・タイプＤＲＡ
Ｍデバイスを示す図である。
クチャ内に配列される従来型複数バンク・タイプＤＲＡ
Ｍデバイスを示す図である。
【図３】本発明の一実施形態による、複数のメモリ・バ
ンクがスタック・バンク・アーキテクチャ内に配列され
て複数のメモリ・バンク・グループにグループ化され、
複数のメモリ・バンクに対応する複数のデコード・ユニ
ットが提供される複数バンク・タイプＤＲＡＭデバイス
を示す図である。
ンクがスタック・バンク・アーキテクチャ内に配列され
て複数のメモリ・バンク・グループにグループ化され、
複数のメモリ・バンクに対応する複数のデコード・ユニ
ットが提供される複数バンク・タイプＤＲＡＭデバイス
を示す図である。
【図４】本発明の一実施形態による、各メモリ・バンク
・グループが２つのメモリ・バンク・スタックを有し、
各メモリ・バンク・スタックが４つのメモリ・バンクを
備える、図３のデバイスと同様の複数バンク・タイプＤ
ＲＡＭデバイスを示す図である。
・グループが２つのメモリ・バンク・スタックを有し、
各メモリ・バンク・スタックが４つのメモリ・バンクを
備える、図３のデバイスと同様の複数バンク・タイプＤ
ＲＡＭデバイスを示す図である。
【図５】本発明の一実施形態による、複数動作の同時実
行のためのメモリ・バンク・グループおよびデコード・
ユニットの略図である。
行のためのメモリ・バンク・グループおよびデコード・
ユニットの略図である。
【図６】本発明の一実施形態による、デコード・ユニッ
トが４つのレジスタ・ユニットを備え、各レジスタ・ユ
ニットが複数の多重化ユニットを備える、図５の詳細な
略図である。
トが４つのレジスタ・ユニットを備え、各レジスタ・ユ
ニットが複数の多重化ユニットを備える、図５の詳細な
略図である。
【図７】本発明の一実施形態による、図６の多重化ユニ
ットの回路図である。
ットの回路図である。
【図８】本発明の一実施形態による、図６の行デコーダ
・ユニットおよび行ドライバ・ユニットの回路図であ
る。
・ユニットおよび行ドライバ・ユニットの回路図であ
る。
【符号の説明】
１ 半導体メモリ・チップ
１２ スパイン・エリア
１４ メモリ・バンク
１６Ａ メモリ・バンク・グループ
１６Ｂ メモリ・バンク・グループ
１６Ｃ メモリ・バンク・グループ
１６Ｄ メモリ・バンク・グループ
１８Ａ デコード・ユニット
１８Ｂ デコード・ユニット
１８Ｃ デコード・ユニット
１８Ｄ デコード・ユニット
フロントページの続き
(72)発明者 ルイス・スー
アメリカ合衆国12524 ニューヨーク州フ
ィッシュキル クロスビー・コート ７
(72)発明者 リーコン・ワン
アメリカ合衆国07645 ニュージャージー
州モントベール モーガン・コート ２
Ｆターム(参考） 5M024 AA50 BB07 BB35 BB36 BB39
DD73 EE30 PP01 PP02 PP03
PP10
Claims (23)
- 【請求項１】複数のメモリ・バンク・グループであっ
て、各グループが、スタック・バンク・アーキテクチャ
内に配列された複数のメモリ・バンクを備えるメモリ・
バンク・グループ、および、 読取り／書込み動作ために１つまたは複数のメモリ・バ
ンク内のロケーションに対する読取り／書込みバンク・
アドレスおよび読取り／書込みアドレスを転送するアド
レス・バス、を備える半導体メモリ・デバイスであっ
て、 前記メモリ・バンク・グループの少なくとも２つのそれ
ぞれのメモリ・バンクにおいて、前記読取りおよび書込
み動作を同時に実行することができる半導体メモリ・デ
バイス。 - 【請求項２】前記複数のメモリ・バンク・グループに対
応して提供される複数のデコード・ユニットをさらに備
える半導体メモリ・デバイスであって、前記読取り／書
込みバンク・アドレスが前記少なくとも２つのメモリ・
バンクに一致する場合に、各デコード・ユニットが、前
記少なくとも２つのメモリ・バンクに前記読取り／書込
みアドレスを同時に転送する、請求項１に記載の半導体
メモリ・デバイス。 - 【請求項３】前記アドレス・バスが、 前記読取り／書込み動作のために、前記読取り／書込み
バンク・アドレスおよび読取り／書込みアドレスを転送
するグローバル・アドレス・バス、 前記複数のデコード・ユニットに対応して提供される複
数の局所アドレス・バスであって、それぞれが、前記グ
ローバル・アドレス・バスおよび対応するデコード・ユ
ニット間で結合され、前記読取り／書込みバンク・アド
レスおよび読取り／書込みアドレスを前記対応するデコ
ード・ユニットに転送する局所アドレス・バス、 を備える、請求項２に記載の半導体メモリ・デバイス。 - 【請求項４】前記グローバル・アドレス・バスが、 前記読取り動作のために前記読取りバンク・アドレスを
転送するグローバル読取りバンク・アドレス・バスと、 前記書込み動作のために前記書込みバンク・アドレスを
転送するグローバル書込みバンク・アドレス・バスと、 前記読取り動作のために、前記読取りバンク・アドレス
に一致する前記メモリ・バンクの行アドレスを転送する
グローバル読取りアドレス・バスと、 前記書込み動作のために、前記書込みバンク・アドレス
に一致する前記メモリ・バンクの行アドレスを転送する
グローバル書込みアドレス・バス、 を備える、請求項３に記載の半導体メモリ・デバイス。 - 【請求項５】各局所アドレス・バスが、 前記グローバル読取りバンク・アドレス・バスおよび前
記対応するデコード・ユニット間で結合され、前記読取
りバンク・アドレスを転送する局所読取りバンク・アド
レス・バスと、 前記グローバル書込みバンク・アドレスおよび前記対応
するデコード・ユニット間で結合され、前記書込みバン
ク・アドレスを転送する局所書込みバンク・アドレス・
バスと、 前記グローバル読取りアドレス・バスおよび前記対応す
るデコード・ユニット間で結合され、前記読取り動作の
ための前記行アドレスを転送する局所読取りアドレス・
バスと、 前記グローバル書込みアドレス・バスおよび前記対応す
るデコード・ユニット間で結合され、前記書込み動作の
ための前記行アドレスを転送する局所書込みアドレス・
バス、 を備える、請求項４に記載の半導体メモリ・デバイス。 - 【請求項６】前記複数のデコード・ユニットのそれぞれ
が、各メモリ・バンク・グループの前記複数のメモリ・
バンクに対応して提供される複数のレジスタ・ユニット
を備え、前記読取り／書込みバンク・アドレスの１つが
前記対応するバンクに一致する場合に、各レジスタ・ユ
ニットが前記読取り動作または前記書込み動作のいずれ
かのための行選択信号を生成する、請求項５に記載の半
導体メモリ・デバイス。 - 【請求項７】各レジスタ・ユニットが、複数の多重化ユ
ニットを備え、各多重化ユニットが、前記読取り／書込
みバンク・アドレスおよび前記読取り／書込みアドレス
を受け取って行選択ビット信号を生成し、前記行選択信
号が、同じレジスタ・ユニットの前記複数の多重化ユニ
ットからの前記行選択ビット信号の組合せを含む、請求
項６に記載の半導体メモリ・デバイス。 - 【請求項８】前記対応するメモリ・バンクの１行を選択
的に活動化するために、前記行選択信号が、前記対応す
るメモリ・バンクの行デコーダ・ブロックに提供され
る、請求項７に記載の半導体メモリ・デバイス。 - 【請求項９】前記行デコーダ・ブロックが、 前記対応するメモリ・バンク内の複数のワード・ライン
に対応して提供される複数の行デコーダであって、前記
行選択信号が前記対応する行に一致する場合に、各行デ
コーダが、前記レジスタ・ユニットから前記行選択信号
を受け取って行活動化信号を生成する行デコーダ、およ
び前記複数の行デコーダに対応して提供される複数のワ
ード・ライン・ドライバであって、各ワード・ライン・
ドライバが、前記対応する行デコーダからの前記行活動
化信号に基づいて、前記対応するワード・ラインを活動
化するワード・ライン・ドライバ、 を備える、請求項８に記載の半導体メモリ・デバイス。 - 【請求項１０】各多重化ユニットが、 前記行選択ビット信号を生成するラッチ・ユニットと、 ラッチ・ユニットをあらかじめ調整する事前充電手段
と、 前記読取りバンク・アドレスおよび読取りアドレスをデ
コードする第１デコード手段と、 前記書込みバンク・アドレスおよび書込みバンク・アド
レスをデコードする第２デコード・パス、 を備える、請求項９に記載の半導体メモリ・デバイス。 - 【請求項１１】前記ラッチ・ユニットが、 入力／出力端末を有する第１インバータと、 入力／出力端末を有する第２インバータと、 前記第１インバータの出力端末と前記第２インバータの
入力端末を相互接続する第１相互接続ラインと、 前記第２インバータの出力端末を前記第１インバータの
入力端末に相互接続する第２相互接続ラインと、 前記第１相互接続ライン上に形成され前記行選択ビット
信号を生成する出力ノード、 を備える、請求項１０に記載の半導体メモリ・デバイ
ス。 - 【請求項１２】前記事前充電手段が、第１スイッチング
手段を介して前記第２相互接続ライン上に形成される第
１ノードに接続される第１電圧源を備え、前記第１スイ
ッチング手段が、事前充電信号ラインに接続された制御
電極を有する、請求項１１に記載の半導体メモリ・デバ
イス。 - 【請求項１３】前記第１デコード手段が、 前記第１ノードおよび前記第１インバータの前記入力端
末間で形成された第２ノードと第３ノードの間で結合さ
れ、前記局所読取りバンク・アドレス・バスに接続され
た制御電極を有する第２スイッチと、 前記第３ノードおよび第２電圧源間で結合され、前記局
所読取りアドレス・バスに接続された制御電極を有する
第３スイッチと、 を備える、請求項１２に記載の半導体メモリ・デバイ
ス。 - 【請求項１４】前記第２デコード手段が、 前記第１ノードおよび前記第２インバータの前記出力端
末間で形成された第４ノードと第５ノードの間で結合さ
れ、前記局所書込みバンク・アドレス・バスに接続され
た制御電極を有する第４スイッチ、および前記第５ノー
ドおよび前記第２電源間で結合され、前記局所書込みア
ドレス・バスに接続された制御電極を有する第５スイッ
チ、 を備える、請求項１３に記載の半導体メモリ・デバイ
ス。 - 【請求項１５】前記読取りバンク・アドレスおよび前記
読取りアドレスがリフレッシュ動作を実行するために使
用され、その結果、前記読取り／書込み動作または前記
リフレッシュ／書込み動作のいずれかが、各メモリ・バ
ンク・グループ以内で同時に実行される、請求項２に記
載の半導体メモリ・デバイス。 - 【請求項１６】複数のメモリ・バンク・グループであっ
て、各グループが、スタック・バンク・アーキテクチャ
内に配列された複数のメモリ・バンクを備えるメモリ・
バンク・グループ、および読取り／書込み／リフレッシ
ュ動作のために、メモリ・バンク・グループの１つまた
は複数のメモリ・バンク内のロケーションに対する読取
り／書込みバンク・アドレスおよび読取り／書込みアド
レスを転送するアドレス・バス、を備える半導体メモリ
・デバイスであって、 各メモリ・バンク・グループが、その少なくとも２つの
メモリ・バンク上で前記読取り、書込み、およびリフレ
ッシュ動作の少なくとも２つを同時に実行する半導体メ
モリ・デバイス。 - 【請求項１７】各メモリ・バンク・グループが、その少
なくとも２つのメモリ・バンク上で前記読取り／書込み
動作または前記リフレッシュ／書込み動作のいずれかを
同時に実行する、請求項１６に記載の半導体メモリ・デ
バイス。 - 【請求項１８】前記複数のメモリ・バンク・グループに
対応して提供される複数のデコード・ユニットをさらに
備える半導体メモリ・デバイスであって、前記読取り／
書込みバンク・アドレスが前記読取り／書込み／リフレ
ッシュ動作のための前記少なくとも２つメモリ・バンク
に一致する場合に、各デコード・ユニットが、前記少な
くとも２つのメモリ・バンクに前記読取り／書込みアド
レスを同時に転送する、請求項１７に記載の半導体メモ
リ・デバイス。 - 【請求項１９】前記複数のデコード・ユニットのそれぞ
れが、各メモリ・バンク・グループの前記複数のメモリ
・バンクに対応して提供される複数のレジスタ・ユニッ
トを備え、前記読取りバンク・アドレスが前記対応する
バンクに一致する場合に、各レジスタ・ユニットが、前
記読取り動作または前記リフレッシュ動作のいずれかの
ための行選択信号を生成し、前記書込みバンク・アドレ
スが前記対応するバンクに一致する場合には、前記書込
み動作のための行選択信号を生成する、請求項１８に記
載の半導体メモリ・デバイス。 - 【請求項２０】各レジスタ・ユニットが、複数の多重化
ユニットを備え、前記読取りバンク・アドレスが前記対
応するバンクに一致する場合には、各多重化ユニット
が、前記読取りアドレスを受け取り前記読取り動作また
は前記リフレッシュ動作のための行選択ビット信号を生
成し、前記書込みバンク・アドレスが前記対応するバン
クに一致する場合には、前記書込みアドレスを受け取り
前記書込み動作のための行選択ビット信号を生成する、
請求項１８に記載の半導体メモリ・デバイス。 - 【請求項２１】スタック・バンク・アーキテクチャ内に
配列された少なくとも第１メモリ・バンクおよび第２メ
モリ・バンクを含む複数のメモリ・バンクを備える少な
くとも１つのメモリ・バンク・グループと、 前記第１メモリ・バンクおよび前記第２メモリ・バンク
に結合されて、書込みアドレスおよび読取りアドレス
を、前記第１および前記第２メモリ・バンクの任意の組
合せに提供し、書込みアドレスを前記第１メモリ・バン
クに、読取りアドレスを前記第２メモリ・バンクに同時
に転送するアドレス・バスであって、前記読取りアドレ
スが前記書込みアドレスから独立に選択されるアドレス
・バス、を含むメモリを含む集積回路であって、 前記第１メモリ・バンク内の書込み動作を、前記第２メ
モリ・バンク内の独立した読取り動作と同時に実行する
ことができる集積回路。 - 【請求項２２】前記メモリ・バンク・グループがｎ個の
メモリ・バンクを備え、前記アドレス・バスがｍ個の読
取りパスおよび前記ｍ個の書込みパスを含み、２ｍがｎ
以下であり、その結果、前記アドレス・バスが、ｍ個の
前記メモリ・バンクのそれぞれに対して独立して選択さ
れたｍ個の読取りアドレスの１つ、およびｍ個の他の前
記メモリ・バンクのそれぞれに対して独立して選択され
たｍ個の書込みアドレスの１つを同時に転送するように
適合される集積回路であって、ｍ個の読取り動作および
ｍ個の書込み動作を前記２ｍ個のメモリ・バンクのそれ
ぞれにおいて同時に実行することができる、請求項２１
に記載の集積回路。 - 【請求項２３】前記読取りアドレスおよび前記書込みア
ドレスの少なくとも１つが、前記メモリ・バンク・グル
ープのメモリ・ロケーション内に格納されたデータにア
クセスしリフレッシュするように適合された集積回路で
あって、読取り、書込みまたはリフレッシュのいずれで
もよい２ｍ個の動作を、前記２ｍ個のメモリ・バンクの
それぞれにおいて同時に実行することができる、請求項
２２に記載の集積回路。
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