JP2008084516A - 半導体メモリ装置 - Google Patents

半導体メモリ装置 Download PDF

Info

Publication number
JP2008084516A
JP2008084516A JP2007192687A JP2007192687A JP2008084516A JP 2008084516 A JP2008084516 A JP 2008084516A JP 2007192687 A JP2007192687 A JP 2007192687A JP 2007192687 A JP2007192687 A JP 2007192687A JP 2008084516 A JP2008084516 A JP 2008084516A
Authority
JP
Japan
Prior art keywords
global
core line
read
bank
global core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2007192687A
Other languages
English (en)
Inventor
Nak-Kyu Park
洛圭 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008084516A publication Critical patent/JP2008084516A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

【課題】読み出し動作及び書き込み動作の際、バンク領域を区分して使用しようとするグローバル線のローディングを低減し、周辺領域でないバンク領域でバンクストローブ信号を生成する半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、グローバル入出力線と、第１グローバルコア線と、第２グローバルコア線と、前記グローバル入出力線と第１グローバルコア線及び第２グローバルコア線との間に形成されるグローバルコア線コントローラと、該グローバルコア線コントローラと前記第１グローバルコア線とを介して接続される第１バンクと、前記グローバルコア線コントローラと前記第２グローバルコア線とを介して接続される第２バンクとを備える。
【選択図】図６

Description

本発明は、半導体設計技術に関し、特に、マルチバンク（ｍｕｌｔｉ ｂａｎｋ）を有する半導体メモリ装置に関する。
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、性能などを高めるため、メモリの集積度を２５６Ｍから５１２Ｍへと、５１２Ｍから１Ｇへと高められ、それとともにコストも高まっている。また、これまでの４バンク構造から８バンク構造へと、８バンク構造から１６バンク構造を支援するよう発展し続けている。
このように、集積度及びマルチバンクの増加において様々な問題があるが、本発明では、外部から入力されたデータを指定されたバンクのセルに伝達するために、データを載せて送信する書き込みグローバル入出力線（以下、「ＷＧＩＯ＿ＩＯ」）、及び書き込みグローバルコア線（以下、「ＷＧＩＯ＿ＣＯＲＥ」）、並びに、指定されたバンクのセルのデータを外部に伝達するために、データを載せて送信する読み出しグローバルコア線（以下、「ＲＧＩＯ＿ＣＯＲＥ」）、及び読み出しグローバル入出力線（以下、「ＲＧＩＯ＿ＩＯ」）について説明する。
図１は、従来のＤＲＡＭの一部のレイアウトを説明するためのブロック図であり、特に、メモリ容量が５１２Ｍ、８バンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７を有し、一回のカラム動作によってデータの読み出し及び書き込み動作が３２ビットずつ行われる「ｘ３２」動作モード（３２個のＤＱパッドを備える）を有し、４ビットプリフェッチのアーキテクチャ（ａｒｃｈｉｔｅｃｔｕｒｅ）を有するＤＲＡＭを示している。
参考に、ＤＲＡＭは、データオプションモード（例えば、ｘ４、ｘ８、ｘ１６、ｘ３２をいう）に応じてマルチビット構造の入出力経路が設計されている。このため、同じ容量を有する半導体メモリ装置であっても、互いに異なる構成を有する可能性がある。言い換えると、半導体メモリ装置は、「ｘ４」、「ｘ８」、「ｘ１６」、及び「ｘ３２」動作モードを全て満足させ得るように設計して製作した後、オプション処理を行って最終的に「ｘ４」、「ｘ８」、「ｘ１６」、及び「ｘ３２」動作モードで動作するように構成する。
図１に示すように、全体の５１２Ｍメモリは、４個のクォーター（ｑｕａｒｔｅｒ）ＱＡ、ＱＢ、ＱＣ、ＱＤに分けられる。１２８Ｍの単位の各クォーターＱＡ、ＱＢ、ＱＣ、ＱＤは、対応するパッド（ＤＱ<０：３１>）を介してデータの読み出し動作及び書き込み動作を行う。すなわち、「ＱＡ」クォーターは、「ＤＱ<０：７>」に対応し、「ＱＢ」クォーターは、「ＤＱ<８：１５>」に対応し、「ＱＣ」クォーターは、「ＤＱ<１６：２３>」に対応し、「ＱＤ」クォーターは、「ＤＱ<２４：３１>」にそれぞれ対応して読み出し動作及び書き込み動作を行う。
例えば、「ｘ３２」動作モードの書き込み動作の場合、３２個のパッド（ＤＱ<０：３１>）に入力されたデータは、各クォーターＱＡ、ＱＢ、ＱＣ、ＱＤに該当するバンク（ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７のうちのいずれか１つ）に入力される。それに対し、読み出し動作の場合、各クォーターＱＡ、ＱＢ、ＱＣ、ＱＤに該当するバンク（ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７のうちのいずれか１つ）から、それぞれ対応するパッド（ＤＱ<０：３１>）を介して３２ビットのデータを出力する。
一方、チップ中央に配置されたストローブデコーダ１０は、各バンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７のうち、該当するバンクをアクティブにするバンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>を出力して各クォーターＱＡ、ＱＢ、ＱＣ、ＱＤの中央側２０Ａ、２０Ｂ、２０Ｃ、２０Ｄに提供する。図１に示すように、各クォーターＱＡ、ＱＢ、ＱＣ、ＱＤの中央側２０Ａ、２０Ｂ、２０Ｃ、２０Ｄは、１つのブロックとして示したが、事実上、バンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>を受信する読み出し・書き込みストローブ信号生成部（図３で説明することにする）、入力データバッファ（図４で説明することにする）、及び出力データバッファ（図５で説明することにする）がそれぞれ構成されている。
図２は、図１のストローブデコーダ１０を説明するためのブロック図である。
同図に示すように、ストローブデコーダ１０は、読み出し動作及び書き込み動作におけるカラム動作の際にアクティブになるカラムストローブ信号ＳＴＲＯＢＥ＿ＰＲＥ、及び８個のバンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７の情報（ＣＡＳＴ<０：２>）を受信してバンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>を出力する。
図３の読み出し・書き込みストローブ信号生成部２３Ａは、８ビットのバンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>のうち、例えば、「ＢＡＮＫ０」で示すバンクをアクティブにするバンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＮＫ<０>と読み出し・書き込み信号ＷＴＲＺＴとを受信して該当するバンクに対応する読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０>と書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＢＡＮＫ<０>とを出力する。
ここで、読み出し・書き込み信号ＷＴＲＺＴは、書き込み動作の場合、論理「ハイ」となり、読み出し動作の場合、論理「ロー」となる信号である。そのため、読み出し又は書き込み動作が決定されると、バンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＭＫ<０：７>に応じて各バンクに対応する読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>又は書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>が生成され、選択バンクがアクティブになり、読み出し動作及び書き込み動作を行うようになる。
一方、読み出し・書き込みストローブ信号生成部２３Ａは、読み出し動作及び書き込み動作において、読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>及び書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>のより安定したタイミングマッチングのため、第１遅延部Ｄ１及び第２遅延部Ｄ２を備える。
再び、図１を参照して更に詳しい従来の構造及び動作を説明する。
説明の便宜上、「ＱＡ」クォーターを中心に説明する。また、「ＱＡ」クォーターに対応するパッドＤＱ<０：７>に接続された書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０：７>、ＷＧＩＯ＿ＩＯ＿ＯＤ０<０：７>、ＷＧＩＯ＿ＩＯ＿ＥＶ１<０：７>、ＷＧＩＯ＿ＩＯ＿ＯＤ１<０：７>、読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＩＯ＿ＯＤ０<０：７>、ＲＧＩＯ＿ＩＯ＿ＥＶ１<０：７>、ＲＧＩＯ＿ＩＯ＿ＯＤ１<０：７>、各バンクに接続された書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>、ＷＧＩＯ＿ＣＯＲＥ＿ＯＤ０<０：７>、ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ１<０：７>、ＷＧＩＯ＿ＣＯＲＥ＿ＯＤ１<０：７>、及び読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＯＤ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ１<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＯＤ１<０：７>は、４ビットプリフェッチ動作のためのものであるため、以下、プリフェッチ動作は、省略して説明する。すなわち、書き込み動作の際のデータを伝達する書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０：７>、ＷＧＩＯ＿ＩＯ＿ＯＤ０<０：７>、ＷＧＩＯ＿ＩＯ＿ＥＶ１<０：７>、ＷＧＩＯ＿ＩＯ＿ＯＤ１<０：７>のうち、「ＷＧＩＯ＿ＩＯ＿ＥＶ０<０：７>」で示す書き込みグローバル入出力線を代表として、書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>、ＷＧＩＯ＿ＣＯＲＥ＿ＯＤ０<０：７>、ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ１<０：７>、ＷＧＩＯ＿ＣＯＲＥ＿ＯＤ１<０：７>のうち、「ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>」で示す書き込みグローバルコア線を代表として説明する。また、読み出し動作の際のデータを伝達する読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＯＤ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ１<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＯＤ１<０：７>のうち、「ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>」で示す読み出しグローバルコア線を代表として、読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＩＯ＿ＯＤ０<０：７>、ＲＧＩＯ＿ＩＯ＿ＥＶ１<０：７>、ＲＧＩＯ＿ＩＯ＿ＯＤ１<０：７>のうち、「ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>」で示す読み出しグローバル入出力線を用いて説明する。
以下、書き込み動作を説明すると、外部から該当する「ＱＡ」クォーターのバンクに入力される８ビットデータは、「ＤＱ<０：７>」パッドを介して書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０：７>に入力される。この入力データは、入力データバッファに入力され、書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>を介して、アクティブになった該当するバンクに伝達される。
図４は、入力データバッファ２１Ａを説明するための回路図である。以下、説明の便宜上、書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０：７>のうち、「ＷＧＩＯ＿ＩＯ＿ＥＶ０<０>」で示す書き込みグローバル入出力線を代表として説明する。また、書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>のうち、「ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０>」で示す書き込みグローバルコア線を代表として説明する。
入力データバッファ２１Ａは、書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０>を介して入力されるデータをバッファリングするインバータＩＮＶ１、ＩＮＶ２、及びリピートするインバータＩＮＶ３、ＩＮＶ４で構成され、データを書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０>に出力する。
再び、図１を参照して、読み出し動作を説明する。
例えば、「ＢＡＮＫ０」で示すバンクの８ビットデータは、読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>を介して読み出しデータバッファに入力され、読み出しデータバッファの出力信号は、読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>を介して当該パッドＤＱ<０：７>に伝達され、出力される。
図５は、出力データバッファ２２Ａを説明するための回路図である。以下、説明の便宜上、読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>のうち、「ＲＧＩＯ＿ＩＯ＿ＥＶ０<０>」で示す読み出しグローバル入出力線を代表として説明する。また、読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０：７>のうち、「ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０>」で示す読み出しグローバルコア線を代表に説明する。
図５の出力データバッファ２２Ａは、読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＥＶ０<０>を介して入力されるデータをリピートするインバータＩＮＶ５、ＩＮＶ６、及びバッファリングするインバータＩＮＶ７、ＩＮＶ８で構成され、データを読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０>に出力する。
上述のように、近年は、集積度が５１２Ｍから１Ｇへ、マルチバンクは、８バンクから１６バンクへと発展する傾向であることから、従来のような構造では各グローバル線のローディング及び接合（ｊｕｎｃｔｉｏｎ）が２倍以上となって、各グローバル線を介して移動するデータのタイミング遅延及び電圧レベルのスロップ（ｓｌｏｐｅ）が発生し、結局、正常な動作ができなくなる。
また、チップの中央、すなわち、周辺（ｐｅｒｉ）領域に位置するストローブデコーダ１０から出力されるバンクストローブ信号ＭＳＴＲＯＢＥ＿ＢＡＮＫ<０：７>は、バンクが多くなるにつれて増加し、その信号を伝達するグローバル線の数も増加してシールド線（ｓｈｉｅｌｄｉｎｇ ｌｉｎｅ）が増加する。結局、レイアウトが大きくなるという問題が発生する。
特開平１０−１９９２９２ 特開２００６−１７３６４３
本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、読み出し動作及び書き込み動作の際、バンク領域を区分して使用しようとするグローバル線のローディングを低減し、周辺領域でないバンク領域でバンクストローブ信号を生成する半導体メモリ装置を提供することにある。
上記の目的を達成するための本発明は、グローバル入出力線と、第１グローバルコア線と、第２グローバルコア線と、前記グローバル入出力線と第１グローバルコア線及び第２グローバルコア線との間に形成されるグローバルコア線コントローラと、該グローバルコア線コントローラと前記第１グローバルコア線とを介して接続される第１バンクと、前記グローバルコア線コントローラと前記第２グローバルコア線とを介して接続される第２バンクとを備えることを特徴とする半導体メモリ装置を提供する。
好ましく、前記グローバルコア線コントローラは、前記第１グローバルコア線と第２グローバルコア線とを区分して制御することを特徴とする。
本発明は、例えば、「ＱＡ」クォーターの中央側に配置されたグローバルコア線コントローラを中心に左側領域のバンクと右側領域のバンクとに区分して読み出し動作及び書き込み動作の際にデータを伝達するグローバルコア線のローディングを低減する。特に、読み出し動作の際は、選択されたバンク領域に接続されたグローバルコア線はデータを伝達し、その他のバンク領域に接続されたグローバルコア線はプリチャージさせる。また、バンク領域でバンクストローブ信号を生成することによって、その信号を伝達するグローバル線を低減させた。
すなわち、第一発明では、グローバル入出力線と、第１グローバルコア線と、第２グローバルコア線と、前記グローバル入出力線と第１グローバルコア線及び第２グローバルコア線との間に形成されるグローバルコア線コントローラと、該グローバルコア線コントローラと前記第１グローバルコア線とを介して接続される第１バンクと、前記グローバルコア線コントローラと前記第２グローバルコア線とを介して接続される第２バンクとを備えることを特徴とする半導体メモリ装置を提供する。
第二発明では、第一発明を基本とし、さらに、前記グローバルコア線コントローラが、前記第１グローバルコア線と第２グローバルコア線とを区分して制御することを特徴とする半導体メモリ装置を提供する。
第三発明では、第一発明を基本とし、さらに、前記第１グローバルコア線が、第１読み出しグローバルコア線及び第１書き込みグローバルコア線を備え、前記第２グローバルコア線が、第２読み出しグローバルコア線及び第２書き込みグローバルコア線を備えることを特徴とする半導体メモリ装置を提供する。
第四発明では、第三発明を基本とし、さらに、読み出し動作の際、前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のうちのいずれか１つを介してデータを伝達し、他の１つの読み出しグローバルコア線は、プリチャージさせることを特徴とする半導体メモリ装置を提供する。
第五発明では、第三発明を基本とし、さらに、前記グローバルコア線コントローラが、前記第１バンク情報及び第２バンク情報と、読み出しストローブ信号及び書き込みストローブ信号とに応答し、前記第１バンク及び第２バンクのうちのいずれか１つをアクティブにさせるバンクアクティブ化手段を備えることを特徴とする半導体メモリ装置を提供する。
第六発明では、第五発明を基本とし、さらに、読み出し・書き込み情報、及びカラム動作のためのストローブ信号を受信して、読み出し動作の際にアクティブになる前記読み出しストローブ信号と、書き込み動作の際にアクティブになる前記書き込みストローブ信号とを出力する読み出し・書き込みストローブ信号のアクティブ化手段を更に備えることを特徴とする半導体メモリ装置を提供する。
第七発明では、第五発明を基本とし、さらに、前記グローバルコア線コントローラが、前記読み出しストローブ信号、並びに前記第１バンク情報及び第２バンク情報に応答して、前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のうちのいずれか１つ（前記アクティブになったバンクの外のバンクに接続された読み出しグローバルコア線）をプリチャージさせる制御信号を生成する制御信号生成手段を備えることを特徴とする半導体メモリ装置を提供する。
第八発明では、第七発明を基本とし、さらに、前記制御信号が、前記バンクがアクティブになる時点より先にアクティブになることを特徴とする半導体メモリ装置を提供する。
第九発明では、第七発明を基本とし、前記グローバル入出力線が、読み出しグローバル入出力線及び書き込みグローバル入出力線を備えることを特徴とする半導体メモリ装置を提供する。
第十発明では、第九発明を基本とし、さらに、前記グローバルコア線コントローラが、前記読み出しストローブ信号を受信して、前記読み出しグローバルコア線のデータが前記読み出しグローバル入出力線に伝達されるようにする出力ストローブ信号を生成する出力ストローブ信号生成手段を備えることを特徴とする半導体メモリ装置を提供する。
第十一発明では、第十発明を基本とし、さらに、前記出力ストローブ信号が、前記バンクがアクティブになる時点より後にアクティブになることを特徴とする半導体メモリ装置を提供する。
第十二発明では、第十発明を基本とし、さらに、前記制御信号が、前記第１読み出しグローバルコア線をプリチャージさせる第１制御信号と、前記第２読み出しグローバルコア線をプリチャージさせる第２制御信号とであることを特徴とする半導体メモリ装置を提供する。
第十三発明では、第十二発明を基本とし、さらに、前記グローバルコア線コントローラが、前記第１バンク情報及び第２バンク情報に応答し、前記書き込みグローバル入出力線を介して入力されるデータを前記第１書き込みグローバルコア線及び第２書き込みグローバルコア線のうちのいずれか１つに伝達する入力データ伝達手段を備えることを特徴とする半導体メモリ装置を提供する。
第十四発明では、第十三発明を基本とし、さらに、前記入力データ伝達手段が、前記バンク情報のうちの少なくともいずれか１つと読み出し・書き込み情報とを受信する制御部と、前記書き込みグローバル入出力線を介してデータを受信する入力部と、前記制御部の出力信号に応答し、前記入力部の出力信号を前記第１書き込みグローバルコア線及び第２書き込みグローバルコア線のうちのいずれか１つに選択的に伝達する伝達部とを備えることを特徴とする半導体メモリ装置を提供する。
第十五発明では、第十四発明を基本とし、さらに、前記伝達部の出力信号をラッチするラッチ部を更に備えることを特徴とする半導体メモリ装置を提供する。
第十六発明では、第十二発明を基本とし、さらに、前記グローバルコア線コントローラが、前記第１制御信号及び第２制御信号に応答して前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のうちのいずれか１つのデータを前記読み出しグローバル入出力線に伝達する出力データ伝達手段を備えることを特徴とする半導体メモリ装置を提供する。
第十七発明では、第十六発明を基本とし、さらに、前記出力データ伝達手段が、前記第１制御信号及び第２制御信号に応答して前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のデータを選択的に出力する選択部と、前記出力ストローブ信号に応答して前記選択部の出力信号を伝達する伝達部と、該伝達部の出力信号を前記読み出しグローバル入出力線に出力する出力部とを備えることを特徴とする半導体メモリ装置を提供する。
第十八発明では、第十七発明を基本とし、さらに、前記伝達部の出力信号をラッチするラッチ部を更に備えることを特徴とする半導体メモリ装置を提供する。
本発明及び本発明の動作上の利点、並びに、本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を示す添付図面及び添付図面に記載された内容を参照するべきである。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
図６は、本発明に係るＤＲＡＭの一部のレイアウトを説明するためのブロック図であって、特に、メモリ容量が１Ｇで、１６バンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７、ＢＡＮＫ８、ＢＡＮＫ９、ＢＡＮＫ１０、ＢＡＮＫ１１、ＢＡＮＫ１２、ＢＡＮＫ１３、ＢＡＮＫ１４、ＢＡＮＫ１５を有し、一回のカラム動作でデータの読み出し動作及び書き込み動作が３２ビットずつ行われる「ｘ３２」動作モードを有し、４ビットプリフェッチのアーキテクチャを有するＤＲＡＭを示している。
同図に示すように、全体の１Ｇメモリは、４個のクォーター（ｑｕａｒｔｅｒ）ＱＡ、ＱＢ、ＱＣ、ＱＤに分けられる。２５６Ｍ単位の各クォーターＱＡ、ＱＢ、ＱＣ、ＱＤは、対応するパッド（ＤＱ<０：３１>）を介してデータの読み出し動作及び書き込み動作を行う。すなわち、「ＱＡ」クォーターは、「ＤＱ<０：７>」に対応し、「ＱＢ」クォーターは、「ＤＱ<８：１５>」に対応し、「ＱＣ」クォーターは、「ＤＱ<１６：２３>」に対応し、「ＱＤ」クォーターは、「ＤＱ<２４：３１>」にそれぞれ対応して読み出し動作及び書き込み動作を行う。
詳しい構造及び動作の説明は、従来同様「ＱＡ」クォーターを中心にプリフェッチ動作についての説明を省略して説明する。
「ＱＡ」クォーターの１６個のバンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４、ＢＡＮＫ５、ＢＡＮＫ６、ＢＡＮＫ７、ＢＡＮＫ８、ＢＡＮＫ９、ＢＡＮＫ１０、ＢＡＮＫ１１、ＢＡＮＫ１２、ＢＡＮＫ１３、ＢＡＮＫ１４、ＢＡＮＫ１５は、グローバルコア線コントローラ１００を中心に対称配置され、左側領域のバンクＢＡＮＫ０、ＢＡＮＫ２、ＢＡＮＫ４、ＢＡＮＫ６、ＢＡＮＫ８、ＢＡＮＫ１０、ＢＡＮＫ１２、ＢＡＮＫ１４（以下、「ＬＥＦＴ＿ＢＡＮＫ」）と、右側領域のバンクＢＡＮＫ１、ＢＡＮＫ３、ＢＡＮＫ５、ＢＡＮＫ７、ＢＡＮＫ９、ＢＡＮＫ１１、ＢＡＮＫ１３、ＢＡＮＫ１５（以下、「ＲＩＧＨＴ＿ＢＡＮＫ」）とに区分される。左側領域のバンク（ＬＥＦＴ＿ＢＡＮＫ）及びグローバルコア線コントローラ１００は、左側グローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>に接続されており、右側領域のバンク（ＲＩＧＨＴ＿ＢＡＮＫ）及びグローバルコア線コントローラ１００は、右側グローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>と接続されている。そして、グローバルコア線コントローラ１００及びパッドＤＱ<０：７>は、グローバル入出力線ＷＧＩＯ＿ＩＯ＿ＲＩＧＨＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＩＯ＿ＲＩＧＨＴ＿ＥＶ０<０：７>に接続されている。
本発明に係るこのような構成は、「ＱＡ」クォーターの中央側に配置されているグローバルコア線コントローラ１００を用いて、左側グローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>と、右側グローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>とを区分して制御するためのものである。
ここで、左側グローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>は、書き込み動作の際にデータを伝達する左側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>と、読み出し動作の際にデータを伝達する左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>とに区分され、右側グローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>も、書き込み動作の際にデータを伝達する右側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>と、読み出し動作の際にデータを伝達する右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>とに区分される。また、グローバル入出力線ＷＧＩＯ＿ＩＯ＿ＲＩＧＨＴ＿ＥＶ０<０：７>、ＲＧＩＯ＿ＩＯ＿ＲＩＧＨＴ＿ＥＶ０<０：７>も、書き込み動作の際にデータを伝達する書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＲＩＧＨＴ＿ＥＶ０<０：７>と、読み出し動作の際にデータを伝達する読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＲＩＧＨＴ＿ＥＶ０<０：７>とに区分される。
一方、「ＱＡ」クォーターの中心側に配置されたグローバルコア線コントローラ１００には、「ＱＡ」クォーター内の１６個のバンク（ＬＥＦＴ＿ＢＡＮＫ、ＲＩＧＨＴ＿ＢＡＮＫ）のうち、所望のバンクをアクティブにするバンク活性化部、出力ストローブ信号生成部、制御信号生成部、入力データ伝達部、及び出力データ伝達部を備える。
図７は、図６のグローバルコア線コントローラ１００のバンク活性化部１１０を説明するための図である。
同図に示すように、１６個のバンク（ＬＥＦＴ＿ＢＡＮＫ、ＲＩＧＨＴ＿ＢＡＮＫ）情報（ＣＡＳＴ<０：３>）と、書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＰＲＥ、及び読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＰＲＥを受信したバンク活性化部１１０は、所望のバンクをアクティブにするバンクストローブ信号ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０、２、４、６、８、１０、１２、１４>、ＲＳＴＲＯＢＥ＿ＢＡＮＫ<１、３、５、７、９、１１、１３、１５>、ＷＳＴＲＯＢＥ＿ＢＡＮＫ<０、２、４、６、８、１０、１２、１４>、及びＷＳＴＲＯＢＥ＿ＢＡＮＫ<１、３、５、７、９、１１、１３、１５>を出力する。
ここで、「ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０、２、４、６、８、１０、１２、１４>」は、読み出し動作の際、左側領域のバンクのうちのいずれか１つをアクティブにするストローブ信号であって、「ＲＳＴＲＯＢＥ＿ＢＡＮＫ<１、３、５、７、９、１１、１３、１５>」は、読み出し動作の際、右側領域のバンクのうちのいずれか１つをアクティブにするストローブ信号であって、「ＷＳＴＲＯＢＥ＿ＢＡＮＫ<０、２、４、６、８、１０、１２、１４>」は、書き込み動作の際、左側領域のバンクのうちのいずれか１つをアクティブにするストローブ信号であって、「ＷＳＴＲＯＢＥ＿ＢＡＮＫ<１、３、５、７、９、１１、１３、１５>」は、書き込み動作の際右側領域のバンクのうちのいずれか１つをアクティブにするストローブ信号である。
一方、ストローブ信号活性化部１１１は、読み出し動作及び書き込み動作において、カラム動作の際にアクティブになるカラムストローブ信号ＳＴＲＯＢＥ＿ＰＲＥと、読み出し・書き込み信号ＷＴＲＺＴとを受信して書き込み動作の際にアクティブになる書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＰＲＥと、読み出し動作の際にアクティブになる読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＰＲＥとを出力する。
図８は、図６のグローバルコア線コントローラ１００の出力ストローブ信号生成部１２０を説明するための図である。
同図に示すように、出力ストローブ信号生成部１２０は、読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＰＲＥを受信し、所定時間後に出力ストローブ信号ＲＳＴＲＯＢＥ＿ＩＯとして出力する第３遅延部１２１を備える。実質的に読み出し動作の際、バンク領域の８ビットデータは、この出力ストローブ信号ＲＳＴＲＯＢＥ＿ＩＯに応答して読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>に伝達される。このような動作の説明は、図１１及び図１３を介して更に詳しく説明する。
図９は、図６のグローバルコア線コントローラ１００の制御信号生成部１３０を説明するための図である。
同図に示すように、制御信号生成部１３０は、バンク情報（ＣＡＳＴ<０：３>）のうち、例えば、「ＣＡＳＴ<０>」で示すバンク情報（右側領域のバンクと左側領域のバンクとを区分できる情報）に応じて右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>と左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>とのうちのいずれか１つをプリチャージさせる制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＲＩＧＨＴ＿Ｂ、ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂを生成する。
ここで、「ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＲＩＧＨＴ＿Ｂ」制御信号は、論理「ロー」でアクティブになる信号であって、左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>を論理「ロー」にプリチャージさせ、「ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂ」制御信号は、論理「ロー」でアクティブになる信号であって、右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>を論理「ロー」にプリチャージさせる。
一方、図９の第４延部１３１、第５遅延部１３２、及び図８の第３遅延部１２１は、読み出し動作において、より安定したタイミングマッチングのためのものである。例えば、左側領域のバンク（ＬＥＦＴ＿ＢＡＮＫ）のうちのいずれか１つで読み出し動作を行う場合、左側領域のバンク（ＬＥＦＴ＿ＢＡＮＫ）のうちのいずれか１つをアクティブにするバンクストローブ信号（ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０、２、４、６、８、１０、１２、１４>のうちのいずれか１つ）と、右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>をプリチャージさせる制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂ、及び出力ストローブ信号ＲＳＴＲＯＢＥ＿ＩＯのアクティブ化のタイミングは、選択されたバンクストローブ信号より制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂの方が先にアクティブになり、選択されたバンクストローブ信号より出力ストローブ信号ＲＳＴＲＯＢＥ＿ＩＯが後でアクティブになる。
図１０は、図６のグローバルコア線コントローラ１００に備えられた入力データ伝達部１４０を説明するための図である。
説明の便宜上、書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０：７>のうち、「ＷＧＩＯ＿ＩＯ＿ＥＶ０<０>」で示す書き込みグローバル入出力線を代表として説明する。また、左側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>のうち、「ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>」で示す左側書き込みグローバルコア線を代表として説明し、右側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>のうち、「ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>」で示す右側書き込みグローバルコア線を代表として説明する。
同図に示すように、入力データ伝達部１４０は、書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０>を介してデータを受信するデータ入力部１４１と、読み出し・書き込み信号ＷＴＲＺＴ及びバンク情報（例えば、ＣＡＳＴ<０>）を受信する制御部１４２と、制御部１４２の出力信号に応答してデータ入力部１４１の出力信号を左側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>に伝達する伝達部１４３とを備える。そして、左側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>に入力されるデータをラッチ（ｌａｔｃｈ）する第１ラッチ部１４４と、右側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>に入力されるデータをラッチする第２ラッチ部１４５とを更に備える。
図１１は、図６のグローバルコア線コントローラ１００に備えられた出力データ伝達部１５０を説明するための図である。
説明の便宜上、読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０：７>のうち、「ＲＧＩＯ＿ＩＯ＿ＥＶ０<０>」で示す読み出しグローバル入出力線を代表として説明する。また、左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>のうち、「ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>」左側読み出しグローバルコア線を代表として説明し、右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>のうち、「ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>」右側読み出しグローバルコア線を代表として説明する。
同図に示すように、出力データ伝達部１５０は、制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂ、ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＲＩＧＨＴ＿Ｂに応答して左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>のうちのいずれか１つを選択的に出力する選択部１５１と、出力ストローブ信号ＲＳＴＲＯＢＥ＿ＩＯに応答して選択部１５１の出力信号ＳＥＬ＿ＯＵＴをラッチ部１５４に伝達する伝達部１５２と、伝達部１５２の出力信号をラッチするラッチ部１５４と、ラッチされたデータを読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０>に出力する出力部１５３とを備える。
図１２は、本発明に係る書き込み動作に関するタイミング図である。
同図に示すように、書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＰＲＥは、カラムストローブ信号ＳＴＲＯＢＥ＿ＰＲＥと読み出し・書き込み信号ＷＴＲＺＴ（書き込み動作のとき論理「ハイ」）とに応じて生成される。そして、書き込みストローブ信号ＷＳＴＲＯＢＥ＿ＰＲＥがアクティブになると、バンク情報（ＣＡＳＴ<０：３>）を根拠として該当するバンクのバンクストローブ信号（ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０：１５>のうちの１つ、ＲＳＴＲＯＢＥ＿ＢＡＮＫ<４：１５>は省略）が生成される。そのため、書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０>を介して入力されたデータは、選択されたバンクに伝達されて用いられる。
再び、図１０に示すように、入力データ伝達部１４０は、バンク情報（例えば、ＣＡＳＴ<０>）に応じて書き込みグローバル入出力線ＷＧＩＯ＿ＩＯ＿ＥＶ０<０>を介して受信したデータを左側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側書き込みグローバルコア線ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>に伝達する。
図１３は、本発明に係る読み出し動作に関するタイミング図である。
同図に示すように、読み出しストローブ信号ＲＳＴＲＯＢＥ＿ＰＲＥは、カラムストローブ信号ＳＴＲＯＢＥ＿ＰＲＥと、読み出し・書き込み信号ＷＴＲＺＴ（読み出し動作のとき論理「ロー」）とに応じて生成される。そして、バンク情報（ＣＡＳＴ<０：３>）によって選択されるバンク領域の外に接続された左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>をプリチャージさせる制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂ、ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＲＩＧＨＴ＿Ｂが論理「ロー」に遷移して、当該線を論理「ロー」にプリチャージさせる。その後、バンクストローブ信号（ＲＳＴＲＯＢＥ＿ＢＡＮＫ<０：１５>のうちの１つ、ＲＳＴＲＯＢＥ＿ＢＡＮＫ<４：１５>は省略）が論理「ハイ」にアクティブになると、アクティブになったバンクと接続された左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>とにデータが伝達される。
このように、伝達されたデータは、図１１の選択部１５１から制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂ、ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＲＩＧＨＴ＿Ｂに応じて選択的に出力され、当該出力信号ＳＥＬ＿ＯＵＴは、出力ストローブ信号ＲＳＴＲＯＢＥ＿ＩＯに応答して読み出しグローバル入出力線ＲＧＩＯ＿ＩＯ＿ＥＶ０<０>に出力される。参考に、制御信号ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＬＥＦＴ＿Ｂ、ＲＳＴＲＯＢＥ＿ＰＣＧ＿ＲＩＧＨＴ＿Ｂは、左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>をプリチャージさせる制御信号であって、同時に左側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０>又は右側読み出しグローバルコア線ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０>のうちのいずれか１つを選択する選択信号である。
上述のように、「ＱＡ」クォーター内のバンクを右側領域のバンクと左側領域のバンクとに区分して読み出し動作及び書き込み動作を行うことによって、従来のような構造で１Ｇ、１６バンクを構成するときより、用いられる各グローバルコア線のローディング及び接合などを１／２以上低減させた。
また、従来、周辺領域からバンク領域にバンクストローブ信号を伝達するグローバル線の必要性がなくなることによって、各グローバル線に応じて構成されるシールド線（ｓｈｉｅｌｄｉｎｇ ｌｉｎｅ）を低減させることができる。
上述の本発明は、バンク領域を２つ以上に分け、各バンクに対応するグローバル線を接続して、アクティブになるバンクに接続されたグローバル線を介して移動するデータのタイミング遅延及び電圧レベルのスロップを最小化することができ、他のバンクに接続されたグローバル線をプリチャージしてグローバル線の全体使用率を高める効果が得られる。
また、バンクストローブ信号をバンク領域で生成することによって、従来、バンクストローブ信号を伝達していたグローバル線と、それによるシールド線を低減させることによって、レイアウトを低減させる効果がある。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、本明細書では、８バンクから１６バンクへと増加することによって発生する問題の例について記述した。しかし、このような問題は、マルチバンクの数が増加することによって発生する問題であることは、当業者にとって自明な事実である。したがって、本発明の本当の技術的な保護範囲は、添付した登録請求の範囲の技術的思想によって決定されるべきである。
従来のＤＲＡＭの一部のレイアウトを説明するためのブロック図である。 図１のストローブデコーダを説明するためのブロック図である。 図１の読み出し・書き込みストローブ信号生成部を説明するための図である。 図１の入力データバッファを説明するための回路図である。 図１の出力データバッファを説明するための回路図である。 本発明に係るＤＲＡＭの一部のレイアウトを説明するためのブロック図である。 図６のグローバルコア線コントローラのバンク活性化部を説明するための図である。 図６のグローバルコア線コントローラの出力ストローブ信号生成部を説明するための図である。 図６のグローバルコア線コントローラの制御信号生成部を説明するための図である。 図６のグローバルコア線コントローラの入力データ伝達部を説明するための図である。 図６のグローバルコア線コントローラの出力データ伝達部を説明するための図である。 本発明に係る書き込み動作に関するタイミング図である。 本発明に係る読み出し動作に関するタイミング図である。
符号の説明
１００ グローバルコア線コントローラ
ＢＡＮＫ０〜ＢＡＮＫ１５ バンク
ＤＱ<０：３１> パッド
ＷＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>
左側書き込みグローバルコア線
ＷＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>
右側書き込みグローバルコア線
ＲＧＩＯ＿ＣＯＲＥ＿ＬＥＦＴ＿ＥＶ０<０：７>
左側読み出しグローバルコア線
ＲＧＩＯ＿ＣＯＲＥ＿ＲＩＧＨＴ＿ＥＶ０<０：７>
右側読み出しグローバルコア線

Claims (18)

  1. グローバル入出力線と、
    第１グローバルコア線と、
    第２グローバルコア線と、
    前記グローバル入出力線と第１グローバルコア線及び第２グローバルコア線との間に形成されるグローバルコア線コントローラと、
    該グローバルコア線コントローラと前記第１グローバルコア線とを介して接続される第１バンクと、
    前記グローバルコア線コントローラと前記第２グローバルコア線とを介して接続される第２バンクと
    を備えることを特徴とする半導体メモリ装置。
  2. 前記グローバルコア線コントローラが、前記第１グローバルコア線と第２グローバルコア線とを区分して制御することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１グローバルコア線が、第１読み出しグローバルコア線及び第１書き込みグローバルコア線を備え、前記第２グローバルコア線が、第２読み出しグローバルコア線及び第２書き込みグローバルコア線を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 読み出し動作の際、前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のうちのいずれか１つを介してデータを伝達し、他の１つの読み出しグローバルコア線は、プリチャージさせることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記グローバルコア線コントローラが、前記第１バンク情報及び第２バンク情報と、読み出しストローブ信号及び書き込みストローブ信号とに応答し、前記第１バンク及び第２バンクのうちのいずれか１つをアクティブにさせるバンクアクティブ化手段を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  6. 読み出し・書き込み情報、及びカラム動作のためのストローブ信号を受信して、読み出し動作の際にアクティブになる前記読み出しストローブ信号と、書き込み動作の際にアクティブになる前記書き込みストローブ信号とを出力する読み出し・書き込みストローブ信号のアクティブ化手段を更に備えることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記グローバルコア線コントローラが、前記読み出しストローブ信号、並びに前記第１バンク情報及び第２バンク情報に応答して、前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のうちのいずれか１つ（前記アクティブになったバンクの外のバンクに接続された読み出しグローバルコア線）をプリチャージさせる制御信号を生成する制御信号生成手段を備えることを特徴とする請求項５に記載の半導体メモリ装置。
  8. 前記制御信号が、前記バンクがアクティブになる時点より先にアクティブになることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記グローバル入出力線が、読み出しグローバル入出力線及び書き込みグローバル入出力線を備えることを特徴とする請求項７に記載の半導体メモリ装置。
  10. 前記グローバルコア線コントローラが、前記読み出しストローブ信号を受信して、前記読み出しグローバルコア線のデータが前記読み出しグローバル入出力線に伝達されるようにする出力ストローブ信号を生成する出力ストローブ信号生成手段を備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記出力ストローブ信号が、前記バンクがアクティブになる時点より後にアクティブになることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記制御信号が、前記第１読み出しグローバルコア線をプリチャージさせる第１制御信号と、前記第２読み出しグローバルコア線をプリチャージさせる第２制御信号とであることを特徴とする請求項１０に記載の半導体メモリ装置。
  13. 前記グローバルコア線コントローラが、前記第１バンク情報及び第２バンク情報に応答し、前記書き込みグローバル入出力線を介して入力されるデータを前記第１書き込みグローバルコア線及び第２書き込みグローバルコア線のうちのいずれか１つに伝達する入力データ伝達手段を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記入力データ伝達手段が、
    前記バンク情報のうちの少なくともいずれか１つと読み出し・書き込み情報とを受信する制御部と、
    前記書き込みグローバル入出力線を介してデータを受信する入力部と、
    前記制御部の出力信号に応答し、前記入力部の出力信号を前記第１書き込みグローバルコア線及び第２書き込みグローバルコア線のうちのいずれか１つに選択的に伝達する伝達部と
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記伝達部の出力信号をラッチするラッチ部を更に備えることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記グローバルコア線コントローラが、前記第１制御信号及び第２制御信号に応答して前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のうちのいずれか１つのデータを前記読み出しグローバル入出力線に伝達する出力データ伝達手段を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  17. 前記出力データ伝達手段が、
    前記第１制御信号及び第２制御信号に応答して前記第１読み出しグローバルコア線及び第２読み出しグローバルコア線のデータを選択的に出力する選択部と、
    前記出力ストローブ信号に応答して前記選択部の出力信号を伝達する伝達部と、
    該伝達部の出力信号を前記読み出しグローバル入出力線に出力する出力部と
    を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記伝達部の出力信号をラッチするラッチ部を更に備えることを特徴とする請求項１７に記載の半導体メモリ装置。
JP2007192687A 2006-09-28 2007-07-24 半導体メモリ装置 Ceased JP2008084516A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060095181A KR100886629B1 (ko) 2006-09-28 2006-09-28 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
JP2008084516A true JP2008084516A (ja) 2008-04-10

Family

ID=39274835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007192687A Ceased JP2008084516A (ja) 2006-09-28 2007-07-24 半導体メモリ装置

Country Status (3)

Country Link
US (1) US7593283B2 (ja)
JP (1) JP2008084516A (ja)
KR (1) KR100886629B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101090469B1 (ko) 2009-07-31 2011-12-06 주식회사 하이닉스반도체 데이터제어회로
KR101798986B1 (ko) 2010-12-16 2017-11-20 에스케이하이닉스 주식회사 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101860A (ja) * 1999-09-28 2001-04-13 Mitsubishi Electric Corp 半導体記憶装置
JP2003007062A (ja) * 2001-06-25 2003-01-10 Internatl Business Mach Corp <Ibm> スタック・バンク・アーキテクチャのためのデコード方式
JP2003223785A (ja) * 2001-12-27 2003-08-08 Elpida Memory Inc 高速で動作する半導体メモリ装置及びその使用方法及び設計方法
JP2008052878A (ja) * 2006-08-28 2008-03-06 Elpida Memory Inc 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170723B1 (ko) 1995-12-29 1999-03-30 김광호 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치
US6178133B1 (en) 1999-03-01 2001-01-23 Micron Technology, Inc. Method and system for accessing rows in multiple memory banks within an integrated circuit
US6414868B1 (en) 1999-06-07 2002-07-02 Sun Microsystems, Inc. Memory expansion module including multiple memory banks and a bank control circuit
JP2003143240A (ja) 2001-10-31 2003-05-16 Matsushita Electric Ind Co Ltd データ伝送回路、及び半導体集積回路
KR100434512B1 (ko) 2002-08-13 2004-06-05 삼성전자주식회사 데이터 라인을 프리차지하는 회로를 구비하는 반도체메모리장치
JP4345399B2 (ja) 2003-08-07 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100582821B1 (ko) * 2003-08-29 2006-05-23 주식회사 하이닉스반도체 멀티-포트 메모리 소자
JP4221329B2 (ja) 2004-04-28 2009-02-12 パナソニック株式会社 半導体記憶装置
KR100609039B1 (ko) * 2004-06-30 2006-08-10 주식회사 하이닉스반도체 입출력 라인 회로
KR100558013B1 (ko) 2004-07-22 2006-03-06 삼성전자주식회사 반도체 메모리 장치 및 이의 글로벌 입출력 라인 프리차지방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101860A (ja) * 1999-09-28 2001-04-13 Mitsubishi Electric Corp 半導体記憶装置
JP2003007062A (ja) * 2001-06-25 2003-01-10 Internatl Business Mach Corp <Ibm> スタック・バンク・アーキテクチャのためのデコード方式
JP2003223785A (ja) * 2001-12-27 2003-08-08 Elpida Memory Inc 高速で動作する半導体メモリ装置及びその使用方法及び設計方法
JP2008052878A (ja) * 2006-08-28 2008-03-06 Elpida Memory Inc 半導体記憶装置

Also Published As

Publication number Publication date
US20080084776A1 (en) 2008-04-10
KR20080029309A (ko) 2008-04-03
KR100886629B1 (ko) 2009-03-04
US7593283B2 (en) 2009-09-22

Similar Documents

Publication Publication Date Title
US6044032A (en) Addressing scheme for a double data rate SDRAM
JP4982711B2 (ja) 高速動作のためのメモリチップ構造
US8305834B2 (en) Semiconductor memory with memory cell portions having different access speeds
KR100790446B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치
JP2001052479A (ja) メモリ装置
JP2009259397A (ja) 高速データアクセスのための半導体メモリ装置
KR20180123728A (ko) 워드라인 및 감지 증폭기를 제어하기 위한 장치 및 방법
KR100902125B1 (ko) 저전력 디램 및 그 구동방법
JPH06103750A (ja) 半導体記憶装置
KR100890381B1 (ko) 반도체 메모리 소자
JP2009230776A (ja) マルチポートメモリ、および該マルチポートメモリを備えるコンピュータシステム
JP4769548B2 (ja) 半導体記憶装置
US6925028B2 (en) DRAM with multiple virtual bank architecture for random row access
US9842641B2 (en) Semiconductor device and operating method thereof
JP2005116167A (ja) アドレス信号によって動作モードを設定するメモリシステム及び方法
KR100443910B1 (ko) 반도체 메모리 장치 및 이 장치의 메모리 셀 억세스 방법
US20120224441A1 (en) Semiconductor memory apparatus
JP2008084516A (ja) 半導体メモリ装置
KR100374632B1 (ko) 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법
US6909665B2 (en) Semiconductor memory device having high-speed input/output architecture
US7366822B2 (en) Semiconductor memory device capable of reading and writing data at the same time
KR100444703B1 (ko) 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템
KR20210155270A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US8089820B2 (en) Semiconductor integrated circuit and method thereof
KR100703834B1 (ko) 고속 동작을 위한 메모리 칩 아키텍쳐

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100723

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120322

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120402

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120515

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120808

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130219

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20130625