JP2008052878A - 半導体記憶装置 - Google Patents

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Abstract

【課題】回路規模の増大を抑制しつつ、バースト長をプリフェッチ数よりも少なく設定可能な半導体記憶装置を提供する。
【解決手段】データ入出力端子ＤＱに接続されたＦＩＦＯ回路群１２３と、データ入出力端子ＤＱを介して連続的に入力され又は連続的に出力するｎビットのデータを並列に入出力する時分割転送回路１０７Ａ，１０７Ｂと、時分割転送回路１０７Ａ，１０７ＢとＦＩＦＯ回路群１２３との間でデータ転送を行うデータバスＲＷＢＳと、バースト長を設定するためのモードレジスタ１２２とを備える。時分割転送回路１０７Ａ，１０７Ｂは、モードレジスタ１２２に設定可能な最小バースト長をｍ（＜ｎ）とした場合、バースト長にかかわらずデータバスを用いたデータの転送をｍビット単位で行う。これにより、バーストチョップを行うことなく、バースト長をプリフェッチ数よりも少なく設定できる。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、データのバースト出力又はバースト入力が可能な半導体記憶装置に関する。
近年のＤＲＡＭ（Dynamic Random Access Memory）は、クロックに同期して動作するシンクロナス型が主流である。シンクロナス型のＤＲＡＭに使用されるクロックは年々高速化しているが、ＤＲＡＭコアは、プリチャージ動作やセンス動作などが必要であるため、クロック周波数に比例して高速化することは不可能である。このため、シンクロナス型のＤＲＡＭでは、ＤＲＡＭコアと入出力ピンとの間に「プリフェッチ回路」を設け、プリフェッチ回路でパラレル−シリアル変換を行うことによって、見かけ上の高速動作を実現している（特許文献１〜５参照）。
例えば、ＤＤＲ２型のシンクロナスＤＲＡＭでは、プリフェッチ回路にて４ビットのプリフェッチを行い、ＤＤＲ３型のシンクロナスＤＲＡＭでは、プリフェッチ回路にて８ビットのプリフェッチを行うことにより、外部に対して高いデータ転送レートを実現している。
より具体的に説明すると、ＤＤＲ３型のシンクロナスＤＲＡＭでは、リード時においてＤＲＡＭコアから８ビットのデータを一度に読み出し、これら８ビットのデータをプリフェッチ回路にて一時的に保持した後、外部へバースト出力する。逆にライト時には、外部からバースト入力された８ビットのデータをプリフェッチ回路にて一時的に保持した後、これら８ビットのデータをＤＲＡＭコアに一度に書き込む。このような動作を行うため、シンクロナスＤＲＡＭでは、プリフェッチ数は基本的に最小バースト長として定義される。
特開２００４−１６４７６９号公報 特開２００４−３１０９８９号公報 特開２００４−１３３９６１号公報 特開２００３−２７２３８２号公報 特開２００４−３１０９１８号公報
しかしながら、より高速なデータ転送レートを実現するためには、必然的にプリフェッチ数を増やす必要がある。このため、プリフェッチ数を最小バースト長として定義すると、従来のシンクロナスＤＲＡＭとの互換性が確保できなくなってしまう。ＤＤＲ３型のシンクロナスＤＲＡＭの例で言えば、最小バースト長を８に設定すると、ＤＤＲ２型のシンクロナスＤＲＡＭにて可能であったバースト長＝４の動作を行うことができなくなり、互換性が失われてしまう。
このような問題を解決する方法として、「バーストチョップ機能」が提案されている。バーストチョップ機能とは、リードコマンド発行時やライトコマンド発行時において、バースト動作が途中で停止するよう、あらかじめ指定する機能である。したがって、ＤＤＲ３型のシンクロナスＤＲＡＭにバーストチョップ機能を搭載した例を想定すると、リードコマンド発行時やライトコマンド発行時における指定によって、バースト長＝８をバースト長＝４として利用することができる。これにより、プリフェッチ数が増大しても、従来の製品（ＤＤＲ２型）に対する互換性を確保することが可能となる。
しかしながら、バーストチョップ機能は、あくまでバースト動作を途中で停止させる機能であることから、コマンドの入力サイクルを短縮できるわけではない。つまり、プリフェッチ数が８ビットであるＤＤＲ３型のシンクロナスＤＲＡＭでは、４クロックごとにコマンドを受け付けることが可能であるが（ｔＣＣＤ＝４）、バーストチョップ時においては、前半の２クロックで入出力動作が完了し、後半の２クロックは待ち時間となってしまう。つまり、バーストチョップ機能を用いてバースト長を４ビットに短縮したとしても、これによりコマンドの入力サイクルが２クロック（ｔＣＣＤ＝２）に短縮されるわけではなく、コマンドの入力サイクルは４クロックのままである。このため、バーストチョップを行うとデータの転送効率が悪化するという問題があった。
このような問題を解決する方法として、コマンドデコーダやアドレスカウンタを２組設け、両者を２クロック分ずらして動作させる方法が考えられる。しかしながら、この方法ではカラムアドレス配線やデータバスの数が２倍となることから、チップ面積が大幅に増大してしまう。例えば、同時に入出力するデータが１６ビットであるチップ（×１６品）を想定すると、プリフェッチ数が８の場合、通常のチップであればデータバスの数は１２８本（１６×８）であるのに対し、上記のチップにおいては１２８本のデータバスが２組、つまり２５６本も必要となってしまう。
しかもこの方法では、バースト長＝８に設定した場合には一方の回路のみを動作させればよいが、バースト長＝４に設定した場合には両方の回路を動作させる必要が生じる。このため、バースト長＝４に設定すると、データバスなどの充放電電流がバースト長＝８の場合の２倍となり、消費電力が増大するという問題もあった。
本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、バーストチョップを行うことなく、バースト長をプリフェッチ数よりも少なく設定可能な改良された半導体記憶装置を提供することである。
また、本発明の他の目的は、回路規模の増大を抑制しつつ、バースト長をプリフェッチ数よりも少なく設定可能な半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、消費電力の増大を抑制しつつ、バースト長をプリフェッチ数よりも少なく設定可能な半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、コマンドの入力サイクルをプリフェッチ数に対応したクロックサイクル数よりも少なく設定可能な改良された半導体記憶装置を提供することである。
本発明による半導体記憶装置は、データ入出力端子に接続されたＦＩＦＯ回路群と、前記データ入出力端子を介して連続的に入力され又は連続的に出力するｎビットのデータを並列に入出力する転送回路と、転送回路とＦＩＦＯ回路群との間でデータ転送を行うデータバスと、バースト長を設定するためのモードレジスタとを備え、前記転送回路は、モードレジスタに設定可能な最小バースト長をｍ（＜ｎ）とした場合、バースト長にかかわらずデータバスを用いたデータの転送をｍビット単位で行うことを特徴とする。
本発明による半導体記憶装置は、複数のグループに分割されたメモリアレイと、メモリアレイの複数のグループからそれぞれｎビットのデータを出力するメインアンプとをさらに備えることが好ましい。この場合、転送回路は、メインアンプから出力されたｎビットのデータの中から、グループごとにｍビットのデータを選択し、選択したｍビットのデータをデータバスを介してＦＩＦＯ回路群に供給することが好ましい。
転送回路は、モードレジスタに設定されたバースト長がｎである場合には、同一グループに属するメモリアレイから読み出されたｎビットのデータをｍビットずつ、データバスを介して順次ＦＩＦＯ回路群に供給する。一方、モードレジスタに設定されたバースト長がｍである場合には、異なるグループに属するメモリアレイから読み出されたｍビットのデータをデータバスを介して順次ＦＩＦＯ回路群に供給する。
本発明によれば、モードレジスタに設定されたバースト長にかかわらず、データバスを用いたデータの転送を最小バースト長であるｍビット単位で行っていることから、バーストチョップを行うことなく、バースト長をプリフェッチ数よりも少なく設定することが可能となる。しかも、コマンドの入力サイクルに関わらず、データバスを用いたデータ転送サイクルが一定であることから、回路規模の増大や消費電力の増大を抑制することも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。図１には、本実施形態による半導体記憶装置の特徴部分であるカラム系回路及びデータ系回路のみを示し、ロウ系回路などについては省略してある。
本実施形態による半導体記憶装置は、ＤＤＲ３型のシンクロナスＤＲＡＭであり、プリフェッチ数は８ビットである。また、バースト長（ＢＬ）については、少なくともＢＬ＝４，ＢＬ＝８を選択可能であり、最小バースト長はＢＬ＝４である。
図１に示すように、本実施形態による半導体記憶装置は、大部分の回路が２つのグループ（グループＧＡとグループＧＢ）に分割されている。但し、アドレスカウンタ１２１、モードレジスタ１２２、ＦＩＦＯ回路群１２３についてはグループ化されておらず、２つのグループに対して共通に設けられている。
具体的に説明すると、コマンド端子ＣＭＤを介して供給されたコマンドは、コマンドデコーダ１０１Ａ，１０１Ｂに共通に供給される。一方、アドレス端子ＡＤＤを介して供給されたカラムアドレスは、アドレスカウンタ１２１に供給される。アドレスカウンタ１２１の必要な台数Ｎは、アディティブレイテンシをＡＬ、ＣＡＳライトレイテンシをＣＷＬ、バースト長をＢＬ、コマンドの最小入力サイクルをｔＣＣＤとした場合、
Ｎ＝１＋｛ＡＬ＋ＣＷＬ＋（ＢＬ／２）＋ｔＣＣＤ｝／ｔＣＣｄ
となる。一例として、
ＡＬ＝１０
ＣＷＬ＝８
ＢＬ＝４
ｔＣＣＤ＝２
とすると、
Ｎ＝１２となり、１２台のアドレスカウンタ１２１が必要である。
アドレスカウンタ１２１の出力であるカラムアドレスは、グループＧＡ，ＧＢに共通に供給される。このため、カラムアドレス配線は１組でよい。カラムアドレスは、コマンドデコーダ１０１Ａ，１０１Ｂの制御により、アドレスラッチ回路１０２Ａ，１０２Ｂのいずれか一方にラッチされる。これにより、カラムアドレスはグループＧＡ，ＧＢのいずれか一方に対して有効となる。
グループＧＡに供給されたカラムアドレスは、アドレスラッチ回路１０２Ａ，プリデコーダ１０３Ａ、Ｙデコーダ１０４Ａへと供給され、カラムスイッチ１０５Ａを制御する。カラムスイッチ１０５Ａには、メモリアレイ１００Ａから読み出されたデータが供給されており、Ｙデコーダ１０４Ａによる制御により、選択されたデータがメインアンプ１０６Ａに供給される。メインアンプ１０６Ａの出力は、時分割転送回路１０７Ａに供給される。グループＧＢに関しても同様である。
図２は、メインアンプ１０６Ａ，１０６Ｂからデータ入出力端子ＤＱまでの回路をより詳細に示す回路図である。図２に示す回路は、１つのデータ入出力端子ＤＱに関する部分であり、したがって、同時に入出力するビット数分だけ同じ回路が必要となる。例えば、同時に入出力するデータが１６ビットであるチップ（×１６品）であれば、図２に示す回路が１６台必要となる。
図２に示すように、メインアンプ１０６Ａ、１０６Ｂからは、いずれもプリフェッチ数と同数である８ビットのデータが出力される。これらデータのカラムアドレスは上位ビットが共通であり、下位３ビットのみが異なる。メインアンプ１０６Ａ、１０６Ｂ内に示した３ビットの値は、カラムアドレスの下位３ビットを指している。メインアンプ１０６Ａ，１０６Ｂは、相補形式である信号を単一信号に変換する役割を有している。
メインアンプ１０６Ａ、１０６Ｂの出力は、それぞれ時分割転送回路１０７Ａ，１０７Ｂに供給される。時分割転送回路１０７Ａは、４台のマルチプレクサ２１１Ａ〜２１４Ａと、８台のスイッチ２２１Ａ〜２２８Ａと、４台のバッファ２３１Ａ〜２３４Ａと、４台のスイッチ２４１Ａ〜２４４Ａとを備えている。時分割転送回路１０７Ｂも同様の回路構成を有している。
マルチプレクサ２１１Ａ〜２１４Ａは、メインアンプ１０６Ａより供給される２ビットのデータとスイッチ２２１Ａ〜２２８Ａとの対応関係を切り替える回路である。その切り替えはプリフェッチアドレスＰＡによって制御される。例えば、マルチプレクサ２１１Ａに関して言えば、下位３ビットが「０００」であるデータをスイッチ２２１Ａ又はスイッチ２２２Ａに出力し、下位３ビットが「１００」であるデータをスイッチ２２２Ａ又はスイッチ２２１Ａに出力する。時分割転送回路１０７Ｂに含まれるマルチプレクサ２１１Ｂ〜２１４Ｂについても同様である。
図２に示すように、スイッチ２２１Ａ，２２３Ａ，２２５Ａ，２２７Ａの出力はそのままデータバスＲＷＢＳに供給される一方、スイッチ２２２Ａ，２２４Ａ，２２６Ａ，２２８Ａの出力は、それぞれ２３１Ａ〜２３４Ａ及びスイッチ２４１Ａ〜２４４Ａを介してデータバスＲＷＢＳに供給される。スイッチ２２１Ａ〜２２８Ａは制御信号φ０に応答して導通する回路であり、スイッチ２４１Ａ〜２４４Ａは制御信号φ１に応答して導通する回路である。したがって、制御信号φ０，φ１のタイミングに基づき、メインアンプ１０６Ａより供給される８ビットのデータを４ビットずつ時分割してデータバスＲＷＢＳに供給することができる。上記の構成及び動作は、時分割転送回路１０７Ｂにおいても同様である。
また、データバスＲＷＢＳは、時分割転送回路１０７Ａ，１０７Ｂに対して共通に設けられている。このため、データバスＲＷＢＳの本数は４本である。したがって、×１６品であればデータバスＲＷＢＳの本数は６４本（＝４×１６）となり、従来に比べて本数が削減されている。つまり、バーストチョップを行うタイプの半導体記憶装置であれば、データバスＲＷＢＳが１２８本（＝８×１６）必要であることから、１／２に削減されている。さらに、コマンドデコーダやアドレスカウンタを単純に２組設けるタイプの半導体記憶装置であれば、既に説明したようにデータバスＲＷＢＳが２５６本（＝８×１６×２）必要であることから、１／４に削減されることになる。
図２に示すように、データバスＲＷＢＳはＦＩＦＯ回路群１２３に接続されている。ＦＩＦＯ回路群１２３は、マルチプレクサ１３０と４台のＦＩＦＯ回路１３１〜１３４とを含んでいる。マルチプレクサ１３０は、データバスＲＷＢＳを介して供給される４ビットのデータと、ＦＩＦＯ回路１３１〜１３４との対応関係を切り替える回路である。その切り替えはプリフェッチアドレスＰＡによって制御される。
ＦＩＦＯ回路１３１〜１３４は、ＣＡＳレイテンシをＣＬとした場合、それぞれ（ＣＬ＋ＢＬ／２）／２のリードデータを保持可能な回路である。したがって、ＢＬ＝８とすると、少なくとも２ビットのリードデータを保持することができ、これにより、ＦＩＦＯ回路１３１〜１３４は、プリフェッチ数と同じ８ビットのリードデータを保持することができる。そして、データ出力時においては、ＦＩＦＯ回路１３１〜１３４に格納されたリードデータが外部クロック（ＣＫ）に同期してこの順に出力される。
図３は、本実施形態による半導体記憶装置の模式的なレイアウト図である。本例は、プリフェッチ数が８ビットであり、入出力ビット数が１６ビット（×１６品）である５１２Ｍビットのメモリを示している。
図３に示すように、本例では、メモリアレイが８つのバンク（バンク０〜バンク７）に分割されており、このうちバンク０〜３がグループＧＡに属し、バンク４〜７がグループＧＢに属している。各バンク０〜７は４つのメモリマットに分割されており、同時に入出力される１６ビットのデータは、これら４つのメモリマットに４ビットずつ割り当てられる。また、本実施形態による半導体記憶装置はプリフェッチ数が８ビットであることから、各メモリマットからは、３２ビット（＝４×８）のデータが同時に入出力されることになる。
次に、本実施形態による半導体記憶装置の動作について説明する。
図４は、バースト長を８ビット（ＢＬ＝８）に設定した場合の動作を示すタイミング図である。バースト長の設定は、モードレジスタセットのコマンドを発行した後、図１に示すモードレジスタ１２２にバースト長を示すモード信号を設定することにより行う。
図４に示すように、ＢＬ＝８に設定した場合、コマンド（図４に示す例ではリードコマンド）の入力サイクルは４クロックとなる。つまり、４クロックごとにコマンドを受け付けることができる（ｔＣＣＤ＝４）。
まず、１回目のリードコマンドが発行されると、コマンドデコーダ１０１Ａは内部コマンドＲＤを生成し、これに応答してグループＧＡ内でリード動作が開始される。また、ＢＬ＝８に設定されている場合、コマンドデコーダ１０１Ａは、内部コマンドＲＤを生成した後、２クロック遅れて内部コマンドＲＤ８を生成する。
内部コマンドＲＤに応答して読み出された１ＤＱ当たり８ビットのデータは、メインアンプ１０６Ａにて増幅され、時分割転送回路１０７Ａに供給される。その後、内部コマンドＲＤに応答した制御信号φ０が活性化し、さらに２クロック遅れて、内部コマンドＲＤ８に応答した制御信号φ１が活性化する。制御信号φ０が活性化すると、データバスＲＷＢＳには読み出された８ビット中の４ビットが供給され、これら４ビットのデータがＦＩＦＯ回路群１２３に転送される。
これら４ビットのリードデータは、ＦＩＦＯ回路１３１〜１３４にそれぞれ格納され、外部クロックＣＫに同期してバースト出力される。このようなバースト出力を行っている間に、今度は制御信号φ１が活性化し、データバスＲＷＢＳには残りの４ビットが供給される。そして、前半４ビットのバースト出力に続いて、後半４ビットをバースト出力する。これにより、ＢＬ＝８が実現される。
そして、１回目のリードコマンドの発行から４クロック後に２回目のリードコマンドを発行すると、上記と同様の動作が行われる。
図４に示す例では、バーストタイプがシーケンシャルモードの場合を示しており、１回目のリードコマンドに対応するカラムアドレスの下位３ビットが「０００」であり、２回目のリードコマンドに対応するカラムアドレスの下位３ビットが「１１１」である。このため、１回目のリードコマンドに対応するバースト出力はカラムアドレスの下位３ビットが「０００」であるデータから出力され、２回目のリードコマンドに対応するバースト出力はカラムアドレスの下位３ビットが「１１１」であるデータから出力されている。このような制御は、図２に示したプリフェッチアドレスＰＡに基づき、マルチプレクサ２１１Ａ〜２１４Ａ，２１１Ｂ〜２１４Ｂ，１３０を制御することにより行うことが可能である。
このように、ＢＬ＝８に設定されている場合、グループＧＡ，ＧＢの一方のみが動作し、他方は動作しない。また、データバスＲＷＢＳを用いたデータの転送は４ビット単位で行われる。このため、データバスＲＷＢＳの動作周波数は従来の２倍となる。しかしながら、データバスＲＷＢＳの本数削減により、隣接するデータバス間にシールド配線を設けることが可能となることから、動作周波数が２倍となることによる信号品質の低下はほとんど生じない。
つまり、６４本のデータバスＲＷＢＳ間にそれぞれシールド配線を介在させると、配線本数としては、バーストチョップを行う従来例と同様、１２８本となる。しかしながら、シールド配線は信号線ではなく、例えば電源配線を用いることができることから、データバスＲＷＢＳよりも細い配線を用いることができる。その分、データバスＲＷＢＳの配線幅を太くすることが可能となる。
具体例を挙げると、バーストチョップを行う従来例におけるデータバスＲＷＢＳのＬ／Ｓ（ラインアンドスペース）が１．０／１．０μｍであるとすると、本実施形態による半導体記憶装置では、データバスＲＷＢＳのＬ／Ｓを１．２／１．２μｍに拡大することができる。これにより、信号遅延が減少するばかりでなく、隣接配線間のカップリングノイズも減少することから、動作周波数の増大によって信号品質が劣化することはほとんどない。
図５は、バースト長を４ビット（ＢＬ＝４）に設定した場合の動作を示すタイミング図である。
図５に示すように、ＢＬ＝４に設定した場合、コマンド（図５に示す例ではリードコマンド）の入力サイクルは２クロックとなる。つまり、２クロックごとにコマンドを受け付けることができる（ｔＣＣＤ＝２）。
まず、１回目のリードコマンドが発行されると、コマンドデコーダ１０１Ａは内部コマンドＲＤを生成し、これに応答してグループＧＡ内でリード動作が行われる。ＢＬ＝４に設定されている場合、内部コマンドＲＤ８の生成は行われない。
内部コマンドＲＤに応答して読み出された１ＤＱ当たり８ビットのデータは、メインアンプ１０６Ａにて増幅され、時分割転送回路１０７Ａに供給される。その後、内部コマンドＲＤに応答して制御信号φ０が活性化すると、データバスＲＷＢＳには読み出された８ビット中の４ビットが供給され、これら４ビットのデータがＦＩＦＯ回路群１２３に転送される。一方、ＢＬ＝４の場合は制御信号φ１が活性化しないことから、残りの４ビットはデータバスＲＷＢＳに供給されない。
そして、１回目のリードコマンドの発行から２クロック後に２回目のリードコマンドを発行すると、今度はコマンドデコーダ１０１Ｂが内部コマンドＲＤを生成し、これに応答してグループＧＢ内でリード動作が行われる。これにより読み出された１ＤＱ当たり８ビットのデータは、メインアンプ１０６Ｂにて増幅され、時分割転送回路１０７Ｂに供給される。その後、内部コマンドＲＤに応答して制御信号φ２が活性化すると、データバスＲＷＢＳには読み出された８ビット中の４ビットが供給され、これら４ビットのデータがＦＩＦＯ回路群１２３に転送される。この場合も、制御信号φ３は活性化せず、したがって残りの４ビットはデータバスＲＷＢＳに供給されない。
以下同様にして、グループＧＡ，ＧＢを交互に動作させることにより、ＢＬ＝４を実現することが可能となる。このように、本実施形態による半導体記憶装置では、ＢＬ＝４の動作においても、データバスＲＷＢＳを用いたデータの転送が４ビット単位で行われる。
図５に示す例では、バーストタイプがシーケンシャルモードの場合を示しており、１回目のリードコマンドに対応するカラムアドレスの下位３ビットが「０００」であり、２回目のリードコマンドに対応するカラムアドレスの下位３ビットが「１００」であり、３回目のリードコマンドに対応するカラムアドレスの下位３ビットが「１１１」である。このため、１回目のリードコマンドに対応するバースト出力は、カラムアドレスの下位３ビットが「０００」であるデータから出力され、下位３ビットが「１００」〜「１１１」であるデータは出力されない。同様に、２回目又は３回目のリードコマンドに対応するバースト出力は、カラムアドレスの下位３ビットが「１００」又は「１１１」であるデータから出力され、下位３ビットが「０００」〜「０１１」であるデータは出力されない。
以上説明したように、本実施形態による半導体記憶装置では、バースト長にかかわらずデータバスＲＷＢＳを用いたデータの転送を最小バースト長である４ビット単位で行っていることから、バーストチョップを行う必要がなくなる。しかも、コマンドの入力サイクルに関わらず、データバスを用いたデータ転送サイクルが一定であることから、回路規模の増大や消費電力の増大を抑制することも可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 メインアンプ１０６Ａ，１０６Ｂからデータ入出力端子ＤＱまでの回路をより詳細に示す回路図である。 図１に示す半導体記憶装置の模式的なレイアウト図である。 バースト長を８ビット（ＢＬ＝８）に設定した場合の動作を示すタイミング図である。 バースト長を４ビット（ＢＬ＝４）に設定した場合の動作を示すタイミング図である。
符号の説明
１００Ａ，１００Ｂ メモリアレイ
１０１Ａ，１０１Ｂ コマンドデコーダ
１０２Ａ，１０２Ｂ アドレスラッチ回路
１０３Ａ，１０３Ｂ プリデコーダ
１０４Ａ，１０４Ｂ Ｙデコーダ
１０５Ａ，１０５Ｂ カラムスイッチ
１０６Ａ，１０６Ｂ メインアンプ
１０７Ａ，１０７Ｂ 時分割転送回路
１２１ アドレスカウンタ
１２２ モードレジスタ
１２３ ＦＩＦＯ回路群
１３０，２１１Ａ〜２１４Ａ，２１１Ｂ〜２１４Ｂ マルチプレクサ
１３１〜１３４ ＦＩＦＯ回路
２２１Ａ〜２２８Ａ，２４１Ａ〜２４４Ａ，２２１Ｂ〜２２８Ｂ，２４１Ｂ〜２４４Ｂ スイッチ
ＡＤＤ アドレス端子
ＣＭＤ コマンド端子
ＤＱ データ入出力端子
ＧＡ，ＧＢ グループ
ＲＷＢＳ データバス

Claims (6)

  1. データ入出力端子に接続されたＦＩＦＯ回路群と、前記データ入出力端子を介して連続的に入力され又は連続的に出力するｎビットのデータを並列に入出力する転送回路と、前記転送回路と前記ＦＩＦＯ回路群との間でデータ転送を行うデータバスと、バースト長を設定するためのモードレジスタとを備え、
    前記転送回路は、前記モードレジスタに設定可能な最小バースト長をｍ（＜ｎ）とした場合、前記バースト長にかかわらず前記データバスを用いたデータの転送をｍビット単位で行うことを特徴とする半導体記憶装置。
  2. 複数のグループに分割されたメモリアレイと、前記メモリアレイの前記複数のグループからそれぞれｎビットのデータを出力するメインアンプとをさらに備え、
    前記転送回路は、前記メインアンプから出力された前記ｎビットのデータの中から、グループごとにｍビットのデータを選択し、選択したｍビットのデータを前記データバスを介して前記ＦＩＦＯ回路群に供給することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記転送回路は、前記モードレジスタに設定されたバースト長がｎである場合には、同一グループに属する前記メモリアレイから読み出された前記ｎビットのデータをｍビットずつ、前記データバスを介して順次前記ＦＩＦＯ回路群に供給することを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記転送回路は、前記モードレジスタに設定されたバースト長がｍである場合には、異なるグループに属する前記メモリアレイから読み出されたｍビットのデータを前記データバスを介して順次前記ＦＩＦＯ回路群に供給することを特徴とする請求項２又は３に記載の半導体記憶装置。
  5. 隣接するデータバス間にシールド配線が設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記シールド配線が電源配線であることを特徴とする請求項５に記載の半導体記憶装置。
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