JP3855002B2 - カウンタ、同期化メモリ装置および半導体メモリ - Google Patents
カウンタ、同期化メモリ装置および半導体メモリ Download PDFInfo
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Description
【発明の属する技術分野】
本発明は一般的に半導体の設計技術に関し、特にカウンタシーケンスの完了を示す方法および装置に関する。
【0002】
【従来の技術】
電子システムの設計において、速度およびタイミングの制約は常に考慮すべき重要な要素であった。ほとんどのシステム設計では、使用されるすべての構成要素のタイミング上の要求に適合させつつ、かつ高速を実現するため最適化する必要がある。その結果、多くの集積回路、すなわち“チップ”が同期設計を用いている。同期化チップとは、チップの構成要素が共通のシステムクロック(CLK)に接続されたチップのことである。同期化チップでは、入力および出力に接続されたラッチ、レジスタおよびカウンタの全てが単一のモノリシックチップ上に設けられている。更に同期化チップは、外部の論理チップが少なく、動作速度が速くなる等、システム設計者に多くの便益を提供している。
【0003】
同期化チップの1例として、オンボードのアドレスカウンタを備えたシンクロナスダイナミックランダムアクセスメモリ(SDRAM)がある。アドレスカウンタは通常、バースト読出しまたはバースト書込み動作が可能なプロセッサと共に用いられている。バースト動作とは、一連のデータを1つのデバイスから他のデバイスへ転送する方法である。例えば、プロセッサがSDRAMに対してバースト読出し動作を開始するとき、最初のデータが読み出されるSDRAMにおけるメモリ位置を示すため、プロセッサはベースアドレスを提供する。次に、プロセッサは所定のバーストシーケンスに従ってSDRAMの1つまたは複数のメモリ位置からデータを読み出そうとする。
【0004】
バーストシーケンスが予め定められているので、一旦最初のメモリ位置がアクセスされると、アクセスされるべき次のメモリ位置はプロセッサとは別個のカウンタを用いて予測される。これによりSDRAMの動作が改善される。それは、カウンタがアクセスされるべき次のメモリ位置のアドレスを即時に生成することができ、そして早い時点でそのメモリ位置に対してアクセスを開始することができるからである。
【0005】
プロセッサの動作速度すなわち周波数が増加すると、それに対応してアドレスカウンタの速度上の要求も増大した。そこで、動作を改善するため、アドレスカウンタはSDRAM自体に組み込まれ、それによりカウンタとSDRAMとが分離していることに起因する伝搬遅延をいくらか減少させた。しかし、プロセッサの周波数は増加し続けており、後述するように、単に従来のカウンタをSDRAMの内部に組み込むだけでは、最新のプロセッサの多くが要求する厳密なタイミングを満足させるには不十分である。
【0006】
図1は、従来のカウンタのブロック図であり、カウンタは一般的に符号10で示されている。カウンタ10はSDRAM(図示されていない)に組み込まれている。カウンタ10は外部アドレスバスXADDから外部アドレスを受取る。言うまでもなく、メモリ装置にアドレスを供給することはこの技術分野ではよく知られているので、これ以上説明しない。
【0007】
カウンタ10の目的は、所定のバーストシーケンスにおいて、外部アドレスに基づいて、内部アドレスバスIADD上に内部アドレスを生成することである。バーストは複数の異なる長さ、例えば1、2、4、8または16個のアドレス位置を有するが、バーストシーケンスの例として32ビットアドレスA31:A0の2つのアドレスA1:A0を挙げる。
【0008】
外部アドレス A31:A2 A1 A0
第1のバーストアドレス A31:A2 A1 A0\
第2のバーストアドレス A31:A2 A1\ A0
第3のバーストアドレス A31:A2 A1\ A0\
(ここで、符号“\”は反転したアドレスを示す)
以下、上記のバーストシーケンスの例を用いて説明するが、勿論、他のバーストシーケンスおよび長さを用いてもよい。また、バーストシーケンスの完了を示すエンド・オブ・バースト信号WRAPDNを生成することもカウンタ10の目的である。WRAPDN信号はまた、プロセッサにより規定されるセットアップタイムおよびホールドタイムを満足する必要がある。
【0009】
カウンタ10は3つのアドレスレジスタ12,14,16と、加算器20と、減算器18と、比較器22と、バーストシーケンサ24とを含んでいる。個々のレジスタ12,14,16は、クロック回路26により駆動されるK信号により同期化されている。K信号は3つの制御信号LOAD、CLK、COUNTUPに依存している。LOAD信号はアドレスバスXADDが真正な外部アドレスを含んでいる時を示し、CLK信号は上述のようにシステムクロックであり、COUNTUP信号はバーストシーケンスの期間に、バーストシーケンスの次のメモリ位置がアクセスされる時を示す。
【0010】
バーストシーケンサ24は、異なるバーストシーケンスにプログラムすることができる。上述したバーストシーケンスの例を用いると、バーストシーケンサ24は信号を変化させずにそのまま通過させる。しかし、バーストシーケンサ24をプログラムすることにより、異なるバーストシーケンスを保持するようになる。
【0011】
カウンタが動作すると、外部アドレスバスXADD上の外部アドレスがLOAD信号によりアドレスレジスタ12,14,16にロードされる。アドレスレジスタ16は、所定のバーストシーケンスの第1アドレスとして、外部アドレスを内部アドレスバスIADD上に駆動する。
【0012】
アドレスレジスタ14は、外部アドレスに等しい中間アドレスA1を減算器18へ駆動する。減算器18は中間アドレスA1から1を引いて、中間アドレスA2を生成するが、この中間アドレスA2は、上述のように、所定のバーストシーケンスの第3の内部アドレスに等しい。
【0013】
一方アドレスレジスタ12は、初期に外部アドレスに等しい中間アドレスA3を加算器20へ駆動する。加算器20は中間アドレスA3に1を足して、中間アドレスA4を生成するが、この中間アドレスA4は、上述のように、所定のバーストシーケンスの第1のバーストアドレスに等しい。中間アドレスA4はバーストシーケンサ24に提供され、後者は所定のバーストシーケンスに従って中間アドレスA5を生成する。そして、中間アドレスA5はアドレスレジスタ16に提供される。それによりアドレスレジスタ16は、内部アドレスバスIADD上の内部アドレスを、所定のバーストシーケンスの次のアドレスへ更新する。
【0014】
中間アドレスA4はまた、次のバーストアドレスを計算するためアドレスレジスタ12へループ帰還される。更に、中間アドレスA4は比較器22に提供され、そこで中間アドレスA2と比較される。このようにして、一旦中間アドレスA4が第3のバーストアドレス(所定のバーストシーケンスの最後のアドレス)に等しくなると、比較器22はWRAPDN信号を発信することができる。
【0015】
【発明が解決しようとする課題】
ところが、前記のような従来技術において、以下に説明するような欠点がある。
【0016】
図2は、図1の従来のカウンタ回路のタイミング図である。外部アドレス、第1のバーストアドレス、第2のバーストアドレス、第3のバーストアドレスは、それぞれ参照符号B0、B1、B2、B3により示されている。
【0017】
特に重要なのはWRAPDN信号の波形である。WRAPDN信号は時点35で発信されるが、それは伝搬遅延33により決定される。伝搬遅延33は第1の遅延34と第2の遅延36との和である。第1の遅延34は、バーストアドレスB3を駆動する際の加算器20の伝搬遅延に起因する。加算器20は、中間アドレスA3がバーストアドレスB2に等しくなった後に、バーストアドレスB3を中間アドレスA4に駆動する。第2の遅延36は、比較器22を経由する伝搬によって引き起こされるハイへの移行の遅延である。
【0018】
同様に、WRAPDN信号は時点38で発信を終えるが、それは伝搬遅延39により決定される。伝搬遅延39は加算器20のホールドタイム遅延40と比較器22を経由する伝搬によって引き起こされるロウへの移行の遅延42との和に等しい。
【0019】
遅延33と39のため、従来のカウンタ10にはタイミングの問題がある。例えば、クロック信号CLKの周波数が100MHzであるとすると、周期Tは10nsとなる。典型的な遅延の長さは、遅延34では8nsであり、遅延36では2nsである。その結果、WRAPDN信号を発信するための累積遅延33は10ns(8ns+2ns)、即ち、1クロック周期となる。このような遅延では長すぎて、従来のプロセッサの多くが要求するセットアップタイムを満足することはできない。その結果、WRAPDN信号が発信されるのを待っている間に、クロック周期を浪費してしまう。クロック周期の浪費が無くなる程度にWRAPDN信号を早く発信することができれば有益である。
【0020】
そこで、本発明の目的は、バースト終了信号を早く発信することにより、高速プロセッサシステムのタイミング上の要求を満たすことができるカウンタを提供することにある。
【0021】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0022】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0023】
すなわち、本発明は、バースト終了信号を即時に発信することができるバーストアドレスカウンタを提供する方法および回路である。好適な実施形態において、同期化メモリ装置は、外部アドレスに基づいてバーストアドレスのシーケンスを生成するためのカウンタを含む。また、カウンタはバーストシーケンスの完了を示すためバースト終了信号を駆動する。カウンタは、外部アドレスを受取るためのレジスタと、外部アドレスを加算することによりバーストアドレスのシーケンスの次のアドレスを生成するための加算器と、バーストシーケンスの最後から2番目のバーストアドレスを決定するためのマイナス2減算器と、比較器とを含む。
【0024】
マイナス2減算器を用いることにより、比較器はバーストシーケンスの完了を従来のカウンタより早く決定することができる。それは、マイナス2減算器がシーケンスの最後から1つ前のアドレスを決定することができ、それにより比較器がバースト終了信号をより早い時点で発信することができるからである。
【0025】
本発明により達成される技術的な利点は、バースト終了信号が早く発信されるので、高速プロセッサシステムのタイミング上の要求を満たすことができることにある。
【0026】
【発明の実施の形態】
上述のように、図1および図2は従来のカウンタとそれに関連するタイミング図を示す。
【0027】
図3を参照すると、符号100は本発明の特徴を具体化した同期化メモリ装置を示す。本発明の好適な実施形態において、装置100は64Mビットのシンクロナスダイナミックランダムアクセスメモリ(SDRAM)であるが、勿論、本発明はSDRAMの使用に限定されるものではなく、動作速度が速くかつカウンタを利用する任意の回路装置に関連して用いてもよい。
【0028】
装置100は、それぞれが入力パッド102および104を介した正の外部電源(Vdd)および負の外部電源(Vss)を受取る。装置100はまた、I/Oパッド106a,106b,106c,106dを介したデータ入出力(データI/O)を送信しまたは受取る。更に、装置100は複数の入力バッファと出力バッファとその他の回路とを含んでおり、それらは一般的にI/O回路グループ108として参照される。I/O回路グループ108および入力パッド106a〜106dはほとんどのSDRAMに従来から存在するものなので、詳細には説明しない。
【0029】
装置100は、アドレスパッド110a,110b,110c,110dを介して外部アドレスを受取り、それぞれがパッド112a,112b,112c,112d,112e,112fを介した制御信号RAS\、CAS\、CLK、CKE、WE\、DQMを受取っている。個々の信号RAS\、CAS\、CLK、CKE、WE\、DQMは従来から存在するものであり、そのうち幾つかは内部信号LOADおよびCOUNTUPを駆動するために用いられている。信号LOADおよびCOUNTUPもまた、図1を参照して上述したとおり、従来の内部信号である。装置100はまた、内部制御信号WRAPDN’を駆動する。好適な実施形態において、更に多くのアドレス信号パッドおよび制御信号パッドを存在させてもよいが、それらの機能はパッド110a〜110dおよび112a〜112fにより代表的に示すことができる。
【0030】
装置100はまた、複数のアドレスバッファおよびデコーダを含んでおり、それらは一般的に、アドレスバッファグループ114と行アドレスデコーダグループ116と列アドレスデコーダグループ118として参照される。アドレスバッファグループ114とデコーダグループ116および118は、ほとんどのDRAMおよびSDRAMに従来から存在するものなので、詳細には説明しない。
【0031】
装置100は64M(1Mは1,048,576に等しい)のメモリセルを含んでいる。メモリセルは等しいサイズの4つのバンク120,122,124,126にグループ分けされ、個々のバンクは、それぞれが添え字“u”または“l”により示される上位部分と下位部分とを有している。メモリセルは従来から存在するものであり、複数の異なる信号線、アンプ回路、デコーダ回路を用いている。バンク120〜126は、ほとんどの64MビットDRAMに従来から存在するメモリセルを含むので、それらの機能を詳細に説明しない。
【0032】
装置100はカウンタ130を含む。カウンタ130は従来のカウンタ10(図1)を改良したものである。従って、この改良されたカウンタ130の回路および信号で、従来のカウンタ10と同一のものは同じ名称または符号で示し、変更されたり、修正されたり、改良された回路および信号はすべて新しい名称または符号で示す。
【0033】
カウンタ130は、外部アドレスバスXADDを介してアドレスバッファ114に接続される。同様に、カウンタ130は内部アドレスバスIADDを介して列デコーダ118に接続される。カウンタ130はまた、電源VddおよびVssに接続される。
【0034】
カウンタ130は外部アドレスバスXADDから入力として外部アドレスを受取り、また、外部および内部制御信号CLK、LOAD、COUNTUPを受取る。カウンタ130は内部アドレスを内部アドレスバスIADD上に駆動し、その内部アドレスバスは所定のバーストシーケンスをシミュレートする。バーストは複数の異なる長さ、例えば1、2、4、8あるいは16のアドレス位置を有するが、前記のバーストシーケンスの例を挙げる。
【0035】
外部アドレス A31:A2 A1 A0
第1のバーストアドレス A31:A2 A1 A0\
第2のバーストアドレス A31:A2 A1\ A0
第3のバーストアドレス A31:A2 A1\ A0\
更に、カウンタ130は内部信号WRAPDN’を駆動する。
【0036】
図4を参照すると、カウンタ130は3つのアドレスレジスタ12,14,16と、加算器20と、比較器22と、バーストシーケンサ24とを含んでいる。個々のこれらの回路は、図1の従来のカウンタ10に用いられているものと同様のものである。個々のレジスタ12,14,16はK信号により同期化されており、このK信号はクロック回路26により駆動され、3つの制御信号LOAD,CLK,COUNTUPから発信される。
【0037】
カウンタ130はまた、マイナス2減算器138を含んでいる。マイナス2減算器138は、所定のバーストシーケンスの最後から2番目のアドレスを決定するために用いられる。上述の所定のバーストシーケンスを用いることにより、マイナス2減算器138は、外部アドレスのアドレス線の1つ(A1)を反転するだけでよい。
【0038】
カウンタが動作すると、外部アドレスバスXADDからの外部アドレスがLOAD信号によりアドレスレジスタ12,14,16にロードされる。アドレスレジスタ16は、所定のバーストシーケンスの第1アドレスとして、外部アドレスを内部アドレスバスIADD上に駆動する。
【0039】
アドレスレジスタ14は、外部アドレスに等しい中間アドレスA1をマイナス2減算器138へ駆動する。マイナス2減算器138は中間アドレスA1から2を引いて、中間アドレスA2’を生成するが、この中間アドレスA2’は、上述のように、所定のバーストシーケンスの第2の内部アドレスに等しい。
【0040】
一方アドレスレジスタ12は、初期に外部アドレスに等しい中間アドレスA3を加算器20へ駆動する。加算器20は中間アドレスA3に1を足して、中間アドレスA4を生成するが、この中間アドレスA4は、上述のように、所定のバーストシーケンスの第1のバーストアドレスに等しい。中間アドレスA4はバーストシーケンサ24に提供され、後者は中間アドレスA5を生成する。そして、中間アドレスA5は内部アドレスを内部アドレスバスIADD上に駆動するため、アドレスレジスタ16に提供される。それによりアドレスレジスタ16は、内部アドレスを更新する。中間アドレスA4はまた、次のバーストアドレスを計算するためアドレスレジスタ12へループ帰還される。
【0041】
中間アドレスA3はまた、比較器22に提供され、そこで中間アドレスA2’と比較される。このようにして、一旦中間アドレスA3が第2のバーストアドレスに等しくなると、比較器22はWRAPDN’信号を発信することができる。
【0042】
バーストシーケンサ24は、異なるバーストシーケンスにプログラムすることができる。上述したバーストシーケンスの例を用いると、バーストシーケンサ24は信号に変更させずにそのまま通過させる。バーストシーケンサ24はまた、中間アドレスA1とBURST信号(図示されていない)に接続されている。その結果、BURST信号は選択的にバーストシーケンサ24をイネーブルにし、中間アドレスA1と中間アドレスA4との排他的論理和を取ることにより、または、他の従来の操作を実行することにより、異なるバーストシーケンスを生成する。
【0043】
図5を参照すると、外部アドレス、第1のバーストアドレス、第2のバーストアドレス、第3のバーストアドレスは、それぞれ参照符号B0、B1、B2、B3により示されている。特に重要なのはWRAPDN’信号の波形である。図5のWRAPDN’信号は、図2のWRAPDN信号を改良したものである。WRAPDN’信号は時点140で発信されるが、それは、一旦中間アドレスA2’が第2のバーストアドレスB2に等しくなると比較器22により引き起こされるハイへの移行の遅延36により決定される。同様に、WRAPDN信号は時点142で発信を終えるが、それは、一旦中間アドレスA2’が第3のバーストアドレスB3に等しくなると比較器22により引き起こされるロウへの移行の遅延42により決定される。
【0044】
本発明の有利な点の幾つかを説明するが、図2の従来技術に用いられたタイミングの例を図5に対しても用いることにする。従って、クロック信号CLKの周波数は100MHzであり、周期Tは10nsである。遅延36の典型的な長さは2nsである。しかし、従来のカウンタ10に存在するような、中間アドレスA3からバーストアドレスB3を生成することに起因する遅延34が存在しないことに注目されたい。その結果、本発明のWRAPDN’信号は、図2の従来技術のWRAPDN信号より8ns早く発信される。
【0045】
図6を参照すると、本発明の特徴であるバーストシーケンスに基づいたバースト動作、例えばバースト読出し動作のタイミング図を示し、バースト長が8サイクル、CASレイテンシーが2サイクルで、先頭アドレスが選択された後に8ビットの連続データをバーストモードで得ることができる。このバースト読出し動作を行うための構成要素を示したものが図7である。
【0046】
図7には、ワード線とビット線対との交点に格子状に配置される複数のメモリセルMCと、それぞれのメモリセルMCに対応するセンスアンプSAと、それぞれのセンスアンプSAをI/O線に接続する一対の選択MOSトランジスタSTと、I/O線に接続されるメインアンプMAと、メインアンプMAからの出力をラッチして出力する出力ラッチ回路OLとを示す。また、一対の選択MOSトランジスタSTには、それぞれYS線を介して列デコーダCDが接続され、この列デコーダCDには列カウンタCCから列アドレスが入力される。
【0047】
このように、共通のI/O線に出力ラッチ回路OLを設けておき、メモリセルMCからビット線、センスアンプSA、I/O線、メインアンプMAを通じて読み出されたデータを一旦ラッチしてI/O線を切り離しておきさえすれば、このラッチされたデータを外部に取り出している間に、他の動作、例えば負荷容量の大きなI/O線のプリチャージ動作等を行うことができる。
【0048】
この図7に示す、列カウンタCC、列デコーダCDはそれぞれ図3のカウンタ130、列デコーダ118に対応し、更にメモリセルMC、センスアンプSA、選択MOSトランジスタST等はバンク120,122,124,126内に含み、またメインアンプMA、出力ラッチ回路OL等はI/O回路108内に含むことができる。
【0049】
このバースト読出し動作は、図6のタイミング図に示すように、クロックCLKによる同期動作において、クロックCLKの立ち上がりでコマンドとアドレスを取り込み、アクティブ(ACTV)コマンドにより行アドレス(RA)を取り込み、対応するワード線を選択する。ビット線、ここでは8本のビット線に読み出されたセル信号をセンスアンプSAで増幅する。一方、アクティブコマンドから2サイクル後のリード(READ)コマンドにより列アドレス(CA)を取り込み、一対の選択MOSトランジスタSTによって対応するビット線上の増幅信号をI/O線に読み出し、クロックCLKに同期して外部に出力する。
【0050】
この際に、列カウンタCCはアクセスされるべき次のメモリセルMCのアドレスを即時に生成することができるので、列カウンタCCから列アドレスを指定すると、そのアドレスを先頭に列デコーダCDを通じて順々(CA〜CA+7)に対応したYS線を選択して選択MOSトランジスタSTを駆動し、対応する8本のビット線から8ビットの信号を順々にI/O線に出力する。そして、メインアンプMAで増幅した後にその出力(MO1〜MO8)を出力ラッチ回路OLにラッチし、このラッチされたデータをクロックCLKに同期して外部にデータ出力(OUT1〜OUT8)することができる。
【0051】
このバースト読出し動作におけるデータ出力は、アクティブコマンドにより行アドレスを取り込んだ後、リードコマンドによる列アドレスの取り込みから2サイクル後に最初のデータ出力(OUT1)が開始され、順々にクロックCLKに同期してデータ出力され、最初のデータ出力から最後のデータ出力(OUT8)までを8サイクルの期間内で8ビットの出力を連続して行うことができる。
【0052】
なお、ここではバースト長が8サイクル、CASレイテンシーが2サイクルの例を示したが、CASレイテンシーが3サイクル等の場合にも、アドレス指定からデータ出力までのサイクル数が異なる他は基本的な内部動作は同じであり、また他のバースト長においても、所望の1,2,4,フル等のサイクル内で所望とする2,4,16,256,1024等のビット数のデータを連続して出力することができる。
【0053】
図8を参照すると、図4に示すカウンタ130内のアドレスレジスタ12、加算器20等は一例としてキャリー発生回路等を含んでいる。このキャリー発生回路は、例えば列アドレス(CA)=(Y9,Y8,・・・,Y0)の10ビットの並列加算器であり、加数と被加数の桁毎の加算により部分和を求めると同時に、全桁の桁上げ計算を独立に行い、部分和と桁上げを加えて加算速度を向上させることができる2段からなるキャリールックアヘッドアダー回路構成となっている。
【0054】
このキャリー発生回路は、部分和を求める10個のコントロールレジスタCTR0〜CTR9と、この入力段に接続され、全桁の桁上げ計算を行うNANDゲート、NORゲートおよびインバータによるゲート回路とからなり、下位の桁のコントロールレジスタからのキャリー出力(C)はそれより上位の桁の全てのコントロールレジスタのキャリー入力(CR)に反映されるようになっている。なお、これらのコントロールレジスタCTR0〜CTR9の出力(S)から10ビットのデータ(Y0〜Y9)が出力され、これは図4に示す中間アドレスA4に対応する。
【0055】
例えば、0ビットのコントロールレジスタCTR0のキャリー入力はハイに固定され、このキャリー出力は1ビットのコントロールレジスタCTR1のキャリー入力に取り込まれるとともに、2ビットのコントロールレジスタCTR2に接続される2入力NANDゲートの一方のキャリー入力、3ビットのコントロールレジスタCTR3に接続される3入力NANDゲートの一つのキャリー入力にそれぞれ取り込まれ、インバータを通じて2,3ビットのそれぞれのコントロールレジスタCTR2,CTR3に入力されるようになっている。
【0056】
更に、4〜6ビットのコントロールレジスタCTR4〜CTR6に対しても、インバータと2入力NORゲート、2入力NANDゲートおよび2入力NORゲート、3入力NANDゲートおよび2入力NORゲートを通じて下位のビットから上位のビットのそれぞれのコントロールレジスタにキャリー入力が取り込まれる。更に、7〜9ビットのコントロールレジスタCTR7〜CTR9に対しても、インバータと3入力NORゲート、2入力NANDゲートおよび3入力NORゲート、3入力NANDゲートおよび3入力NORゲートを通じてそれぞれのコントロールレジスタにキャリー入力を取り込むことができる。
【0057】
なお、それぞれのコントロールレジスタCTR0〜CTR9には、キャリー入力(CR)信号の他に、図示しない制御信号CUP、制御信号CASP、制御信号INTEL等の制御信号、アドレス信号等も入力されるが、詳細にはコントロールレジスタCTR0〜CTR9の内部論理構成を示す図9を用いて後述する。
【0058】
図9を参照すると、図8に示すそれぞれのコントロールレジスタは、例えば複数のクロックドインバータCIV1〜CIV4、複数のインバータIV1〜IV4、NANDゲート等の論理ゲートと、トランスファCMOSトランジスタTT等によるループ帰還回路で構成する、いわゆるバイナリカウンタとすることができる。このクロックドインバータCIV1〜CIV4、インバータIV1〜IV4等はCMOSトランジスタ、あるいはPMOSトランジスタ、NMOSトランジスタ等の組み合わせにより構成されるが、従来から存在するものなので詳細には説明しない。
【0059】
それぞれのコントロールレジスタは、制御信号CUP\,CUPにより制御され、ループ帰還の出力信号を入力とするクロックドインバータCIV1と、これにインバータIV1を介して接続され、制御信号CUPによりゲート制御されるトランスファCMOSトランジスタTTと、これにインバータIV2を介して接続され、制御信号CR\,CRにより制御されるクロックドインバータCIV2と、このインバータIV2およびクロックドインバータCIV2に並列に接続され、制御信号CR,CR\により制御されるクロックドインバータCIV3と、トランスファCMOSトランジスタTTとインバータIV2との接続ノードに接続され、制御信号CASP\,CASPにより制御されるクロックドインバータCIV4と、これに接続され、アドレス信号ADD、制御信号INTELを入力とするNANDゲートとから構成されている。なお、スタティック的には、インバータIV1,IV2にはクロックドインバータのフローティングによる電荷保持のためにそれぞれ逆方向にインバータIV3,IV4が並列に接続されている。
【0060】
このコントロールレジスタに入力されるそれぞれの制御信号は、制御信号CUP,CUP\が図5に示すCOUNTUP信号とその反転信号、制御信号CR,CR\が下位ビットのコントロールレジスタからキャリーアップされる信号とその反転信号、制御信号CASP,CASP\が図5に示すLOAD信号とその反転信号、制御信号INTELがバーストモードの切り換え制御信号である。また、アドレス信号ADDは、図5に示す外部アドレスバスXADDから入力される外部アドレスに対応している。
【0061】
コントロールレジスタの動作は、まずアドレスの初期設定において、CASP信号によりクロックドインバータCIV4を制御して、NANDゲートに入力されるアドレス信号ADDを取り込む。このアドレスがバーストシーケンスの先頭アドレスとなる。この先頭アドレスの次のアドレスは、CUP信号によりクロックドインバータCIV1、トランスファCMOSトランジスタTTを制御し、ループ帰還される先頭アドレスをカウントアップして生成する。以降、順々にループ帰還される前のアドレスをカウントアップしてバーストシーケンスの次のアドレスへ更新する。
【0062】
バーストシーケンスの最後のアドレスまでカウントアップされると、CUP信号は停止される。すなわち、バーストシーケンスの中間アドレスは、図4に示す比較器22に入力され、所定のバーストシーケンスの最後のアドレスとなるバーストアドレスに等しくなると、比較器22はWRAPDN’信号を発信し、これによりカウントアップによるバーストシーケンスを終了させることができる。
【0063】
この時に、例えば下位ビットのコントロールレジスタから入力される桁上げのキャリー信号CRが、ハイのときにはクロックドインバータCIV1、インバータIV1、クロックドインバータCIV3による3段のインバータを通じて動作するので、出力が反転して上位ビットへキャリー信号CRを反転して出力し、一方ロウのキャリー信号CRが入力されたときにはクロックドインバータCIV1、インバータIV1、インバータIV2、クロックドインバータCIV2による4段のインバータを通じて動作するので、そのままの信号を上位ビットへキャリー信号として出力する。
【0064】
以上のように、それぞれのコントロールレジスタからは、それぞれのビットに対応するデータY0(Y1〜Y9)をバーストシーケンスのアドレスとして出力することができるとともに、下位のビットのコントロールレジスタからのキャリー信号をそれより上位のビットの全てのコントロールレジスタに反映させることができる。
【0065】
なお、ここではバーストシーケンスにおいて遅延が問題となる、図4に示すカウンタ130内のアドレスレジスタ12、加算器20の論理構成を詳細に説明したが、アドレスレジスタ14、マイナス2減算器138等も、図8および図9に示すようなキャリー発生回路等を含んでいるが、基本的には同様の論理構成となるので、ここでの詳細な説明は省略する。
【0066】
以上、本発明者によってなされた発明を例示的な実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。ある場合には、本発明のある特徴を用いる一方、本発明の他の特徴は用いないこともできる。
【0067】
更に、本発明の範囲を逸脱しないで、本実施形態に他のバッファ、ドライバ、遅延回路および他の回路を追加することもできる。従って、添付の特許請求の範囲は本発明の範囲と整合する仕方で広く解釈すべきである。
【0068】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0069】
すなわち、バースト終了信号が早く発信されるので、高速プロセッサシステムのタイミング上の要求を満たすことができる。
【図面の簡単な説明】
【図1】従来のカウンタのブロック図である。
【図2】図1の従来のカウンタのタイミング図である。
【図3】本発明の特徴を具体化した64MビットSDRAMのブロック図である。
【図4】図3の64MビットSDRAM用の改良されたカウンタのブロック図である。
【図5】本発明の特徴を示す、図4の改良されたカウンタのタイミング図である。
【図6】本発明の特徴を示す、バースト動作のタイミング図である。
【図7】図6のバースト動作を説明するための構成図である。
【図8】図4のカウンタ内のアドレスレジスタ、加算器に含まれるキャリー発生回路の構成図である。
【図9】図8のキャリー発生回路に含まれるコントロールレジスタの構成図である。
【符号の説明】
12,14,16 アドレスレジスタ
20 加算器
22 比較器
24 バーストシーケンサ
26 クロック回路
130 カウンタ
138 マイナス2減算器
Claims (14)
- 外部アドレスからバーストアドレスのシーケンスを生成し、かつ該バーストシーケンスの完了を示すようバースト終了信号を生成するためのカウンタであって、該カウンタは、
前記外部アドレスを受取るためのレジスタと、
前記バーストアドレスのシーケンスの次のアドレスを生成するよう前記外部アドレス又は生成された前記次のアドレスを加算するための第1の回路と、
前記バーストアドレスのシーケンスの最後から2番目のアドレスを決定するための第2の回路と、
前記第1の回路に入力されるアドレスが前記最後から2番目のアドレスに等しいかどうかを決定し、それに応じて前記バースト終了信号を発信するための第3の回路とを含むことを特徴とするカウンタ。 - 請求項1記載のカウンタであって、前記第1の回路が加算器回路であることを特徴とするカウンタ。
- 請求項1記載のカウンタであって、前記第2の回路がマイナス2減算器回路であることを特徴とするカウンタ。
- 請求項1記載のカウンタであって、前記第3の回路が比較器であることを特徴とするカウンタ。
- 請求項1記載のカウンタであって、前記第1の回路がバーストシーケンサを含み、それにより前記バーストアドレスのシーケンスがプログラムすることができることを特徴とするカウンタ。
- 複数のメモリセル位置と、外部アドレスを受取るための複数のアドレスパッドと、所定のシーケンスに従って複数の内部アドレスを生成するためのカウンタとを含む同期化メモリ装置であって、該カウンタが、
前記所定のシーケンスの次のアドレスを生成するよう前記外部アドレス又は生成された前記次のアドレスを加算するための第1の回路と、
前記所定のシーケンスの最後から2番目のアドレスを決定するための第2の回路と、
前記第1の回路に入力されるアドレスが前記最後から2番目のアドレスに等しいかどうかを決定し、それに応じてバースト終了信号を発信するための第3の回路とを含むことを特徴とする同期化メモリ装置。 - 請求項6記載の同期化メモリ装置であって、前記カウンタの前記第1の回路が加算器回路であることを特徴とする同期化メモリ装置。
- 請求項6記載の同期化メモリ装置であって、前記カウンタの前記第2の回路がマイナス2減算器回路であることを特徴とする同期化メモリ装置。
- 請求項6記載の同期化メモリ装置であって、前記カウンタの前記第3の回路が比較器であることを特徴とする同期化メモリ装置。
- 請求項6記載の同期化メモリ装置であって、前記カウンタの前記第1の回路がバーストシーケンサを含み、それにより前記バーストアドレスのシーケンスがプログラムすることができることを特徴とする同期化メモリ装置。
- 複数のビット線対と該複数のビット線対と交差する複数のワード線と複数のメモリセルと前記複数のビット線対に接続される複数のセンスアンプ回路とを含むメモリアレイと、
前記複数のビット線対に対応して設けられた共通データ線対と、
前記複数のビット線対の所定のビット線対を選択的に前記共通データ線対に接続するスイッチ回路と、
連続したアドレスを出力する加算回路と、
前記加算回路の出力アドレスを前記加算回路の入力アドレスとして保持するアドレス保持回路と、
前記連続したアドレスの最終アドレスより前のアドレスを前記連続したアドレスの先頭アドレスから減算して形成する減算回路と、
前記加算回路の入力アドレスと前記減算回路の出力アドレスを受ける比較回路と、
前記連続したアドレスに基づいて前記スイッチ回路を制御する回路とを備え、
前記比較回路の一致検出信号に基づいて前記加算回路の動作が停止されることを特徴とする半導体メモリ。 - 請求項11記載の半導体メモリであって、
前記減算回路は前記先頭アドレスから2減算する回路であることを特徴とする半導体メモリ。 - 請求項12記載の半導体メモリであって、
前記先頭アドレスは外部アドレスであり、前記アドレス保持回路の初期値は前記先頭アドレスであることを特徴とする半導体メモリ。 - 請求項13記載の半導体メモリであって、
外部クロック信号に基づいて内部クロック信号を形成する内部クロック発生回路を備え、
前記加算回路は前記内部クロック信号に同期して動作することを特徴とする半導体メモリ。
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