JPH02294993A - メモリセルからハイアラーキに構成されたメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パイプラインレジスタを存するメモリセル
からハイアラーキに構成されたメモリに関するものであ
る。

〔従来の技術〕

ＣＭＯＳテクノロジーによるスタティックメモリ（ＳＲ
ＡＭＳ）は非同期に動作し、すなわち書込みまたは読出
し過程が入力データの切換わりによりレリーズされ、も
しくはクロックに同期して動作し、その際に入力端およ
び出力端にレジスタが設けられている。入力データとし
てここではアドレス信号、データ入力信号、チャネルイ
ネーフル信号または他の制御信号が考えられる。クロノ
クによる制御は有利である。なぜならば、人力データが
システムクロノクに関して定められた時点で授受され、
また出力データが定められた時点で提供されるからであ
る。それにより高いクロック周波数を有するシステムの
モジュール間のデータ転送が容易にされる。これらの考
察から、“レジスタードＳＲＡＭＳ”または“パイプ゛
ラインドＳＲ　Ａ　Ｍ　Ｓ　”とも呼ばれるいわゆる同
期スタテインクメモリが開発された。このような同期Ｓ
ＲＡＭＳは刊行物［１ＧａＡｓ　−　１ｃデータブンク
および設計者のガイド“’２５６Ｘ４ビッＩ・−レジス
タド−セルフタイムド−スタティンクＲＡＭ２．５ｎＳ
サイクル時間″』、ギガ・ビッ１・・ロジンク社、１９
８８年５月、第２−２頁以腎ならびに刊行物［１ＣＭＯ
Ｓデータブソク“アドハンスド情報・セルフタイムドー
パイプラインド−スタティックＲＡＭ’“Ｊ１シプレス
・セミコンダクターズ、１９８８年１月１５日、第２〜
８３頁に記載されている。しかし、ここに示されている
スタティックメモリセルはその入力端および出力端にお
けるパイプラインレジスクのみを含んでいる。

前記の同期化とならんで、回路の作動のためのできるか
ぎり高いクロック周波数を達成することはパイプライン
アーキテクチュアめ本来の目標である。これは、クロッ
クにより制？Ｉｌ＋されて時間的に並列に複数のデータ
セットに対して作動せしめられる複数のセクションへの
データ技路の分割により達成される。データは１つのパ
イプライン段の通過後にそれぞれレジスタのなかに一時
記憶される。その際に最短可能なクロック周期はパイプ
ライン段により、または最長の通過時間を有するパイプ
ライン段により決定される。回路を通るデータの全通過
時間はパイプライン構造なしの回路の場合よりも長いが
、データ速度は、パイプライン段の数およびレジスタを
通るイ」属の通過時間に関係して、木質的に高められる
。この利点はパイプラインならびにクロック信号の発生
および分配のための追加的な面積費用により購われる。

別のパイプライン段に読出しまたは書込み過程を分ける
ことはハイアラーキ段なしの通常のメモリ構造では有意
義でない。入力信号は、事情によってはアクセス時間の
わずかな部分しか必要としないプリデコーダ一段の後に
、多数のワード線に分岐する。多数のワード線、必要な
ドライハー強度およびセルラスターによるジオメトリ・
ハンディギャンブのために、この個所乙こ別のパイプラ
インレジスタをアドレス技路に挿入することは有意義で
ない。出力データは多数のデータ線から選択され、また
１つまたはそれ以上の読出し増幅器乙こ供給される。一
時記憶はここで読出し増幅器の後で初めて有意義である
。

〔発明が解決しようとする課題〕

本発明の課題は、中位およびより高位のハイアラーキレ
ベルに複数のパイプライン段を含んでいるハイアラーキ
に構成されたメモリを提供することである。

〔課題を解決するための手段］ この課題は、本発明によれば、請求項１の特徴部分に記
載の手段によって解決される。

請求項２〜１３には本発明によるメモリの好ましい実施
態様が詳細にあげられている。

〔実施例〕

以下、図面により本発明を一層詳細に説明する。

ハイアラーキ構成により、従来のスタティソクメモリと
違って、中位および上位のハイアラーキレベルのなかに
複数のパイプライン段を挿入することが可能である。な
ぜならば、ここでは記憶すべき信号の数がそれほど大き
くなく、またアドレス指定されないザブブロンクがパイ
プライン作動から切り離され得るからである。下位のハ
イアラーキレベルを通る通過時間は全アクセス時間より
も明白に短い。従って、達成可能な最小クロツタ周期は
従来からの同期スタテインクメモリの場合よりも著しく
短い。

例としてここでは第１図に、第２および第３のハイアラ
ーキレベル内に挿入されたレジスタを有するハイアラー
キ１６Ｋ−ＳＲＡＭＳのブロック回路図が示されている
。１μｍＣＭＯＳテクノロジーに対するシミュレーショ
ンによれば、オンチップの入出力回路を有するハイアラ
ーキ１６ＫＳＲＡＭＳのアクセス時間は約１１ｎｓであ
る。

現在の技術では、時間臨界的な段は、入出力回路を考慮
せずに、入力端と出力端との間の約９ｎｓの通過時間を
必要とする。第２のハイアラーキレベルの入力端と出力
端との間の通過時間は約４ｎＳである。それによって、
示されているパイプライン段の導入の際のクロック周期
はハイアラーキアーキテクチュアにより構成されたクロ
ンクされるメモリにくらべて約半分に短縮可能であり、
またはハイアラーキ構成なしの従来のアーギテクチュア
と比較して約１／３だけ短縮可能である。

第１図には、ハイアラーキ−パイプライン−アーキテク
チュアを有するスタティック１．　６　Ｋメモリの一例
のブロック回路図が示されている。この例ではメモリは
４つのハイアラーキレベルに構成されている。第１のハ
イアラーキレベルＨ　Ｏは個々のメモリセルにより形成
され、他方において第２のハイアラーキレヘノレＨＩＪ
二では８×８メモリセルが１つのメモリ群にまとめられ
ている。第３のハイアラーキレベルＨ　２では４×４メ
モリ群がまとめられており、その際に各メモリ群は６４
のメモリセルを含んでいる。最後に第４のハイアラーキ
レベルＨ３には４×４ブロノクが配置されており、その
際にこれらのブロソクの各個はＩＫＢｉｔのメモリ容量
を有し、また第３のハイアラキレヘルＨ２上の４×４メ
モリ群に相応して構成されている。良好な空間利用度に
おいて速いアクセス時間を保証するため、４つのハイア
ラーキレベルへのメモリの分割が選定された。他の分割
も同しく可能であり、それは使用上の必要条件に従う。

ハイアラーキに編成されたスタティックメモリに対して
新しいデコーダ一方式が開発されなければならない。ス
タティックメモリのできるかぎりわずかな電力消費を達
成するため、またそのつどのハイアラーキレベル上のマ
ルチプレクサおよびデコーダー回路の高い“ファン−ア
ウト“に基づいて生ずる遅れ時間を減ずるため、各ハイ
アラーキレベル上のすべてのメモリ群においてデータ入
力端および低いアドレス線を能動化することは有利でな
い。その代わりに、これらの線上の信号をより高いハイ
アラーキレベル上で予選択するのが有利である。これは
、より高い値のアドレスビットから発生されるブロック
選択信号により可能にされる。これにより予選択された
アドレスおよびデータ信号は予め選択ざれたサブブロン
クにしか伝達されない。しかし各ハイアラーキレベル十
のデータ線および低いアドレス線上のすべての信号が選
択されたならば、これＬｊデコーダー枝路内に必要とさ
れるゲー１・配置に法づいてあまりに長い遅れ時間を惹
起するであろう。これを避けるために、デコーディング
の部分は並列動作するブロックに分割される。

従って、第２のハイアラーキレベルＨ１上では８×８メ
モリセルのすべての列に１つのデータ入力およびデータ
出力回路ＤＩ．ｌ／０が対応付けられており、他方にお
いて第３のハイアラーキレベルＨ２上には各１つのデー
タ入力およびデータ出力回路Ｄ２ｒ／０が６４メモリセ
ル要素の行あたり存在している。同じく第４のハイアラ
ーキレベルＨ３Ｊ二ではＩＫメモリブロックの１つの行
にそれぞれ１つのデータ入力およびデータ出力回路Ｄ３
Ｉ／Ｏが対応付けられている。第４のハイアラーキレベ
ルＨ３のデータ線は、スタティックメモリに対する意図
ざれるデータ書込みおよび読出しを可能にする増幅器お
よび一時メモリ■に接続される。このために増幅器およ
び一時メモリはチンプ選択信号ＣＳおよび書込み−読出
し信号Ｒ／Ｗ’により駆動される。第１図から明らかな
ように、第２、第３および第４のハイアラーキ段Ｈ１、
Ｉ１２およびＨ３のなかに各１つの行および列回路ＺＳ
１、ＺＳ２、ＺＳ３またはＳＰＳ　Ｌ、ＳＰＳ２、ＳＰ
Ｓ３が存在しているが、これらは各ハイアラーキ段上で
相い異なって構成されている。第４のハイアラーキ段Ｈ
３上では列回路ＳＰＳ３は最も高い値のアドレスヒット
ＡＢ５およびＡＢ６に対する列選択回路ＳＰＡＳ３と、
ビット線ＡＢ３ないしＡＢ４のアドレスビットに対する
増幅器および一時メモリＶＳ．３と、ビット線ＡＢＯな
いしＡＢ２の最も低い値のアトレスピットに対するデコ
ダーおよび予選択装置ＤＥＶＳ３とを含んでいる。同じ
くこのハイアラーキレベル上の行回路ＺＳ３は、ワード
線ＡＷＯないしＡＷ２の最も低い値のアドレスビットお
よび与えられた書込み一読出し信号Ｒ／Ｗ’に対するデ
コーダーおよび予選択装置ＤＥＶＺ３と、ワード線ＡＷ
３ないしＡＷ４のアドレスビッ１〜に対する増幅器およ
び一時メモリＶＺ３と、ワード線ＡＷ５およびＡＷ６の
最も高い値のアドレスビッ１・に対する行選択回路ＺＬ
ＡＳ３とから成る三重分割を含んでいる。このハイアラ
ーキレベル」二の行回路ＺＳ３も列回路ＳＰＳ３もそれ
ぞれチップ選択信号ＣＳにより駆動される。ハイアラー
キレベルＨ３上の行および列回路内のデコーダー装置Ｄ
ＥＶＺ３、ＤＥＶＳ３は、第２のハイアラーキレベル１
］１上で初めて必要とされる最も低い値のアドレスビッ
トＡＢＯないしＡ　Ｂ　２またはＡＷＯないしＡＷ２を
既にデコードする。最も低い値のアドレスヒントをＩＫ
ブロンクのすべてに接続しないように、これらは最も高
い値のアドレスビッＩ・ΔＷ５およびＡＷ６またはＡＢ
５およびＡ１３６により予選択され、またＩＫブロソク
の１つの行才たは１つの列のみに接続される。これば行
および列回ｌ路ＺＳ３、Ｓ　Ｐ　Ｓ３内の内部で発生さ
れるブロソク選択信号により可能にされる。第４のハイ
アラーキレベル｝｛３上では行回Ｉ￥３ＺＳ３および列
回路ＳＰＳ３の入力端および出力端に、増幅器および一
時メモリ■とデータ入出力回路Ｄ３１／Ｏとの間と同じ
く、それぞれレジスクが配置されている。これにより第
４のハイアラーキレベルＨ　３のスタティソクメモリは
アドレス線およびデータ入出力線に関してそれぞれ２つ
の段にさらに分けられる。第３のハイアラーキレベルＨ
２上では列回路ＳＰＳ２は、ビット線ＡＢＯないしＡＢ
２のデコードされた最も低い値のアドレスピントが供給
されている予選択装置ＶＳＳ２と、ビット線ＡＢ３およ
びＡＢ４のアドレスビットが接続されている列選択回路
ＳＰＡＳ２とを含んでいる。

さらに列回路ＳＰＳ２に対してはハイアラーキレベルＨ
３の行選択回路ＺＬＡＳ３からの行選択信号が必要とさ
れる。ハイアラーキレベルＨ２の行回路ＺＳ２も、ワー
ド線ＡＷＯないしＡＷ２のデコードされた最も低い値の
アドレスビットおよび予選択された書込み一読出し信号
Ｒ／Ｗ’が供給される予選択装置Ｖ．ＳＺ２と、ワード
線ＡＷ３およびＡＷ４のアドレスが接続されるべき行選
択回路Ｚ　Ｌ　Ａ．　Ｓ　２とから成る二重分割を含ん
で０る。

第３のハイアラーキレベルｌ−｛　２　Ｊ二の行回路Ｚ
Ｓ２はそれぞれ第４のハイアラーキレベルＨ３からの列
選択回路ＳＰＡＳ３の列選択信号および行選択回路ＺＬ
ＡＳ３の行選択信号から駆動される。第３のハイアラー
キレベルＨ　２上でも最も低い値のデコードされたアド
レスビ’ノｌ−　Ａ　Ｂ　ＯないしＡＢ２またはＡＷＯ
ないしＡＷ２は予選１尺され、また６４メモリセルから
成るメモリ群の１つの列または行のみに接続される。こ
れはここで、ビンＩ−綿ＡＢ３およびＡＢ４またはＡＷ
３およびＡＷ４のアドレスから発生される内部で形成さ
れるブロノク選択信号により達成される。第３のノスイ
アラーキレヘル内にはパイプラインレシスタが第４のノ
＼イアラーキレヘル内と等しい個所に配置されている。

それらは列回路ＳＰＳ２の入出力端と行回路ＺＳ２の入
出力端との間に位置している。さらにレジスタがデータ
入出力回路Ｄ２１／Ｏの前に配置されている。すべての
ハイアラーキレベルを共通に考察するど、アトレスおよ
びデータ入力線とデータ出力線との間の５つのパイプラ
イン段の分割が生じていることが判る。最後に第２のハ
イアラーキレベルＨ　ｌ内では列回路ＳＰＳ　１のなか
にデータ入出力回路Ｄｌｌ／０および列選択回路ＳＰＡ
Ｓ　１が含まれている。データ人出力回路ＤＩＩ／Ｏは
メモリ群の個々のメモリセルの間の双方向データトラヒ
ンクを制御する。従って列回路ＳＰＡＳ　１にはビット
線ＡＢＯないしＡ．Ｂ２のデコードされた最も低い値の
アトレスビットおよびデタ入出力線ＤＩ／Ｏが接続され
ている。この際に駆動は、データ入出力線ＤＩＩ／Ｏに
対する予選択された書込み−読出し信号Ｒ／Ｗ′と、第
３のハイアラーキレベル｝｛２内の行選択回路ＺＬＡＳ
２のなかで形成される行選択信号ＺＬＡＳ２とにより行
われる。ハイアラーキレベルＨ　ｌ内のメモリ群の行選
択回路ＺＳ］は単に、ワード線ＡＷＯないしＡＷ２のデ
コードされた最も低い値のアドレスビットを供給され、
また列選択信号により制御される行選択信号Ｚ　Ｉ．．
　Ａ．　Ｓ　Ｌを含んでいる。

この際に列選択信号は再びすく次により高いハイアラー
キレベルＨ２の列選択回路ＳＰＡＳ２から取り出される
。

第２図にはハイアラーギ１６Ｋスタティックメモリの５
つのパイプライン段に対するブロック回路図が示される
。ここで書込み回復時間の省略は特に有意義である。従
来のスタティンクメモリセルでは書込みの後にビノＩ・
線の予充電のために書込み回復時間が必要である。この
過程を制御するためには、非常に短い書込めパルスが外
部から与えられ、または内部で発生されなｉＪればなら
ない。

最短可能な書込みパルスは一般に少なくとも最小読出し
ザイクルの間は継続する。しかし、このことは、パイプ
ライン−アーキテクチュアのなかで書込みの際に読出し
の際と等しい高いクロック周波数を用い得ないことを意
味する。なぜならば、各書込みの後に、すく次のアクセ
スが行われ得る前に、書込み回復時間が待たれなげれば
ならないからである。しかし、スタティックメモリが読
出しおよび書込みの際に等しいクロンク同波数で作動せ
しめられ得ることは望ましい。短いワードおよびデータ
線のために上記特許出願明細書によるメモリセルはここ
で論理回路中のレジスタのようにみなされ得る。データ
線対上の通常の差信号の代わりに完全なＣＭＯＳレベル
を有するデータ信号が得られるので、読出し回路として
、通常の差増幅器よりもはるかに占有面積の小さいイン
ハータが使用され得る。占有面積が大きく設計費用が高
いアナログ回路部分の省略により、メモリセルの使用の
際にテクノロジー変動の際の高いノイズイミュニティお
よびハイアラーキーアーギテクチュアの使用の際のアク
セス時間の短縮が達成され、またたとえば書込みパルス
発生および導線の予充電の際のタイミングの問題が生し
ない。

パイプライン回路の一般的な問題は、多数のレジスタが
各クロックザイクルの際に切換えられることにある。そ
の結果、電力消費が大きくなり、また種々のクロック段
階を十分なドライバ強度で発生ずるために高価で占有面
積の大きい回路が必要である。クロンクが大きい距離に
わたり配線されなＩ′ｌ才ｊ，はならない大きい回路で
は、この際に一般にノイスイミュニうーイの理由から、
第３図の上イｌｊｌｌの４つの行に示されているように
、４つのクｌ′２ノク信号ＰＭ．ＰＭＱ．ＰＳおよびＰ
ＳＱを佇ずる東ｆｙ２相クロンクシステムが応用される
。闘イｐｌ２相クロックシステムは同行物゛Ｃ　Ｍ　（
’］　Ｓ　　Ｖ　ｌ−ＳＩ設計の原理′゜、エヌ・ウｙ
．ステ（Ｎ．Ｗｅｓｔｅ）、ケイ・エソユラギアン（Ｋ
．ＲｓｈｒａＩ′＋ｉａｎ）著、アディソン・ウエスリ
、リーディング、Ｍ　Ａ　　１９　８　５、竿５．４章
から公知である。

しかしハイアラーキ−スクティ，クメモリのなかで４．
１各アクセスの際乙こ同格の小さい１｝ｊ３分、づ゛な
わら最も−ヒ位のハイアラーキレベルの回路部分および
Ｆ位および中位のハイアフー−４一レベルのアドレス指
定されたブロンクしか実際には利用されない。従って、
本発明によるメモリに対しては、最もヒ位のハイアラー
−１一レベルに対してのみ主クｌ：Ｊソクの１つのシス
テムを発生し、また中位および下位のハイアラーキレー
・ル−ヒのレジスタに対し２てはそれぞれまさにアトレ
ス指定されたプロ・，ク１２１内でのみクロックを発生
することが提案される。

これば、主クロンクに同期した、しかし時間的にずらさ
れる可能性のあるクロック信号とブロンク選択信号との
論理的結び付けにより達成され得る。

第２図には、上記の原理によるパイプライン構造を有す
る１６Ｋスタティックメモリの一例が示されている。第
３図および第４回はクロンクの発生に対するタイムダイ
アダラムと相い続くパイプライン段を通る信号の経過と
を含んでいる。クロンク発生のための回路は第５図およ
び第６図に示されている。

明確化のために読出し過程に対する信号経過を第２図の
ブロック回路図により説明する。示されているハイアラ
ーキ、各６４ピントの各１６ブロックから成る１６Ｋ−
ＳＲＡＭは１６Ｋブロックに分割されている。すべての
入力信号ＤＩＮ，Ｒ／Ｗ′、ＡＯないしＡ９およびＡＩ
ＯないしＡ１３は先ずグイナミノク入力レジスタＤ１の
１つの群のなかに同期して書込まれる。クロンキングは
中央クロンク供給部からのクロック信号ＰＭ／ＰＭＱに
より行われる。このためにアドレス線ＡＯないしＡ１３
に対してそれぞれ１４の入力レジスタが、また書込み一
読出し線Ｒ／Ｗ’およびデータ入力線ＤＢＩＮに対して
それぞれ１つの入力レジスタが設けられている。後続の
第１のパイプライン段Ｐ１のなかでアドレスがデコード
される。

いくつかのアドレス線、たとえば最も高い値の４つのア
ドレス線ＡＩＯないしＡ　１．　３はブロック選択用に
定められている。それらは４；１６デコダーＤＫＩのな
かでブロック選択信号ＢＳ２にデコードされる。下位の
アトレスＡＯないしＡ９は中位および下位のハイアラー
キレベルのながでの選択の役割をする。従って２つのア
ドレス対は２４デコーダーＤＫ２のなかで、６４ヒット
−ブロックの１つの行または列の選択の役割をする各４
つの７２およびＳ２信号にデコードされる。各３つのア
トレス線は３：８デコーダーＤＫ３のなかで、６４ビン
１・−ブロンクの１つの行および列選択の役割をずるＺ
１およびＳ１信号にデコートされる。データ入力信号Ｄ
ＩＮおよび書込め−読出し信号Ｒ／Ｗ’は同期化のため
にレジスタおよび増幅器■１の１つの群のなかに一時記
憶され得る。

第１のパイプライン段Ｐ１の出力端および第２のパイプ
ライン段Ｐ２の入力端には第２の群のダイナミックレジ
スクＤ２が配置されている。すなわち１６のダイナミッ
クレジスタがブロンク選択信号ＢＳ２用として、各４つ
のダイナミックレジスタがＺ２およびＳ２信号用として
、各８つのダイナミックレジスタが７１およびＳ１信号
用として、また各１つのダイナミックレジスタが書込み
読出し信号Ｒ／Ｗ′およびデータ入力信号ＤＩＮ用とし
て配置されている。第２のパイプライン段Ｐ２のなかで
信号Ｚ２、Ｓ２、Ｚ１、Ｓ１、Ｒ／Ｗ’およびＤＩＮは
増幅され、またすべてのメモリブロックＳＰＢに配線さ
れる。１６のメモリフロックＳＰＢの各々Ｃこそれぞれ
１つの入出力クロック発生器Ｅ　Ｔ／Ａ　Ｔが対応付け
られている。

ブロンク選択信号ＢＳ２の各々はインバータＩ１を介し
て入出力クロック発生器ＢＴ／ＡＴの１っに配線される
。追加的に１つの予めすらされたクロノク信号ＰＭＢが
中央クロック供給部からすべての入出力クロック発生器
ＥＴ／ＡＴに導かれる。

時間的に予めずらされたクロンク信号Ｐ　Ｍ　Ｂおよび
ブロック選択信号ＢＳ２からまさに選択されたＩＫブロ
ックに対してスタティックレシスクＳＲおよびリセット
回路を有するスタティックレジスクＳＲＲの群の駆動の
ためのクロック信号Ｐ’　Ｉ、ＰＩＱ，ＰＩ’、ＰＩＱ
′が発生される。これらの入力レジスタはスタティック
であり、従って選択されたＩＫブロンクのながで不定の
状態は生し得ない。書込み−読出し信号Ｒ／Ｗ’はこの
レジスタ段のなかでさらに２つの信号ＩでおよびＷに分
割される。４つのＺ２信号に対してそれぞれ、信号をブ
ロックの選択の後に不能動化することを許ずリセッ１・
回路を有するスタティソクレジスタＳＲＲが使用される
。

詳細には人出力クロック発生器ＥＴ／ＡＴは下記のよう
に構成されている。それは入カクロック発生器ＥＴ、出
力クロノク発生器ＡＴ、３つのインハータ■３、■４、
Ｉ５、トランスファゲートＴＧＩおよびダイナミックレ
ジスタＤ３を含んでいる。ブロック選択信号ＢＳ２は入
カクロック発生器ＥＴの第１の入力端に、またインハー
タＩ３、ｌ・ランスファゲ−１−　Ｔ　Ｇ　１およびダ
イナミックレジスタＤ３を出力クロック発生器ＡＴの第
１の入力端に接続されている。入力クロック発生器ＥＴ
の第２の入力端には、時間的にずらされた信号ＰＭＢが
接続される。またこの信号はインハータ■４を介して出
力クロック発生器ＡＴの第２の入力端に接続されている
。ダイナミンクレジスタＤ３は一方ではインハークＩ４
を介して駆動され（信号ＰＭＢＱＱ）　、また他方では
Ｉ４およびＩ５の直列回路を介して（信号ＰＭＢＱ）時
間的にすらされた信号ＰＭＢと接続されている。最後に
トランスファゲー１−　Ｔ　Ｇ　１は同じくインハータ
Ｉ５の出力端に接続されている。人力クロック発生器Ｅ
Ｔの出力端はクロック信号ＰＩ、ＰＩＱ′を有する第１
のクロック出力端および信号ＰＩＱ．ＰＩを有する第２
のクロノク出力端を有し、他方において出力クロック発
生器ＡＴば信号ＰＯ，ＰＯＱ″またはＰＯＱ，ＰＯ’を
そのクロック出方端に導く。

第３のパイプライン段Ｐ３のながＣこ位置ずるメモリブ
ロソクＳＰＢはスクティソクレジスタＳＲの群と、リセ
ット回路を有するスタティックレジスタＳＲＲと、ＩＫ
メモリブロンクＩＫＢと、ダイナミックレジスタＤ４と
、１ＫメモリブロソクＩＫＢのデータ出力線をまとめる
ためのインハータ■６を後段に接続されているノアゲー
１−ＮＯＲ１を含んでいる。

この際にメモリブロックＳＰＢの接続は下記のように行
われる。４つの７２信号は、それ自体ブロック選択信号
ＢＳ２およびＢＳ４により駆動されるリセント回路を有
するスタティックレジスタＳＲＲを介して導かれ、他方
においてアドレス線ＡＯないしＡ９、書込み−読出し線
Ｒ／Ｗ′およびデータ人力綿ＤＩＨのようなその他の導
線に対してはスタティックレジスクが使用される。従っ
て、Ｚ２信号に対してはリセソト回路を有する４つのス
タティックレジスタが必要とされ、Ｓ２信号に対しては
４つのスタティックレジスタが必要とされ、Ｚ１および
Ｓ１信号に対してはそれぞれ８つのスタティックレジス
タが必要とされ、また書込み−読出し信号Ｒ／Ｗ’およ
びデータ入力信号ＤＩＮに対してはそれぞれ１つのスタ
ティックレジスタが必要とされる。インハータ■２およ
び後続のトランスファゲートＴＧ２により書込み読出し
信号Ｒ／Ｗ’は読出し信号Ｒおよび書込み信号Ｗに分割
される。この際にインハータｌ２は書込み一読出し線Ｒ
／Ｗ’のスタティンクレジスタの両トランスファゲート
の間に接続される。リセット回路を存するスタティック
レジスタＳＲＲＯ群およびスタティックレジスクＳＲの
群にわたるすべての導線はＩＫブロソクＩＫＢに接続さ
れる。ＩＫブロンクＩＫＢの出力端乙こは出力データに
対するレジスタＤ４が設けられている。ここで、６４ビ
ット−フロックのデータ線を通過時間および占有面積に
関して好ましくまとめる種々の可能性がある。第２図中
では６４ビッ１・−ブロンクの４つの行からの４つのデ
ータ線は４つの第１の半レジスタ（Ｄ４の第１の部分）
のなかに記１ウされる。これらの信号は″アクティブ−
ハイ”である。

すなわち、選択された行の導線のみが、選択されたメモ
リセルのなかに１が記憶される際に、高い正の電圧値を
受け得る。レジスタのなかでは４つの信号がノアゲー１
−　Ｎ　Ｏ　Ｒ．　１および後続のインハータ■６のな
かでのノア論理演算により出力信号にまとめられる。こ
の出力信号は第２の半レジスタ（Ｄ４の第２の部分）の
なかに記憶される。両出力半レジスタＤ４はクロノク信
号ＰＯ、ＰＯ’およびＰＯＱ．ＰＯＱ’δこより駆動さ
れる。第２の半レジスタＤ４の出力端は、選択されない
ブＩコックの出力端を低い電位に保つため、抵抗要素Ｗ
′を介して基準電位ＶＳＳ　（この場合接地電位）と接
続されている。抵抗要素はたとえば電界効果Ｉ・ランジ
スタ（ｎチャ不ル形式）により実現されてよく、そのゲ
ー１一端子は｝・レイン端子およびＤ４の出力端と接続
されており、またそのソース端子は基準電位に接続され
ている。第４および第５のパイプライン段Ｐ４およびＰ
５はｌ６のＩＫブロソクからの出力線を別にまとめる役
割をする。この際、第４のパイプライン段Ｐ４はそれぞ
れ８つの入力端および１つの出力端を有する２つのノア
ゲートＮ　Ｏ　Ｒ　２、ＮＯＲ３を含んでおり、その際
に出力端はそれぞれインハークＩ７および１８に接続さ
れている。２つの出力線を別にまとめるため、Ｐ４の出
力端およびＰ５の入力端にダイナミンクレジスクＤ５が
配置されている。ごれは後段にインハークＴ９を接続さ
れている二重ナンドゲートＮＡＮＤＩを含んでおり、そ
の際にこのゲー１−は出力レジスタＤ５のなかに挿入さ
れている。

主クロノクＰＭ，ＰＭＱおよびＰｓ．．ＰｓＱにより駆
動される出力レジスタＤ５の後に出力ドライハ１１０が
接続されている。

ＤＪないしＤ５によるダイナミソクレジスタは２つの１
・ランスファゲ−１・および２つの相前後して接続され
ているインハータにより構成され、その際に２つの相前
後して接続されているインハータは第１のトランスファ
ゲートと第２の１・ランスファゲー１〜との間ムこ配置
されている。ダイナミックレジスタＤ４およびＤ５のな
かにはインハータの代わりにそれぞれノアゲー１−ＮＯ
ＲＩまたはナンドゲ−１〜ＮＡＮｒ）１が挿入ざれる。

スタティ・ンクレジスタＳＲの群から成る１つのスタテ
ィックレジスタは２つの１・ランスファゲート、第１、
第２および第３のインバータを含んでいる。この際に第
１および第２のインハークは直列に第１の１・ランスフ
ァゲートと第２のトランスファゲー｝・との間に接続さ
れており、その際に第１のインハー夕はスタティックレ
ジスクの入力範囲内に、また第２のインハータはスタテ
ィックレジスタの出力範囲内に配置されている。この際
に第３のインハータは第１のインハータの一方の出力端
とその一方の入力端との間の帰還接続を形成している。

リセッｌ・回路を有するスタティックレジスタは第７図
に詳細に示されている。

第２図には、チンプイネーブル信号（ＣＥ）またぱ出力
イネーブル信号（ＤＢ）のような追加的な制御信号は示
されていない。このような信号は応用の必要条件に応し
て同期または非同期で一緒に処理され得る。出力イネー
ブル信号は非同期で３状態−出力ドライハに作用し得る
。代替的に、外部または内部でアンド論理演算によりチ
ップイ不一ブル信号および書込み−読出し信号から導き
出された出力イ不一ブル信号が、付属の出力データが有
効になるまで、同期レジスタのなかに一時記憶され、そ
の後に同期して出力ドライハに作用し得る。チップイネ
ーブル信号は同じく個々の回路部分、たとえば出力ドラ
イハに作用し得る。チップイネーブル信号または待機信
号により中央クロック供給部が定められた状態にとどめ
られることも可能である。

第２図の例では読出しアクセスの際にブロック入力信号
に対するレジスタＳＲＲ，ＳＲが出力データに対するレ
ジスタＤ４の１周期前に能動化されなければならない。

従って２つのクロック対、すなわち時間的にずらされた
クロックＰＭＢ七ブロソク選択信号ＢＳ２との論理演算
による入力レジスタＳＲＲ．．ＳＲに対する第１のクロ
ノク対Ｐ■と、（ＰＩ’）、ＰＩＱ，（ＰＩＱ′）およ
び時間的にずらされたクロックＰ　Ｍ　１３とブ１コッ
ク選択信号ＢＳ４との論理演算Ｃこよる出力レジスクＤ
４に対する第２のクロンク対ＰＯ、（ＰＯ′）、ＰＯＱ
、（ＰＯＱ’）とが発生される。遮断可能なブロックク
ロックはＩＫブロックのなかにのめ分配されなければな
らないので、ここにそれぞれ単一の２相クロックノステ
ムが選定され得る。フロンク選択信号ＢＳ４を得るため
、ブロンク選択信号ＢＳ２はＩＫブロソク内で３つの半
レシスタ（第２図中に参照符号’ＦＧｌおよひＤ３を付
されている）のなかで１・１／２クロック周１りｊだり
遅らされる。これらの３つの半レジスタはクロンク信号
ＰＭＢから発生されるクロンクＰＭＢＱおよびＰＭＢＱ
Ｑにより駆動される。入出力クロック発生器ＥＴ／ＡＴ
は、選択された１　Ｋブロソクのなかでそれぞれ内部半
レジスタが開かれており、また周縁に向けられた外部半
レジスタが阻止されているように構成されている。それ
により」一記のスタティンク入力レジスタとの組み合わ
せで、選択されたブロックのなかの安定なレヘルが達成
され、また出力データをまとめることが簡単化される。

より大きいスタティックメモリに対しては、別の遮断可
能なクロック対を有するなお一層深い段階付けも考えら
れよう。

第３図および第４図は、クロックの発生のためのタイム
ダイアダラムおよび相い続くパイプライン段を通る信号
の経過を含んでいる。既に説明したように１つのダイナ
ミックレジスタ、１つのスタティソクレジスタまたはり
七ッ１・回路を有するスタティックレジスタはそれぞれ
入力端におけるＩ・ランスファゲートおよび出力端にお
けるトランスファゲー１・を含んでいるので、各トラン
スファゲートに対してそれぞれ１つの互いに逆のクロン
ク対を準備する必要がある。従って、ダイナミックレジ
スクＤ１、Ｄ２およびＤ５の群はそれぞれクロック対Ｐ
Ｍ，ＰＭＱおよびＰＳ．ＰＳＱを与えられる。スタティ
ックレシスタＳＲおよびリセント回路を有するスタティ
ックレジスタＳＲＲの群に対してはクロック対ＰＩ．Ｐ
＋′およびＰＩＱ．ＰＩＱ′が与えられ、またダイナミ
ソクレジスタＤ４に対してはクロンク対ＰＯ、ＰＯ’お
よびＰＯＱ，ＰＯＱ′が与えられる。スタティノクレジ
スタＳＲの群の両１・ランスファゲ−１・、リセット回
路を有するスタティックレジスタＳＲＲの両トランスフ
ァゲー１〜および同じくダイナミックレジスタＤ４ばそ
れぞれ逆のクロック信号Ｐ１、ＰＩＱまたはＰＯ、ＰＯ
Ｑにより駆動されるので、下記のクロック対、ずなわち
ＰＩＱ’およびＰＩ、ＰＩ’およびＰＩＱ．ＰＯＱ’お
よびＰＯならびにＰＯ’およびＰＯＱが適している。第
３Ｖ中にはこれらのクロックに対する信号経過とならん
でＰＭおよひＰＭＱならびにＰＳおよびＰＳＱの信号経
過も記入されている。第３図の第１行には中央クロック
供給部のクロック入力端Ｐ６こおりるクロンクの経過が
記入されている。これから発生されるクロックＰＭ．Ｐ
ＭＱ．ＰＳ．ＰＳＱがどのように発生されるかは第５図
に一層詳細に示されている。同じくブロソク信号ＢＳ２
およびＢＳ４が示されており、その際にブロック信号Ｂ
Ｓ２は入カクロック発生器ＥＴＡこ、またブロック信号
ＢＳ４は出力クロック発生器ＡＴに接続される。最後に
第３図の最後の３つの行にはりセント回路を有するスタ
ティックメレジスタの入力端Ｚ２■および出力端Ｚ２Ｑ
におけるＺ２信号が示されている。リセット信号ＲＺ２
はリセット回路を有するスタティックメレジスタの内部
で発生される信号である。

第４図には相い続くパイプライン段Ｐ１〜Ｐ５を通る信
号の経過が示されている。加えて第４図の最初の行には
同様にクロンク信号ＰＭ，ＰＳ、ＰＩおよびＰＯが記入
されている。ごれに関係して相い続くパイプライン段Ｐ
１、Ｐ２およびＰ３を通る信号ＥＩＮ′、Ｅｌ’、Ｅ２
’およびＥ３’の経過が示されている。読出し過程はＤ
３’、Ｄ４′およびＤＯ′中の信号経過乙こより示され
る。

最後の行がＷＲ’で示されるメモリセルの書込みは読出
し過程Ｄ３と等しい時間セクションで行われる。第４図
中にはメモリの個所Ｅｌ’ないしＤＯ′における信号の
時点が×印のハソチングにより示されている。

最長の通過時間を有するパイプライン段ばデコダー回路
および導線ドライハーの適当な分割の際に一般に最下位
のハイアラーキレベルを通るセクション、この例ではＩ
Ｋブロックであってよい。

従って、最大クロック周波数の制限なしに、周辺に対し
てロックされたマスターおよびスレイブクロツクを有す
る擬似２相クロックシステムを選定することが可能であ
る。このためには、ロックされたクロックを発生ずるた
めの通常の方法が応用され得る。たとえば刊行物“Ｖ　
Ｌ　Ｓ　ｌシステム入門゛、シー・ミー］；頁Ｃ．Ｍｅ
ａｄ）、エル・コンウエイ（Ｌ．Ｃｏｎｗａｙ）著、エ
ジソン・ウエスレイ、リーディング、ＭＡ、１９８０、
第７章に説明されている通常の方法が応用され得る。し
かし、その際Ｃこ２つの能動的クロック段階の間のむだ
時間が過度に長くなってはならない。従って、第５図に
よる回路では主クロック自体は互いにロックされずに、
それに対して時間的６こすらされた信号が使用された。

第５図中でこれらはＰＭの代わりに信号ＰＭ１、またＰ
Ｓの代わりに信号ＰＳＱＩである。

第５図には、１つのクロ・ノク入力端Ｐおよび５つのク
ロック出力端ＰＭＢ，ＰＭＱ，ＰＭ，ＰＳＱおよびＰＳ
を有する中央クロツク供給部が示されている。クロック
出力端ＰＭＱおよびＰＭはそれぞれ互いに逆のクロック
信号をクロツク出力端ＰＳＱおよびＰＳと同しく供給す
る。中央クロツク供給部はナンドゲートＮＡＮＤ２、ノ
アゲートＮＯＲ４、２つの１・ランスファゲートＴＧ３
およびＴ　Ｇ　４ならびに２８個のインハータを含んで
いる。トランスファゲートではｎチャネル電界効果トラ
ンジスタのゲート端子が正の基（＄電位（ＶＤＤ）と、
またｐチャネル電界効果トランジスタのゲート端子が負
の基準電位（ここでは接地電位）と接続されており、従
って両トランスファゲートは常に導通し、またただ１つ
の通過時間等化を生じさせる。この際、クロック入力端
Ｐは第２のナンドケートＮＡＮＤ２の第１の入力端およ
びノアゲートＮＯＲ４の第１の入力端と接続されている
。

さらにノアゲートＮＯＲ４の出力端はインハーク１１１
を介してナンドゲ−１−　Ｎ　Ａ　Ｎ　Ｄ　２の第２の
入力端と接続されており、またナンドゲ−１−　Ｎ　Ａ
ＮＤ２の出力端には３つの順次に相前後して接続されて
いるインハークを介して中央クロック供給部ＰＭＢの第
１のクロック出力端が接続されている。さらにナンドゲ
ートＮＡＮＤ２の出力端は第１の群の６つの順次に相前
後して接続されているインハータを介して中央クロシク
供給部の第２のクロック出力端ＰＭＱと接続されている
。インハーク＋１２の出力端にはさらに第２の群の６つ
の順次に相前後して接続されているインハータが接続さ
れており、その端には第３のクロック出力端ＰＭが接続
されている。第３の群の６つの順次に相前後して接続さ
れているインハータが第４のクロック出力端ＰＳＱとイ
ンハータ＋１１の出力端との間に接続されており、また
最後にノアゲーＩ・ＮＯＲ／１の出力端はトランスファ
ゲートＴＧ４とそれに接続されている第４の群の６つの
順次に相前後して接続されているインハータを介して中
央供給部の第５のクロック出力端ＰＳと接続されている
。

第６図には、それぞれ１つの人力クロック発生器および
１つの出力クロツク発生器を含んでいる入出力クロック
発生器の構成が示されている。入力クロック発生器は第
１のナンドゲートＮＡＮＤ３、５つのインハータおよび
１つのトランスファゲートＴＧ５を、また出力クロック
発生器は別のナンドゲ−１−ＮＡＮＤ４、別の５つのイ
ンバータおよび第２のトランスファゲートＴＧ６を含ん
でいる。ナンドゲートＮＡＮＤ３の第１の入力端は中央
クロック供給部ＰＭＢの第１の出力端と接続されており
、他方においてナンドゲートＮＡＮＤ３の第２の入力端
にはブロック選択信号ＢＳ２が接続されている。ナンド
ゲートＮＡＮＤ３の出力端には第１の群の３つの相前後
して接続されているインハータを介して入カクロック発
生器の第１のクロンク出力端ＰＩ　　（Ｐ■Ｑ′）が、
またトランスファゲー１−　Ｔ　Ｇ　５とそれに接続さ
れている第１の群の２つの相前後して接続されているイ
ンハ夕とを介して入カクロノク発生器の第］のクロノク
出力ＯｉＰ　ＩＱ．　（Ｐ　ｌ　′）が形成される。出
力クロノク発生器のナンドゲ−１−　Ｎ　Ａ．　Ｎ　Ｄ
　４の第１の入力端はインハーク１４（第２図参照）を
介して中央クロック供給部の第１のクロック出力端１つ
ＭＢと接続されており、他方においてナン｝一ケ１・Ｎ
ＡＮＤ４の第２の入力端にはブロンク選択信号ＢＳ４が
接続されている。ナン［ゲー１−　Ｎ　Ａ　ＮＤ４の出
力端には一方ではＩ・ランスファゲー｝ＴＧ６およびそ
れに接続されている２つのインハータを介して出力クロ
ンク発生器の第１の出力端ＰＯ　（ＰＯＱ’）が、また
１つの群の３つの相前後して接続されているインハー夕
とを介して第２のクロック出力端ＰＯＱ（ＰＯ’）が設
けられている。

第５図および第６図中に示されている数値はディメンジ
ョニングの提案に関するものであり、その際６こ第１の
数字はｎチャネル電界効果トランジスタのチャネル幅を
、また第２の数字ぱｐチャネル電界効果トランジスタの
チャネル幅を示している。ここでなおインハータ１１１
および＋１２の１　０／２　３という指示は、ｎチャネ
ル電界効果１・ランシスタのチャネル幅が１０μｍ、ま
たｐチャネル電界効果トランジスタのチヤ不ル幅が２３
μｍであることを意味する。

第７図には、リセッ１・回路を有するスタティックレジ
スタが示されており、その際にリセッｌ・回路は２つの
トランスファゲートＴＧ７とＴＧ８との間に配置されて
いる。リセット回路を有するスタティックレジスタの入
力端には信号２２１が与えられ、他方において出力端か
らは信号Ｚ２Ｑが取り出され得る。リセット回路は７つ
のインハー夕、１つのノアゲー１．　Ｎ　Ｏ　Ｒ　５お
よび１つのナンドゲートＮＡＮＤ５を含んでいる。ノア
ゲートＮＯＲ５にはブロック選択信号ＢＳ２およびブロ
ック選択信号ＢＳ４が与えられ、またノアゲートＮＯＲ
５の第３の入力端は１つの群の３つの相前後して接続さ
れているインハータ１１３、１１４および１１５）を介
してブ１コック選択信号ＢＳ４と接続されている。ノア
ケートＮ　Ｏ　Ｒ．　５の出力端は＝５６ インハー夕７１６を介してナンドゲ−１−　Ｎ　Ａ　Ｎ
　Ｄ５の第１の入力端と接続されており、他方において
ナンドゲートＮＡＮＤ５の第２の入力端はトランスファ
ゲートＴＧ７を介してナントケ−１・ＮＡＮ　Ｄ　５の
第１の入力端にリセッＩ・され、インハーク１１８、後
続の１〜ランファゲー１−　Ｔ　Ｇ　８およびインハー
タＩ１９を介してリセット回路を有するスタティックレ
ジスタの入力端と接続されている。

ナンドゲートＮＡＮＤ５の出力端はインハータ■１７を
介してリセソト回路を有するスタティックレジスタの出
力端と接続されている。１・ランスファゲートＴＧ７お
よびＴＣ，８はそれぞれ２つのクロック対ＰＪ．ＰＪ　
′およびＰＩＱ．．ＰＩＱＭこよりクロックされる。

〔発明の効果〕

パイプライン構造を有するこのようなハイアラーキメモ
リは、高いデータ速度か特に重要であり、他方において
１つのアドレスの指定と＜１属のデータの読出しまたは
メモリセルの書込めとの間の多くのクロック周期の待ち
時間が妨げにならないときに存利番こ使用され得る。従
って、これらのメモリは特に高速試験装置において、ま
たはデイジクル信号処理に最適に使用可能である。

【図面の簡単な説明】

第１図は４つのハイアラーキレベルおよび挿入されたパ
イプラインレジスタを有する本発明による１６Ｋメモリ
のブロック回路図、第２図は５つのパイプライン段を有
する本発明による１６Ｋメモリのブロック回路回、第３
図はクロック発生およびＺ２信号のリセットのタイムダ
イアダラム、第４図は相い続くパイプライン段を通して
の信号経過のタイムダイアダラム、第５図は中央クロッ
ク供給部の回路図、第６図は入出力クロック発生器の回
路図、第７図はリセッｌ・回路を有するスタティックレ
ジスタの回路間である。 ＡＴ・・・出力クロック発生器 Ｄ１〜Ｄ５・・・ダイナミックレジスタＤＪＮ・・・デ
ータ入力線 ＤＫＩ〜ＤＫ３・・・デコーダー回路 ＤＯＵＴ・・・データ出力線 ＥＴ・・・入力クロック発生器 ＡＴ・・・出力クロノク発生器 Ｈ１〜Ｈ　３・・ハイアラーキレベル Ｐｉ−Ｐ５・・・パイプライン段 Ｒ／Ｗ’・・・書込み−読出し線 ＳＲ・・・スタティックレシスタ ＳＲＲ・・・リセット回路を有するスタテイ・ツタレジ
スタ ＴＧＩ〜ＴＣ８・・・１・ランスファＪＪ’　−　（−
■１、■２・・・増幅器回路

Claims (1)

1. 【特許請求の範囲】 １）メモリセルからハイアラーキに構成されたメモリで
   あって、メモリセルがメモリ群にまとめられており、ま
   た読出しおよび書込みを駆動するための列および行回路
   がメモリ群のなかの各メモリセルに対応付けられており
   、その際にメモリが下位、中位および高位のハイアラー
   キレベルに分割されているメモリにおいて、第１のハイ
   アラーキレベル（Ｈ０）が１つのメモリセルを形成し、
   第２のハイアラーキレベル（Ｈ１）がメモリ群にまとめ
   られているメモリセルを形成し、またすぐ次により高い
   各ハイアラーキレベルがすぐ次に低いハイアラーキレベ
   ルの要素から構成されており、各ハイアラーキレベルに
   ハイアラーキレベルの要素の駆動、読出しおよび書込み
   のための１つの列および行回路が対応付けられており、
   低いハイアラーキレベルの列および行回路の大きい面積
   を要する回路部分がより高いハイアラーキレベルのなか
   に実現されており、中位および高位のハイアラーキレベ
   ルのなかに複数のパイプライン段（Ｐ１・・・Ｐ５）が
   付属の列回路と行回路との間に配置されており、またメ
   モリに中央クロック供給部が、またより高いハイアラー
   キレベル（Ｈ３）の各要素に各１つの入出力クロック発
   生器（ＥＴ／ＡＴ）が対応付けられており、その際に入
   出力クロック発生器（ＥＴ／ＡＴ）がより高いハイアラ
   ーキレベル（Ｈ３）の要素内のデータの入出力を制御す
   ることを特徴とするメモリセルからハイアラーキに構成
   されたメモリ。 ２）メモリセルがスタティックメモリセルであり、また
   各メモリセルがメモリセルへの情報の書込みのためのデ
   ータ線およびメモリセルからの情報の読出しのためのデ
   ータ線を設けられていることを特徴とする請求項１記載
   のメモリセルからハイアラーキに構成されたメモリ。 ３）低いハイアラーキレベル（Ｈ１）の列および行回路
   のなかの列アドレスおよび行アドレス線に対するデコー
   ダー回路がより高いハイアラーキレベル（Ｈ３）のなか
   に実現されていることを特徴とする請求項１または２記
   載のメモリセルからハイアラーキに構成されたメモリ。 ４）より高いハイアラーキレベル（Ｈ３）が５つの順次
   に相前後して配置されたパイプライン段（Ｐ１・・・Ｐ
   ５）を含んでおり、第１のダイナミックレジスタ（Ｄ１
   ）が第１のパイプライン段（Ｐ１）の入力端に、第２の
   ダイナミックレジスタ（Ｄ２）が第１のパイプライン段
   （Ｐ１）の出力端と第２のパイプライン段（Ｐ２）の入
   力端との間に、第４のダイナミックレジスタ（Ｄ４）が
   第３のパイプライン段（Ｐ３）の出力端と第４のパイプ
   ライン段（Ｐ４）の入力端との間に、また第５のダイナ
   ミックレジスタ（Ｄ５）が第４のパイプライン段（Ｐ４
   ）の出力端と第５のパイプライン段（Ｐ５）の入力端と
   の間に配置されており、スタティックレジスタ（ＳＲ）
   およびリセット回路を有するスタティックレジスタ（Ｓ
   ＲＲ）が第２のパイプライン段（Ｐ２）の出力端と第３
   のパイプライン段（Ｐ３）の入力端との間に設けられて
   おり、第１のパイプライン段（Ｐ１）が行および列アド
   レス線のデコーディングのためのデコーダー回路（ＤＫ
   １・・・ＤＫ３）と書込み、読出しおよびデータ入力線
   （Ｒ／Ｗ’、ＤＩＮ）に対する増幅器回路（Ｖ１）とを
   含んでおり、第２のパイプライン段（Ｐ２）が行および
   列アドレス線（Ｚ１、Ｚ２、Ｓ１、Ｓ２）および書込み
   （読出しおよびデータ入力線（Ｒ／Ｗ’、ＤＩＮ）に対
   する増幅器回路（Ｖ２）を含んでおり、第３のパイプラ
   イン段（Ｐ３）がすぐ次に低いハイアラーキレベル（Ｈ
   ２）の要素と各要素に対応付けられている入出力クロッ
   ク発生器（ＥＴ／ＡＴ）とを含んでおり、その際に最も
   高い値のデコードされたアドレスビット（Ａ１０・・・
   Ａ１３）がブロック選択信号（ＢＳ２）として入出力ク
   ロック発生器（ＥＴ／ＡＴ）と接続されており、第３お
   よび第４のパイプライン段（Ｐ３、Ｐ４）が複数のアゲ
   ート（ＮＯＲ１・・・ＮＯＲ３）を、また第５のパイプ
   ライン段（Ｐ５）が１つのナンドゲート（ＮＡＮＤ１）
   を含んでおり、それらがそれぞれすぐ次に低いハイアラ
   ーキレベル（Ｈ２）の要素のデータ出力線（ＤＯＵＴ）
   をまとめる役割をし、またダイナミックレジスタ（Ｄ１
   ・・・Ｄ３）が制御のために中央クロック供給部の第２
   、第３、第４および第５のクロック出力端（ＰＭ、ＰＭ
   Ｑ、ＰＳ、ＰＳＱ）と接続されていることを特徴とする
   請求項１ないし３の１つに記載のメモリセルからハイア
   ラーキに構成されたメモリ。 ５）中央クロック供給部が１つのクロック入力端（Ｐ）
   および５つのクロック出力端（ＰＭＢ、ＰＭ、ＰＭＱ、
   ＰＳ、ＰＳＱ）、第２のナンドゲート（ＮＡＮＤ２）、
   第４のノアゲート（ＮＯＲ４）、第３および第４のトラ
   ンスファゲート（ＴＧ３、ＴＧ４）および２８個のイン
   バータを含んでおり、クロック入力端（Ｐ）が第２のナ
   ンドゲート（ＮＡＮＤ２）の第１の入力端および第４の
   ノアゲート（ＮＯＲ４）の第１の入力端と接続されてお
   り、第２のナンドゲート（ＮＡＮＤ２）の出力端が第１
   ２のインバータ（Ｉ１２）を介して第４のノアゲート（
   ＮＯＲ４）の第２の入力端と接続されており、第４のノ
   アゲート（ＮＯＲ４）の出力端が第１１のインバータ（
   Ｉ１１）を介して第２のナンドゲート（ＮＡＮＤ２）の
   第２の入力端と接続されており、第２のナンドゲート（
   ＮＡＮＤ２）の出力端が３つの順次に相前後して接続さ
   れているインバータを介して中央クロック供給部（ＰＭ
   Ｂ）の第１のクロック出力端と接続されており、第２の
   ナンドゲート（ＮＡＮＤ２）の出力端が第３のトランス
   ファゲート（ＴＧ３）とそれに接続されている第１の群
   の６つの順次に相前後して接続されているインバータと
   を介して中央クロック供給部の第２のクロック出力端（
   ＰＭＱ）と接続されており、第１２のインバータ（１１
   ２）と中央クロック供給部の第３のクロック出力端（Ｐ
   Ｍ）との間に第２の群の６つの順次に相前後して接続さ
   れているインバータが設けられており、第３の群の６つ
   の順次に相前後して接続されているインバータが第４の
   クロック出力端（ＰＳＱ）と第１１のインバータ（Ｉ１
   １）の出力端との間に接続されており、また第４のノア
   ゲート（ＮＯＲ４）の出力端が第４のトランスファゲー
   ト（ＴＧ４）とそれに接続されている第４の群の６つの
   順次に相前後して接続されているインバータとを介して
   中央クロック供給部の第５のクロック出力端（ＰＳ）と
   接続されていることを特徴とする請求項１ないし４の１
   つに記載のメモリセルからハイアラーキに構成されたメ
   モリ。 ６）各入出力クロック発生器（ＥＴ／ＡＴ）が１つの入
   力クロック発生器（ＥＴ）、１つの出力クロック発生器
   （ＡＴ）、第３、第４および第５のインバータ（Ｉ３、
   Ｉ４、Ｉ５）、第３のダイナミックレジスタ（Ｄ３）お
   よび第１のトランスファゲート（ＴＧ１）を含んでおり
   、またさらに１つのクロック制御入力端、１つのブロッ
   ク選択入力端ならびに４つのクロック出力端を有してお
   り、ブロック選択入力端が入力クロック発生器（ＥＴ）
   の第１の入力端と、また第３のインバータ（Ｉ３）、第
   １のトランスファゲート（ＴＧ１）および第３のダイナ
   ミックレジスタ（Ｄ３）を介して出力クロック発生器（
   ＡＴ）の第１の入力端と接続されており、クロック制御
   入力端が入力クロック発生器（ＥＴ）の第２の入力端と
   、また第４のインバータ（１４）を介して出力クロック
   発生器（ＡＴ）の第２の入力端と接続されており、第４
   のインバータ（１４）の出力端がさらに第３のダイナミ
   ックレジスタ（Ｄ３）の第１の制御端子と、また第５の
   インバータ（１５）を介して第３のダイナミックレジス
   タ（Ｄ３）の第１の制御端子と共通に第１のトランスフ
   ァゲート（ＴＧ１）の１つの制御端子と接続されており
   、また入出力クロック発生器（ＥＴ／ＡＴ）がそれぞれ
   第１および第２のクロック出力端（Ｐ１、ＰＴＱ；Ｐ０
   、Ｐ０Ｑ）を有することを特徴とする請求項４または５
   記載のメモリセルからハイアラーキに構成されたメモリ
   。 ７）入力クロック発生器（ＥＴ）が第３のナンドゲート
   （ＮＡＮＤ３）、５つのインバータおよび第５のトラン
   スファゲート（ＴＧ５）を、また出力クロック発生器（
   ＡＴ）が第４のナンドゲート（ＮＡＮＤ４）、別の５つ
   のインバータおよび第６のトランスファゲート（ＴＧ６
   ）を含んでおり、入力クロック発生器（ＥＴ）の第１の
   入力端が第３のナンドゲート（ＮＡＮＤ３）の第１の入
   力端と、入力クロック発生器（ＥＴ）の第２の入力端が
   第３のナンドゲート（ＮＡＮＤ３）の第２の入力端と接
   続されており、第３のナンドゲート（ＮＡＮＤ３）の出
   力端が第１の群の３つの相前後して接続されているイン
   バータを介して入力クロック発生器（ＥＴ）の第１のク
   ロック出力端（ＰＩ、ＰＩＱ′）を、また第５のトラン
   スファゲート（ＴＧ５）とそれに接続されている第１の
   群の２つの相前後して接続されているインバータとを介
   して入力クロック発生器（ＥＴ）の第２のクロック出力
   端（ＰＩＱ、ＰＩ′）を形成しており、出力クロック発
   生器（ＡＴ）の第１の入力端が第４のナンドゲート（Ｎ
   ＡＮＤ４）の第１の入力端と、また出力クロック発生器
   （ＡＴ）の第２の入力端が第４のナンドゲート（ＮＡＮ
   Ｄ４）の第２の入力端と接続されており、第４のナンド
   ゲート（ＮＡＮＤ４）の出力端が第６のトランスファゲ
   ート（ＴＧ６）とそれに接続されている第２の群の２つ
   の相前後して接続されているインバータとを介して出力
   クロック発生器（ＡＴ）の第１のクロック出力端（ＰＯ
   、ＰＯＱ′）を、また第２の群の３つの相前後して接続
   されているインバータとを介して出力クロック発生器（
   ＡＴ）の第２のクロック出力端（ＰＯＱ、ＰＯ′）を成
   していることを特徴とする請求項６記載のメモリセルか
   らハイアラーキに構成されたメモリ。 ８）１つのダイナミックレジスタが２つのトランスファ
   ゲートおよび２つの相前後して接続されているインバー
   タを含んでおり、２つの相前後して接続されているイン
   バータが第１のトランスファゲートと第２のトランスフ
   ァゲートとの間に配置されていることを特徴とする請求
   項１ないし７の１つに記載のメモリセルからハイアラー
   キに構成されたメモリ。 ９）１つのスタティックレジスタが２つのトランスファ
   ゲート、第１、第２および第３のインバータを含んでお
   り、第１および第２のインバータが直列に第１のトラン
   スファゲートと第２のトランスファゲートとの間に接続
   されており、その際に第１のインバータおよび第１のト
   ランスファゲートがスタティックレジスタの入力範囲内
   に、また第２のトランスファゲートおよび第２のインバ
   ータが出力範囲内に配置されており、また第３のインバ
   ータが第１のインバータの１つの出力端と第１のインバ
   ータの１つの入力端との間の帰還接続を成していること
   を特徴とする請求項１ないし８の１つに記載のメモリセ
   ルからハイアラーキに構成されたメモリ。 １０）リセット回路を有するスタティックレジスタ内で
   、リセット回路が第７のトランスファゲート（ＴＧ７）
   と第８のトランスファゲート（ＴＧ８）との間に配置さ
   れており、リセット回路が２つのブロック選択入力端、
   第５のノアゲート（ＮＯＲ５）、第１３ないし第１９の
   インバータ（Ｉ１３・・・Ｉ１９）および第５のナンド
   ゲート（ＮＡＮＤ５）を含んでおり、第１のブロック選
   択入力端が第５のノアゲート（ＮＯＲ５）の第１の入力
   端と、また第２のブロック選択入力端が第５のノアゲー
   ト（ＮＯＲ５）の第２の入力端と、また第１３、第１４
   および第１５の相前後して接続されているインバータ（
   Ｉ１３・・・Ｉ１５）を介して第５のノアゲート（ＮＯ
   Ｒ５）の第３の入力端と接続されており、第５のノアゲ
   ート（ＮＯＲ５）の出力端が第１６のインバータ（Ｉ１
   ６）を介して第５のナンドゲート（ＮＡＮＤ５）の第１
   の入力端と接続されており、第７のトランスファゲート
   （ＴＧ７）の出力端が第５のナンドゲート（ＮＡＮＤ５
   ）の第２の入力端と接続されており、第５のナンドゲー
   ト（ＮＡＮＤ５）の出力端が第５のナンドゲート（ＮＡ
   ＮＤ５）の第２の入力端に帰還接続されており、また第
   ５のナンドゲート（ＮＡＮＤ５）の出力端が第１８のイ
   ンバータ（１１８）を介して第８のトランスファゲート
   （ＴＧ８）とそれに接続されている第１９のインバータ
   （Ｉ１９）とに接続されていることを特徴とする請求項
   １ないし９の１つに記載のメモリセルからハイアラーキ
   に構成されたメモリ。 １１）メモリが、より高いハイアラーキレベル（Ｈ３）
   のなかで１６×１Ｋブロックに分割されている１６Ｋメ
   モリであり、その際に１Ｋブロックが各６４ビットの１
   ６ブロックおよび１つの入出力クロック発生器（ＥＴ／
   ＡＴ）から構成されており、メモリにアドレス線（Ａ０
   〜Ａ１３）、１つの書込み／読出し線（Ｒ／Ｗ′）、１
   つのデータ入力線（ＤＩＮ）、１つのデータ出力線（Ｄ
   ＯＵＴ）および１つのクロック入力端（ＰＭＢ）が対応
   付けられており、最上位のアドレス（Ａ０〜Ａ１３）が
   、第１のインバータ（１１）を介して付属の入出力クロ
   ック発生器（ＥＴ／ＡＴ）の各１つのブロック選択入力
   端に接続されている第１のパイプライン段（Ｐ１）のな
   かの１つの４：１６アドレスデコーダー（ＤＫ１）を介
   してブロック選択信号にデコードされ、中位のアドレス
   （Ａ６〜Ａ９）が、６４ビットブロックの行または列の
   選択の役割をする各４つの行および列アドレス線（Ｚ２
   、Ｓ２）のなかの２つの２：４デコーダー（ＤＫ２）を
   介してデコードされ、下位のアドレス（Ａ０〜Ａ５）が
   、６４ビットブロックのなかの１つの行または列の選択
   の役割をする８つの行および列アドレス線（Ｚ１、Ｓ１
   ）のなかの２つの３：８デコーダー（ＤＫ３）を介して
   デコードされ、第２のパイプライン段（Ｐ２）のなかの
   下位および中位のデコードされた行および列アドレス線
   に対する増幅器回路（Ｖ２）と、書込み−読出し線（Ｒ
   ／Ｗ′）と第１および第２のパイプライン段（Ｐ１、Ｐ
   ２）のなかのデータ入力線（ＤＩＮ）とに対する増幅器
   回路（Ｖ１、Ｖ２）とが各２つの相前後して接続されて
   いるインバータから成っており、６４ビットブロックの
   １つの行の選択のための４つの行アドレス線（Ｚ２）が
   リセット回路を有する各１つのスタティックレジスタ（
   ＳＲＲ）を介して各１Ｋブロックに接続されており、６
   ４ビットブロックの１つの列の選択のための４つの列ア
   ドレス線（Ｓ２）と、６４ビットブロックのなかの行ま
   たは列の選択の役割をする８つの行線（Ｚ１）および列
   線（Ｓ１）とが各１つのスタティックレジスタ（ＳＲ）
   を介して各１Ｋブロックに接続されており、書込み−読
   出し線（Ｒ／Ｗ′）が第３のパイプライン段（Ｐ３）の
   入力端において１つの書込み線（Ｗ）および１つの読出
   し線（Ｒ）に分割され、その際に読出し線（Ｒ）はそれ
   ぞれ１つのスタティックレジスタを介して１つの１Ｋブ
   ロックに、また書込み線（Ｗ）は付属のスタティックレ
   ジスタの第１のトランスファゲートの出力端に１つのイ
   ンバータを介して接続されているそれぞれ１つのトラン
   スファゲートを介して１Ｋブロックと接続されており、
   ６４ビットブロックのデータ線の４つの行は４つの入力
   端および１つの出力端を有する第１のノアゲート（ＮＯ
   Ｒ１）を介してまとめられ、その際に第１のノアゲート
   （ＮＯＲ１）は第４のダイナミックレジスタ（Ｄ４）の
   なかに第３のパイプライン段（Ｐ３）の入力端および第
   ４のパイプライン段（Ｐ４）の出力端に配置されており
   、１つの抵抗要素（Ｗ′）がその第１の端子で第３のパ
   イプライン段（Ｐ３）の出力端および第４のパイプライ
   ン段（Ｐ４）の入力端との間に、また第２の端子で基準
   電位（ＶＳＳ）に接続されており、６４ビットブロック
   のそれぞれ８つまたは１６のデータ線が８つの入力端お
   よび１つの出力端を有する第２、第３のノアゲート（Ｎ
   ＯＲ２、ＮＯＲ３）を介してまとめられ、その際に接続
   されているインバータ（１７、１８）を有するそれぞれ
   １つのノアゲート（ＮＯＲ２、ＮＯＲ３）が第４のパイ
   プライン段（Ｐ４）のなかに配置されており、またこれ
   らの２つのノアゲート（ＮＯＲ２、ＮＯＲ３）の出力端
   が２つの入力端および１つの出力端を有する第１のナン
   ドゲート（ＮＡＮＤ１）によりさらにまとめられ、その
   際に第１のナンドゲート（ＮＡＮＤ１）は第５のダイナ
   ミックレジスタ（Ｄ５）のなかに第４のパイプライン段
   （Ｐ４）の出力端および第５のパイプライン段（Ｐ５）
   の入力端に配置されており、第２ないし第５のクロック
   出力端（ＰＭＱ、ＰＭ、ＰＳＱ、ＰＳ）を有する中央ク
   ロック供給部が第１、第２、第４および第５のレジスタ
   （Ｄ１、Ｄ２、Ｄ４、Ｄ５）と接続されており、また入
   力クロック発生器（ＥＴ）の第１および第２のクロック
   出力端（ＰＩ、ＰＩ′；ＰＩＱ、ＰＩＱ′）がスタティ
   ックレジスタ（ＳＲ）およびリセット回路を有するスタ
   ティックレジスタ（ＳＲＲ）と接続されており、他方に
   おいて第１および第２のクロック出力端（ＰＩ、ＰＩ′
   ；ＰＩＱ、ＰＩＱ′）の第１および第２のクロック出力
   端（ＰＩ、ＰＩ′、：ＰＩＱ、ＰＩＱ′）は第４のダイ
   ナミックレジスタ（Ｄ４）に接続されていることを特徴
   とする請求項１ないし１０の１つに記載のメモリセルか
   らハイアラーキに構成されたメモリ。 １２）トランスファゲートが第１の導電形の電界効果ト
   ランジスタおよび第２の導電形の電界効果トランジスタ
   から構成されており、第１の導電形の電界効果トランジ
   スタが第２の導電形の電界効果トランジスタと並列に接
   続されており、また第２の導電形の電界効果トランジス
   タのゲート端子がトランスファゲートの第２の制御入力
   端を、また第１の導電形の電界効果トランジスタのゲー
   ト端子が第１の制御入力端を形成していることを特徴と
   する請求項１ないし１１の１つに記載のメモリセルから
   ハイアラーキに構成されたメモリ。 １３）第１の導電形の電界効果トランジスタがｎチャネ
   ル電界効果トランジスタ、また第２の導電形の電界効果
   トランジスタがｐチャネル電界効果トランジスタである
   ことを特徴とする請求項１２記載のメモリセルからハイ
   アラーキに構成されたメモリ。