CN101866687A - 自定时写跟踪型静态随机存储器 - Google Patents
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Abstract
本发明涉及一种自定时写跟踪型静态随机存储器，设有模拟总字线驱动器、模拟写入驱动器、总字线驱动阵列，模拟总字线驱动器的输出端通过模拟总字线采用U型结构将信号输送至模拟写入驱动器，模拟写入驱动器的输出接至位线跟踪列，位线跟踪列通过可编程加速写电路和写跟踪复位电路与总控制电路连接。本发明设计了一种无额外返回通路的自定时写跟踪静态随机存储器，其使用了多个存储器跟踪单元来提高整体自定时写跟踪时序抵抗工艺偏差所引起的变化，且在字线和位线方向上所集成的模拟负载可以更好地实现写控制信号的跟踪，另外模拟写入驱动器和加速写跟踪电路所具有的可调节能力提高了设计与测试的灵活性。此发明亦可应用于静态随机存储器编译器中。
Description
技术领域：
本发明涉及一种高性能存储器，特别是指一种自定时写跟踪型静态随机存储器。
背景技术：
随着CMOS工艺水平的不断提高，以及最小特征尺寸的不断缩小，伴之而来的是工艺偏差变大、时序电路延时变化加大。如果不能充分对此变化加以考虑，极有可能导致电路在某些情况下出现时序紊乱、功能失效。
近年来随着嵌入式静态随机存储器(SRAM)的大量而广泛的应用，其性能直接关系到所在系统级芯片(SOC)的性能。为了节省芯片面积，静态随机存储器的存储单元通常采用较小的设计尺寸及几何设计规则，这将导致其工艺偏差的变化加大，进而导致其存储器读写性能的变化加大。为保证存储器在这种情况下正常工作，其读写时序控制电路的设计必须要考虑到这一点。目前高性能静态随机存储器的读取控制大多采用读跟踪(replica tracking)方法来提高存储器的性能及安全性。对于静态随机存储器的写入控制大致有三种方法：其一是使用逻辑延时电路作为写入时序控制(参见US5546355A)，其缺点是延时电路与存储器电路的写入时间并不完全跟踪(tracking)，有可能会导致存储器写入性能衰减；其二是写入控制使用读取时的读跟踪方法，虽然此方法较第一种方法对存储器写入性能有所提升，但是静态随机存储器的写入机理与读取机理是不同的，其时间也不相同。用这种方法极有可能会导致写入时的脉宽过窄而致使写入失败，或者引起写入时的脉宽过宽而导致时间的浪费；其三是使用写跟踪方法来控制写入时间(参见US5715201A，US6201757B1和US6392957B1)，这种方法使用写跟踪存储器单元(其单元与通常的存储器单元相同或近似)来实现写入时序的控制，因其写跟踪行为与通常写入行为相同或近似，因此这一方法可以进一步提高静态随机存储器的写入时间控制能力。
美国专利第5715201号揭示了一种写跟踪时序控制电路和方法。虽然此方法使用了跟踪存储器单元作为写入时序的核心控制，但是此方法并没有模拟字线负载以及NMOS传输管对写入时间的影响。因此这一方法会使写入性能随着工艺、电压、温度以及存储容量的变化而发生改变，这对于使用此方法设计静态随机存储器编译器而言极有可能导致其性能损失或者良率下降。
美国专利第6201757号揭示了另一种用于双端口静态随机存储器的写跟踪时序控制电路。此方法的写跟踪通路有模拟字线负载和NMOS传输管，这对于提高静态随机存储器的写入性能控制有所裨益。但是此专利仅使用了一个存储器跟踪单元作为写入时序的跟踪控制，当工艺发生偏差时这种方法极易引起控制时序发生较大变化。另外存储器跟踪单元的输出信号存在较长的返回通路，这将导致自定时写入控制时间产生不希望的额外延时，从而加大了写入周期时间、降低了写性能。
美国专利第6392957号揭示了一种快速读和写自定时控制电路。此专利同样仅使用了一个存储器跟踪单元作为写入时序控制，写跟踪返回信号也同样存在较长的通路，这些缺点对于设计高性能的静态随机存储器都会产生不利的影响。
发明内容：
为了解决上述技术所存在的问题，本发明提供了一种自定时写跟踪型静态随机存储器。
本发明解决其技术问题所采用的技术方案是：一种自定时写跟踪型静态随机存储器，设有模拟总字线驱动器、模拟写入驱动器、总字线驱动阵列，所述模拟总字线驱动器和模拟写入驱动器设置于总字线驱动阵列的上部，所述模拟总字线驱动器的输出端通过模拟总字线采用U型结构将信号输送至模拟写入驱动器，所述模拟写入驱动器的输出接至位线跟踪列，所述位线跟踪列通过可编程加速写电路和写跟踪复位电路与总控制电路连接。
进一步的：所述位线跟踪列内含有多个模拟位线负载单元和写跟踪SRAM单元，所述写跟踪SRAM单元位于模拟位线负载单元下方，所述写跟踪SRAM单元与模拟位线负载单元之间通过写跟踪位线连接。
更进一步的：所述写跟踪SRAM单元由标准6管SRAM单元修改而构成，并将标准6管SRAM单元的字线置于高电平，写跟踪互补位线与其对应的内部存储节点N1相连。
除上述外，本发明同时还提供了另一种自定时写跟踪型静态随机存储器，其设有模拟总字线驱动器、模拟写入驱动器、总字线驱动阵列，所述模拟总字线驱动器和模拟写入驱动器设置于总字线驱动阵列的上部，所述模拟总字线驱动器的输出端通过模拟总字线采用U型结构将信号输送至模拟写入驱动器，所述模拟写入驱动器的输出接至位线跟踪列，其位线跟踪列由模拟位线负载单元构成，所述位线跟踪列通过其写跟踪位线与逻辑模拟写跟踪SRAM单元连接，所述位线跟踪列的写跟踪互补位线接至电源，逻辑模拟写跟踪SRAM单元通过可编程加速写电路和写跟踪复位电路与总控制电路连接。
进一步的：所述逻辑模拟写跟踪SRAM单元由第一反相器、第二反相器、第一NMOS管和第二NMOS管组成，所述第一反相器的输入端与第二反相器的输出端相连，且第一反相器的输出端与第二反相器的输入端相连，两个反相器组成了一个互反馈电路，所述互反馈电路的一端与第一NMOS管的源极或漏极相连，所述互反馈电路的另一端与第二NMOS管的源极或漏极连接，所述第一NMOS管和第二NMOS管的栅极接电源，所述第二NMOS管的漏极和源极相接。
在上述两种自定时写跟踪型静态随机存储器中，其模拟写入驱动器由PMOS管和NMOS管组成，具体为：一个PMOS管的源极与电源相连、其漏极与一个NMOS管的漏极连接并与写跟踪位线相连，此PMOS管的栅极与该NMOS管的栅极被共同连接至模拟字线，且该NMOS管的源极与多个具有不同沟道尺寸的NMOS管的漏极相连，所述多个具有不同沟道尺寸的NMOS管的源极被共同连接至地，其中一个NMOS管的栅极接至电源而其他几个NMOS管的栅极则分别与不同的外部控制信号相连。
同时，上述的自定时写跟踪型静态随机存储器中的的处于总控制信号传输最远端的子控制单元其总控制信号被断开并将其输出置地。
本发明设计了一种无额外返回通路的高性能自定时写跟踪静态随机存储器，其使用了多个存储器跟踪单元来提高整体自定时写跟踪时序抵抗工艺偏差所引起的变化，且在字线和位线方向上所集成的模拟负载可以更好地实现写控制信号的跟踪，另外模拟写入驱动器以及加速写跟踪电路所具有的可调节能力提高了设计与测试的灵活性。本发明亦可应用于静态随机存储器编译器中。
附图说明：
图1为自定时写跟踪型静态随机存储器的系统结构示意图。
图2为通常使用的列选择器以及读写输出、输入电路结构图。
图3表示了图1中的可编程模拟写入驱动器电路图，用于模拟通常的写入驱动器。
图4表示了图1中的位线负载以及写跟踪SRAM单元的一个实施例子。此图与图5为一个具体实施例。
图5表示了图1中的可编程加速写电路及写跟踪复位电路的一个实施例子。
图6表示了图1中的位线负载的另一种实施例子。此图与图7为另一个具体实施例。
图7表示了图1中的可编程加速写电路、写跟踪复位电路以及逻辑模拟写跟踪SRAM单元的另一个实施例子。
图8表示了图1中两种子控制电路结构图，其中(a)非最远端子控制电路；(b)最远端子控制电路。
图9表示了图1中两种子字线驱动器电路结构图，其中(a)非最远端子字线驱动器(LWL)；(b)最远端子字线驱动器(LWL)。
图10表示了三种写跟踪子字线驱动器电路图。其中(a)写跟踪子字线驱动器；(b)写跟踪子字线负载驱动器；(c)写跟踪子字线陪管驱动器。
图11表示了图1中四种静态存储器单元电路图。其中(a)标准6管SRAM单元；(b)模拟子字线负载SRAM单元；(c)写跟踪SRAM单元；(d)模拟位线负载SRAM单元。
图12为自定时写跟踪时序波形图。
主要元件符号说明：
1、DGWL&DWDRV：模拟总字线驱动器和模拟写入驱动器
2、GWL：总字线驱动器阵列
3、load ref.cell：模拟位线负载单元
4、reference cell：写跟踪SRAM单元
5、WRC：写跟踪复位电路
6、Global Control：总控制电路
7、I/O Circuits：输入/输出电路
8、第一存储器阵列
9、第二存储器阵列
10、写跟踪子字线驱动器
11、写跟踪子字线陪管驱动器
12、位线跟踪列
13、模拟总字线
14、逻辑模拟写跟踪SRAM单元
15、可编程加速写电路和写跟踪复位电路
16、写跟踪位线TKBL
17、写跟踪互补位线TKBLB
18、第一反相器
19、第二反相器
20、第一NMOS管
21、第二NMOS管
CLK：外部时钟信号
WLE：内部时钟信号
WordLine：字线信号(指总字线或子字线)
TKBL、TKBLB：写跟踪位线信号及互补位线信号
WREND：写跟踪结束信号
Cell(n0/n1)：存储器单元内部存储节点信号(包括N0和N1)
N1：SRAM单元内部存储节点
N0：SRAM单元内部另一存储节点
具体实施方式：
下面结合附图和实施例对本发明进一步说明。
为了更好地揭示本发明，一些已知及与写跟踪无关的电路、逻辑和结构在此不给予详细的描述。本发明并不仅仅只限于6管静态随机存储器，其原理及结构同样可以应用到8管或多端口静态随机存储器，这些都不脱离本发明的权利要求范围。
图1为集成有本发明的一个静态随机存储器结构图，为了示例此图使用了两阵列字线分割架构，但本发明不仅仅局限于此架构，其原理同样可以应用到独立阵列架构或多阵列(多于两个阵列)架构中，这些都不脱离本发明的权利要求范围。为了消除写跟踪结束信号(WREND)的返回通路，本发明将模拟写入驱动器电路(DWDRV)放置在总字线驱动器阵列的最上面(而通常的写入驱动器电路则位于存储阵列的下面)并将写跟踪存储器单元放置在模拟字线负载的最下端。这样WREND信号可以直接返回总控制电路或子控制电路，从而消除了额外延时对写入时间的影响。
图1示例中左边为总字线驱动器，子字线驱动器位于存储器子阵列的中间。当总字线信号传输至子字线驱动器时，子字线会同时驱动与其相连的两个存储器子阵列，这样可以降低从时钟信号采样命令至子字线的激活时间。模拟总字线驱动器(DGWL)位于通常的总字线驱动器(GWL)的远端，模拟总字线信号并不像通常的总字线信号那样会将所有的子字线驱动器从左至右连接起来，而是会在中间返回来并连接到写跟踪子字线驱动器(如图10(a)所示)，这样模拟总字线形成了一个类似U型结构。模拟总字线的U型结构可以使其不仅完全跟踪模拟通常总字线的负载，而且可以将子字线信号传输最远端的模拟子字线负载SRAM单元(如图11(b)所示)置换到DWDRV的旁边，从而消除了现有技术(参见美国专利6201757和6392957)其写跟踪结束信号在字线方向上的返回通路，也消除了额外延时对写入时间的影响。写跟踪子字线驱动器位于最左边一个子阵列存储器中，其输出信号会连接到模拟子字线负载SRAM单元(如图11(b)所示)，并最后连接到模拟写入驱动器电路(如图3所示)，所述模拟写入驱动器通过模拟位线负载单元与写跟踪SRAM单元连接，然后通过可编程加速写电路和写跟踪复位电路与总线控制电路相连，在设有写跟踪子字线驱动器的子字线存储器阵列的右端设有第二存储器阵列，所述第二存储器阵列中设有写跟踪子字线陪管驱动器(如图10(c)所示)，与其相连的模拟总字线已经同模拟总字线驱动器断开连接并被直接置地。上述结构还可为多阵列结构(大于两个存储器阵列)，此时，则需在以上所述的第一存储器阵列和第二存储器阵列之间设有N(N≥2，通常N为偶数)个存储器阵列，此时这N个存储器阵列内将设有N/2的写跟踪子字线负载驱动器(如图10(b)所示)和N/2的写跟踪子字线陪管驱动器，这时模拟总字线信号仍然在中间返回并最后连接到写跟踪子字线驱动器(如图10(a)所示)。写跟踪子字线负载驱动器主要用来模拟总字线在子字线驱动器部分的负载，在电路中与非门的另一端被直接置地，因此即使模拟总字线信号被激活其对应的输出子字线信号也不会被激活。子字线负载SRAM单元用来模拟子字线的负载，子字线信号接至SRAM单元的两个NMOS传输管，位线则悬空。图11(d)表示了模拟位线负载SRAM单元，其字线被接地，位线用来模拟通常存储器单元在Y方向上的负载。通过上面的模拟链路，写跟踪信号可以实现字线及位线方向上的负载跟踪。
图2为通常使用的列选择器以及读写输出、输入电路结构图，位于图1中的I/O Circuits。3个PMOS管作为预充电器件，由相应的控制信号控制。多个NMOS管是列选择传输管(通常会形成2选1、4选1、8选1、16选1或者32选1结构等)，用以选择性传输写入驱动器(Write Driver)产生的信号。为重点说明此专利，此图中忽略了一些已知或与写无关的电路。图3为可编程模拟写入驱动器(DWDRV)电路图，其中PMOS管M30用来模拟图2中的预充电电路，连接至模拟子字线(信号DLWL)的NMOS管M31用来模拟图2中的列选择传输管(可以使用相同的尺寸)，下面四个并联的NMOS管M32～M35则用来调节写入驱动能力。当三个外部控制信号为全零时，默认会有一个较弱的NMOS管M35开启(此NMOS管M35的栅极接电源)。当三个外部控制信号变化时，另外三个具有不同沟道尺寸的NMOS管M32～M34可以实现七种不同的写能力。这种可调节写驱动能力能够变化写跟踪信号在模拟位线上的传输时间，进而可以调节通常写入脉宽的大小、实现写余量的可控。在其八种驱动变化能力中可以包括或者涵盖通常写入驱动器的对应驱动能力。在此实施例中使用了三个外部控制信号作为示例，在具体实现中可以减少或者增加外部控制信号的个数，这些都不脱离本专利的权力要求范围。
图4为一种自定时写跟踪结构图的部分细化图，包括模拟写入驱动器、位线负载单元、写跟踪SRAM单元以及总字线驱动器阵列。图5为可编程加速写跟踪及写跟踪复位电路，此电路与图4一起构成一个具体实施例。写跟踪SRAM单元(reference cell，参见图11(c))位于模拟位线负载单元的下面，它与位线负载单元组成了一个位线跟踪列，其中写跟踪SRAM单元与模拟位线负载单元之间只有一条写跟踪位线(TKBL)通路。被断开的互补写跟踪位线(TKBLB)主要是为了降低连接至写跟踪复位电路的负载电容，进而提高写跟踪信号的反馈速度。根据不同的存储容量以及工艺制成的偏差程度可以选择不同数目的写跟踪SRAM单元，从而实现抑制工艺偏差、提高良率的目的。
图5中的三个漏极连接至信号TKBLB的PMOS管用于加速写跟踪，即加速信号TKBLB走高，进而促使写跟踪结束信号WREND走低变快，实现通常写入脉宽的调节功能。这一功能也可以用于静态随机存储器的测试环节，用以筛选那些存在弱存储位(weak bit cell)的存储器。这三个PMOS管的栅极分别被接到对应的CMOS传输门及另一个PMOS管的漏极，当某一外部控制信号不激活时与其相对应的传输门将被关闭，相对应的连接至外部控制信号的PMOS管被打开，进而使相应的加速PMOS管关闭；当某一外部控制信号使能时与其相对应的传输门将被打开，相对应的连接至外部控制信号的PMOS管被关闭，与其相应的加速PMOS管则开启并帮助信号TKBLB走高。这三个加速PMOS管具有不同的沟道尺寸(一倍、两倍及四倍沟道宽度)，当外部控制信号变化时加速PMOS管可以实现八种不同的加速驱动能力。这一可编程加速写跟踪功能可以缩短通常写入脉宽，进而降低写入周期时间。在此实施例中使用了三个外部控制信号作为示例，在具体实现中可以减少或者增加外部控制信号的个数，这些都不脱离本专利的权利要求范围。图5中的NMOS管用于写跟踪结束后的写跟踪SRAM单元复位，当TKBL被DWDRV电路中的PMOS管充电至高电平时，此NMOS管会直接放电TKBLB至低电平进而使写跟踪SRAM单元复位到初始状态，为下一次写跟踪做好准备。
图6为另一种自定时写跟踪结构图的部分细化图，包括模拟写入驱动器、位线负载单元以及总字线驱动器阵列。图7为可编程加速写跟踪、复位电路以及另一种写跟踪SRAM单元(即逻辑模拟写跟踪SRAM单元)，此电路与图7一起构成另一个具体实施例。图6的电路除了将写跟踪SRAM单元移出位线跟踪列之外，其它部分与图4相同。图7中的可编程加速写电路及写跟踪复位电路与图5相同。在图7中的逻辑模拟写跟踪SRAM单元(Mimic Ref.Cell)由第一反相器、第二反相器、第一NMOS管和第二NMOS管组成，所述第一反相器的输入端与第二反相器的输出端相连，且第一反相器的输出端与第二反相器的输入端相连，两个反相器组成了一个互反馈电路，所述互反馈电路的一端与第一NMOS管的源极或漏极相连，所述互反馈电路的另一端与第二NMOS管的源极或漏极连接，所述第一NMOS管和第二NMOS管的栅极接电源，所述第二NMOS管的漏极和源极相接。逻辑模拟写跟踪SRAM单元用于模拟位于图4中的写跟踪SRAM单元，其电路内的器件都使用逻辑电路设计而成。图6与图7提供了另一种实施例，可特别针对一些字线数目较少的静态随机存储器。
写跟踪SRAM单元(参见图11(c))与标准6管SRAM单元(参见图11(a))相比有两个不同之处：其一是写跟踪SRAM单元的字线被直接置位到高电平；其二是写跟踪互补位线TKBLB与其对应的内部存储节点相连。将写跟踪SRAM单元的字线接到高电平是为了更好地实现写跟踪，因为这样可以模拟到NMOS传输管对SRAM单元写入时间的影响。将写跟踪互补位线TKBLB与其对应的内部存储节点相连，是为了其输出信号实现全摆幅从而可以避免高电平信号经过NMOS管会产生一个阈值电压降低所带来的电压衰减效应。
本发明的实施例使用了两阵列字线分割的存储器结构，对于这种结构的存储器而言总控制信号要传输到所有子控制单元，然后子控制单元再对其处理输出子控制信号。为了降低这些总控制信号的负载电容，处于总控制信号传输最远端的子控制单元其总控制信号被断开并将其输出置地。图8、9示例了两个具体做法(其中：图8(b)和图9(b)用于最远端存储阵列，图8(a)和图9(a)用于其它最远端存储阵列)：图8(b)为最远端子控制电路结构图，与图8(a)相比较总控制信号在图8(b)中被切断并将送至远端的总控制信号接地；图9(b)为最远端子字线驱动器结构图，与图9(a)相比较总字线信号在图9(b)中被切断并将送至远端的总字线信号接地。图10(a)中写跟踪总字线在这里被切断并将送至左端的信号接地，这样写跟踪总字线的负载与通常的总字线负载相同。通过上述的做法可以提高整体静态随机存储器的速度并可以降低动态功耗。
下面详细介绍本发明自定时写跟踪电路的工作过程及其时序。
图12为自定时写跟踪时序波形图。当电路处于待机工作状态时，内部时钟信号WLE会处于低电平，字线及其跟踪字线也处于低电平，写跟踪SRAM单元的写跟踪位线TKBL被预充电至高电平、而写跟踪互补位线TKBLB会被写复位电路中的NMOS管放电至低电平，写跟踪结束信号WREND处于高电平，这时总控制电路等待外部时钟接收新的命令。当外部时钟信号CLK采样写入命令时，内部时钟信号WLE会被使能至高电平，随后被解码出来的字线(WordLine)及其跟踪字线被激活，相应的被选中的列选择传输管被打开；模拟写入驱动器会拉低写跟踪位线TKBL(此时写复位电路中的NMOS将被关闭)，随后“0”被写入写跟踪SRAM单元并推高写跟踪互补位线TKBLB，与此同时通常的写入驱动电路会驱动相应的位线至低电平，进而将新数值写入SRAM单元(如图12中Cell(n0/n1)所示)。因为写跟踪原理与通常的写入原理相同，因此当写跟踪结束信号WREND被拉至低电平时，即意味着通常的SRAM单元完成了写入新的数值。WREND被拉至低电平后，此信号会反馈给总控制电路并促使内部时钟信号WLE至低电平，至此内部时钟实现了一次自定时写入功能。随后相应的字线会被拉至初始态即低电平，通常的列选择传输管被关闭并且位线被预充电电路充电至高电平。与此同时模拟写入驱动器会预充电写跟踪位线TKBL到高电平，随后通过写跟踪复位电路中的NMOS管将写跟踪互补位线TKBLB放电至低电平；此时写跟踪SRAM单元被复位至初始态。最后信号WREDN也会回到初始态即高电平。至此一次自定时写跟踪周期结束。
需要强调的是：以上仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (7)
1.一种自定时写跟踪型静态随机存储器，其特征是：所述自定时写跟踪型静态随机存储器设有模拟总字线驱动器、模拟写入驱动器、总字线驱动阵列，所述模拟总字线驱动器和模拟写入驱动器设置于总字线驱动阵列的上部，所述模拟总字线驱动器的输出端通过模拟总字线采用U型结构将信号输送至模拟写入驱动器，所述模拟写入驱动器的输出接至位线跟踪列，所述位线跟踪列通过可编程加速写电路和写跟踪复位电路与总控制电路连接。
2.根据权利要求1所述的自定时写跟踪型静态随机存储器，其特征是：所述位线跟踪列内含有多个模拟位线负载单元和写跟踪SRAM单元，所述写跟踪SRAM单元位于模拟位线负载单元下方，所述写跟踪SRAM单元与模拟位线负载单元之间通过写跟踪位线连接。
3.根据权利要求2所述的自定时写跟踪型静态随机存储器，其特征是：所述写跟踪SRAM单元由标准6管SRAM单元修改而成，并将标准6管SRAM单元的字线置于高电平，写跟踪互补位线与其对应的内部存储节点N1相连。
4.一种自定时写跟踪型静态随机存储器，其特征是：所述自定时写跟踪型静态随机存储器设有模拟总字线驱动器、模拟写入驱动器、总字线驱动阵列，所述模拟总字线驱动器和模拟写入驱动器设置于总字线驱动阵列的上部，所述模拟总字线驱动器的输出端通过模拟总字线采用U型结构将信号输送至模拟写入驱动器，所述模拟写入驱动器的输出接至位线跟踪列，其位线跟踪列由模拟位线负载单元构成，所述位线跟踪列通过其写跟踪位线与逻辑模拟写跟踪SRAM单元连接，所述位线跟踪列的写跟踪互补位线接至电源，逻辑模拟写跟踪SRAM单元通过可编程加速写电路和写跟踪复位电路与总控制电路连接。
5.根据权利要求4所述的自定时写跟踪型静态随机存储器，其特征是：所述逻辑模拟写跟踪SRAM单元由第一反相器、第二反相器、第一NMOS管和第二NMOS管组成，所述第一反相器的输入端与第二反相器的输出端相连，且第一反相器的输出端与第二反相器的输入端相连，两个反相器组成了一个互反馈电路，所述互反馈电路的一端与第一NMOS管的源极或漏极相连，所述互反馈电路的另一端与第二NMOS管的源极或漏极连接，所述第一NMOS管和第二NMOS管的栅极接电源，所述第二NMOS管的漏极和源极相接。
6.根据权利要求1或4所述的自定时写跟踪型静态随机存储器，其特征是：所述模拟写入驱动器由PMOS管NMOS管组成，具体为：一个PMOS管的源极与电源相连、其漏极与一个NMOS管的漏极连接并与写跟踪位线相连，此PMOS管的栅极与该NMOS管的栅极被共同连接至模拟字线，且该NMOS管的源极与多个具有不同沟道尺寸的NMOS管的漏极相连，所述多个具有不同沟道尺寸的NMOS管的源极被共同连接至地、其中一个NMOS管的栅极接至电源而其他几个NMOS管的栅极则分别与不同的外部控制信号相连。
7.根据权利要求1或4所述的自定时写跟踪型静态随机存储器，其特征是：所述自定时写跟踪型静态随机存储器中的处于总控制信号传输最远端的子控制单元其总控制信号被断开并将其输出置地。
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