CN100466099C - 包含能产生足够恒定延时信号的延时电路的半导体存储器 - Google Patents

包含能产生足够恒定延时信号的延时电路的半导体存储器 Download PDF

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Abstract

公开了一种具有位线感知使能信号生成电路的半导体存储器件。该半导体存储器件，包括：字线选择信号生成电路，用于为选择字线而生成字线选择信号；延时电路，用于通过将参考信号延时至字线选择信号生成电路所需的、相同时间程度来生成经延时的信号，以生成字线选择信号；和施密特触发器，用于通过接收来自延时电路的输出信号来生成字线使能检测信号，并且将该施密特触发器连接到电源电压，该电源电压的电压电平与用于使字线有效的电压电平相同。相对于传统的半导体存储器件，根据本发明的位线感知使能信号生成电路占有较小的布局面积。此外，该生成电路生成位线感知使能信号，该信号具有恒定的延时而不受过程变化或者电压和温度波动的影响。

Description

包含能产生足够恒定延时信号的延时电路的半导体存储器
本专利申请在35 U.S.C.§119之下，要求2002年1月9日提交的申请号为2002-1262的韩国专利申请的优先权，据此结合该申请用于参考。
技术领域
本发明涉及包括如位线感知使能信号生成电路(bit line sense enable signalgenerating circuit)一样的延时电路的半导体存储器件，具体地说，涉及一种能够产生具有恒定延时的位线感知使能信号的半导体存储器件。
背景技术
在传统的半导体存储器件中，将位线感知使能信号生成电路(生成电路)设计为包括由电阻、电容和反相器构成的延时电路。过程变化或者电压和温度波动通常影响延时电路的工作。相应地，由传统生成电路生成的位线感知使能信号(信号)中的延时基于电压和温度波动或者过程变化而变化。
例如，当半导体存储器件工作于相对较低的温度和/或较高的工作电压时，生成电路产生具有相对短的延时的信号。相反，当半导体存储器件工作于相对较高的温度和/或较低的工作电压时，生成电路产生具有相对长的延时的信号。
相应地，为了响应生成电路所产生的最长的延时，配置传统的半导体存储器件的工作。尽管信号从期望的时间延迟，这种设计仍允许信号在没有差错工作的条件下准时地放大由一对位线传输的数据。因为半导体存储器件为了响应最长的延时而工作，所以上述传统的生成电路控制诸如半导体存储器件的输入/输出时间的工作速度变得较低。
为了解决传统的半导体存储器件中的问题的研究在授权给Ong等人(Ong)的专利号为5,465,232的美国专利中公开。在Ong公开的半导体存储器件包括用于选择虚拟子字线(dummy sub-word line)的电路，其中该电路在外围电路区域形成并且具有与用于选择在存储单元阵列中子字线的电路同样的电路配置。相应地，当在存储单元阵列中的子字线被选择的同时，虚拟子字线被选择，然后在从使能被选子字线开始的预定延时之后自动地生成信号。因此，因为在用于生成该信号的电路中不包括电阻和电容，所以可不依赖过程变化或者电压和温度波动来生成该信号。
然而，由Ong所说明的半导体存储器件仍然有缺陷：用于自动地生成该信号的电路占有半导体衬底如此大的布局区域，以至半导体存储器件的芯片尺寸将增加。此外，不得不重复地对于用于自动地生成信号的电路进行测试，以确认该电路是否满足期望的特性。测试工作消耗半导体存储器件的生产时间，并降低半导体存储器件的产量。
发明内容
为了克服上述问题，本发明的优选实施例提供包括用于生成延时信号的延时电路的半导体存储器件，该延时信号具有恒定的延时而不依赖于过程变化或者电压和温度波动。与传统的延时电路比较，根据本发明的延时电路不需要额外的布局面积。
根据本发明的一个方面，提供一种半导体存储器件，包括：字线选择信号生成电路，用于选择字线；延时电路，用于通过将信号延时至恒定时间程度来生成经延时的信号；和施密特触发器，用于通过接收来自延时电路的输出信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压电平与用于使字线有效的电压电平相同。
根据本发明的另一个方面，提供一种半导体存储器件，包括：存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线对之间；解码装置，用于为了响应激活命令而解码行地址；字线选择装置，用于为了响应来自解码装置的输出信号而从多个字线中选择字线；虚拟字线选择装置，用于了响应来自解码装置的输出信号而选择与所选字线具有充分(substantially)相同的电容值的虚拟字线，其中虚拟字线选择装置具有与字线选择装置充分相同的电路配置；施密特触发器，用于通过接收来自所选择的虚拟字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该字线有效的电压电平相同。
根据本发明的另一个方面，提供一种半导体存储器件，包括：存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线对之间，其中该字线包括多个子字线；第一行解码器，用于为了响应激活命令而通过解码第一行地址来选择第一经解码的信号线；第二行解码器，用于为了响应激活命令而通过解码第二行地址来选择第二经解码的信号线；第一经解码信号驱动器，用于驱动来自第一经解码信号线的信号；子字线驱动器，用于通过将第二经解码的信号和来自第一经解码信号驱动器的输出信号进行组合来选择子字线；虚拟经解码信号线选择装置，用于为了响应通过组合来自第二行解码器的输出信号所生成的信号，选择与第一经解码信号线具有完全相同电容值的第一虚拟经解码信号线；虚拟经解码信号驱动器，用于驱动来自第一经解码信号线选择装置的输出信号；虚拟子字线驱动器，用于通过将来自第一虚拟经解码信号驱动器的输出信号和第二虚拟经解码信号线的信号组合，来选择虚拟子字线，该第二虚拟经解码信号线与第二经解码信号线具有充分相同的电容值；施密特触发器，用于通过接收来自虚拟子字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该子字线有效的电压电平相同。
附图说明
为了完整地理解本发明及其优点，结合下面的附图进行说明，其中相同的标号表示相同的元件，并且其中：
图1是在根据传统技术的半导体存储器件中的位线感知使能信号生成电路的示意电路图。
图2是在根据本发明的半导体存储器件中的位线感知使能信号生成电路的示意电路图。
图3是根据本发明的、在图2中所示的施密特触发器的示范电路图。
具体实施方式
现将具体地参考本发明的优选实施例，其示例在附图中示出。在所有的附图中相同的标号表示相同的元件。
图1是包括根据传统技术的位线感知使能信号生成电路的传统的半导体存储器件。如图1所示，传统的半导体存储器件包括多个存储单元阵列块10-1到10-n、相应于每个存储单元阵列块10-1到10-n的多个信号驱动器PX 12、多个存储单元MC、多个预充电电路PRE 16、多个位线隔离电路ISO 18、多个位线感知放大器BLSA 20、第一行解码器22、第二行解码器24、信号生成电路26、多个DPX信号驱动器DPX 28、多个虚拟子字线驱动器DSWD 30、多个虚拟存储单元DMC、具有相应于位线电容的容值的电容Cb、字线使能检测电路32和位线感知使能信号BLSEN生成电路34。
如图1所示，将传统半导体存储器件配置为具有子字线结构。分别由PX、SWD、PRE、ISO、BLSA、DPX和DSWD表示PX信号驱动器PX12、子字线驱动器14、预充电电路16、位线隔离电路18、位线感知放大器20、DPX信号驱动器28和虚拟子字线驱动器。
在存储单元阵列块10-1，10-n每个中的存储单元MC连接到相应的子字线(例如SWL1)和位线BL11，...，BL1n，...，BLn1，...，BLnn。虚拟存储单元DMC连接到虚拟子字线(DSWL)。预充电电路PRE 16、位线隔离电路ISO 18和位线感知放大器BLSA 20在两组位线对之间被连接。
将在外围电路区域中形成的DPX信号驱动器28、虚拟子字线驱动器(DSWD)30、虚拟存储单元DMC、DPX信号线(DPXL)、虚拟字线DWL和虚拟子字线DSWL分别配置为与在存储单元阵列块10-1中的PX信号驱动器PX 12、子字线驱动器14、存储单元MC、PX信号线PXL1、字线WL1和子字线SWL1具有相同的结构。
将电容Cb配置为具有相应于每条位线的电容值的电容值。
虚拟存储单元DMC包括晶体管N1、电容CS和其值为电源电压VINT一半的内部电源电压VINT/2。字线使能检测电路32包括PMOS晶体管P1、P2、NMOS晶体管N2、N3和反相器INV1。PMOS晶体管P1是用于对于节点A进行预充电的预充电晶体管，并且PMOS晶体管P2是用于对于节点B进行预充电的预充电晶体管。
下面将说明图1所示的传统半导体存储器件生成位线感知使能信号的工作。
当产成预充电命令PRE时，为了响应该预充电命令PRE，预充电电路16将位线对BL11-BL11B，......，BL1n-BL1nB，......，BLn1-BLn1B，......，BLnn-BLnnB充电至内部电源电压一半VINT/2，并且同时，通过开通PMOS晶体管P1和PMOS晶体管P2，分别将节点A和节点B预充电至内部电源电压VINT和内部电源电压的一半VINT/2。同时，通过导通PMOS晶体管P1和PMOS晶体管P2，将节点A和节点B分别预充电至内部电源电压VINT和内部电源电压的一半VINT/2。然后，使NMOS晶体管N2导通，由此对于节点C进行充电。当节点C的电压电平高于预定的电压电平时，反相器INV1检测节点C的电压电平并生成具有“逻辑”低电平的信号。位线感知使能信号生成电路接收从反相器INV1输出的具有“逻辑”低电平的信号，并且通过将从反相器INV1输出的信号延时来生成位线感知使能信号BLSEN。
当生成激活命令(active command)ACT时，通过对于第一行地址RA1解码，第一行解码器22选择PX信号线PXL1，然后通过对于第二行地址RA2解码，第二行解码器24选择字线WL1。此时，当从第二行解码器24输出的信号之一被选择时，DPX信号生成电路26选择虚拟PX信号线DPXL。PX信号驱动器PX 12驱动PX信号线PXL1的信号并且DPX信号驱动器DPX 28驱动DPX信号线DPXL的信号。为了响应PX信号驱动器12的输出信号和字线WL1的信号，子字线驱动器14选择子字线SWL1。为了响应DPX信号驱动器28的输出信号，虚拟子字线驱动器30选择虚拟子字线DSWL。
当选择子字线时，在连接至所选择的子字线和位线对BL11-BL11B，......，BL1n-BL1nB，......，BLn1-BLn1B，......，BLnn-BLnnB之间发生电荷均分(charge share)。当选择虚拟子字线DSWL时，NMOS晶体管N1导通并且由于电荷从节点A转移到节点B，所以节点A处的电压电平降低。当在节点C的电压电平低于预定电平时，反相器INV1产生具有“逻辑”高电平的信号。位线感知使能信号生成电路34通过延时从反相器INV1输出的信号来生成位线感知使能信号BLSEN。
当通过电荷均分操作在位线BL11-BL11B，......，BL1n-BL1nB，......，BLn1-BLn1B，......，BLnn-BLnnB中的一对之间产生电压差时，生成位线隔离控制信号ISO，然后该信号开通(turn on)位线隔离电路18。然后，为了响应位线感知使能信号BLSEN的“逻辑”高电平，该信号在位线隔离控制信号ISO生成之后生成，使位线感知放大器20有效并且该位线感知放大器20将在位线BL11-BL11B，......，BL1n-BL1nB，......，BLn1-BLn1B，......，BLnn-BLnnB中的一对之间所生成的电压差放大。
以与上述相同的方法，当使存储单元阵列块10-1，10-n中的一个子字线SWL1有效的同时，使虚拟子字线DSWL有效。在使虚拟子字线DSWL有效起的预定时间之后，生成位线感知使能信号BLSEN。相应地，在不受过程变化，电压波动，或者温度波动的影响条件下生成具有恒定延时的该位线感知使能信号BLSEN。
然而，因为用于选择在存储单元阵列中的子字线的所有电路被复制在外围电路区域，所以如图1所示的传统的半导体存储器件占有半导体衬底的大的布局区域。此外，在外围电路区域中的该复制的电路必须被反复地测试，以确认该电路是否达到期望的特性。
图2是包括根据本发明一个实施例的位线感知使能信号生成电路的半导体存储器件。如图2所示，提供施密特触发器50和位线感知使能信号生成电路52以替代图1所示的传统的半导体存储器件中的虚拟存储单元DMC、位线电容Cb、字线使能检测电路32和位线感知使能信号生成电路34。
如图2所示，根据本发明的半导体存储器件不使用虚拟存储单元DMC和位线电容Cb来生成位线感知使能信号BLSEN。相应地，减小了根据本发明的半导体存储器件的布局面积。
图3是电路图，示出根据本发明一个实施例的施密特触发器。
施密特触发器包括PMOS晶体管P3、P4和P5；NMOS晶体管N4、N5和N6；和反相器INV2。
PMOS晶体管P3包括：连接节点E的漏极、连接虚拟子字线DSWL的门极、和连接施加的高电压VPP的源极。PMOS晶体管P4包括：连接节点E的源极、连接虚拟子字线DSWL的门极、和连接节点D的漏极。NMOS晶体管N4包括：连接节点D的漏极、连接虚拟子字线DSWL的门极、和连接节点F的源极。NMOS晶体管N5包括：连接节点F的漏极、连接虚拟子字线DSWL的门极、和连接所施加的地电压VSS的源极。PMOS晶体管P5包括：连接节点E的源极、连接节点D的门极、和连接所施加的地电压VSS的漏极。NMOS晶体管N6包括：连接节点F的源极、连接节点D的门极、和连接所施加的高电压VPP的漏极。在节点D处反相器INV2将信号倒相。
下面参照图2和图3详细地说明通过使用根据本发明的半导体存储器件来生成位线感知使能信号的方法。
当虚拟子字线DSWL保持逻辑“低”电平时，施密特触发器50的PMOS晶体管P3和P4导通，然后高电平VPP信号传到节点D。当节点D处的电压电平高于预定电压电平时，反相器INV2生成“低”电压电平信号。此时，为了响应节点D处的高电压电平信号，NMOS晶体管N6导通，并且向节点F传送高电平VPP。位线感知使能信号生成电路52通过延时从反相器INV2输出的“低”电压电平，来生成具有逻辑“低”电平的位线感知使能信号BLSEN。
当生成激活命令ACT时，通过对第一行地址RA1解码，第一行解码器22选择信号线PXL1，并且通过对第二行地址RA2解码，第二行解码器24选择字线WL1。PX信号驱动器12驱动PX信号线PXL1的信号，并且通过接收来自PX信号驱动器12的输出信号和字线WL1的信号，子字线驱动器14选择子字线SWL1。通过将从第二行解码器24所输出的信号进行逻辑加，DPX信号生成电路26选择虚拟信号线DPXL。DPX信号驱动器28驱动虚拟信号线DPLX的信号，并且通过接收从DPX信号驱动器28的输出信号和高电压电平信号VINT，虚拟子字线驱动器30选择虚拟子字线DSWL。
当选择子字线SWL1时，在连接所选择的子字线SWL1的存储单元和位线对BL11-BL11B，......，BL1n-BL1nB，......，BLn1-BLn1B，......，BLnn-BLnnB之间发生电荷均分。当选择虚拟子字线DSWL时，NMOS晶体管N4、N5导通并且节点F的电压电平与大地电压等势。需要用于将节点F的电压电平从高电压VPP电平降到大地电压电平的一些延时。随着节点F的电压电平的降低，节点D的电压电平也降低。反相器INV2检测节点D的电压电平。在此之后，当节点D的电压电平降低到预定电压电平之下时，位线感知使能信号生成电路52通过延时从反相器INV2所输出逻辑“高”电平信号来生成位线感知使能信号BLSEN，并生成逻辑“高”电平信号。
随后的工作过程与在图1中所说明的传统技术相同。相应地，出于简明的考虑，省略附加的解释。
与图1所示的传统的半导体存储器件比较，根据图2所示的本发明简化了位线感知使能信号生成电路。相应地，本发明可提供带有较小相对布局面积的半导体存储器件。
此外，在本发明中，通过使用来自施密特触发器的电源电压，施加有高电压电平VPP以生成位线感知使能信号。相应地，不需要用于确认位线感知使能信号生成电路是否正常地工作的测试。
即使本发明的实施例描述了位线感知使能信号生成电路，本发明可应用到任何生成经延时的信号的电路，如在从参考信号的预定时间之后所生成的激活命令。
尽管参照优选实施例已对本发明进行了具体地说明和描述，本领域的技术人员应当理解在不脱离本发明的实质和范围的情况下，可在形式和细节上进行前述的和其他的修改。

Claims (4)

1.一种半导体存储器件，包括
存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线；
解码装置，用于为了响应激活命令而解码行地址；
字线选择装置，用于为了响应来自解码装置的输出信号而从多个字线中选择字线；
虚拟字线选择装置，用于响应来自解码装置的输出信号而选择与所选字线具有相同的电容值的虚拟字线，其中虚拟字线选择装置具有与字线选择装置相同的电路配置；
施密特触发器，用于通过接收来自所选择的虚拟字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该字线有效的电压电平相同。
2.如权利要求1所述的半导体存储器件，其中施密特触发器包括:
第一PMOS晶体管，其具有连接到虚拟字线的门极、施加有电源电压的源极、和漏极；
第二PMOS晶体管，其具有连接到虚拟字线的门极、连接第一PMOS晶体管的漏极的源极、和连接公共节点的漏极；
第一NMOS晶体管，其具有连接到虚拟字线的门极、连接公共节点的漏极、和源极；
第二NMOS晶体管，其具有连接到虚拟字线的门极、连接第一NMOS晶体管的源极的漏极、和连接大地电位的源极；
第三PMOS晶体管，其具有连接第一PMOS晶体管的漏极的源极、施加有大地电位的漏极、和连接公共节点的门极；
第三NMOS晶体管，其具有连接第一NMOS晶体管的源极的源极、施加有电源电位的漏极、和连接公共节点的门极；和
反相器，用于当公共节点的电压电平比预定电压低时，生成字线使能检测信号。
3.一种半导体存储器件，包括:
存储单元阵列，包括多个存储单元，该多个存储单元连接到多个字线和多个位线，其中该字线包括多个子字线；
第一行解码器，用于为了响应激活命令而通过解码第一行地址来选择第一经解码的信号线；
第二行解码器，用于为了响应激活命令而通过解码第二行地址来选择第二经解码的信号线；
第一经解码信号驱动器，用于驱动来自第一经解码信号线的信号；
子字线驱动器，用于通过将第二经解码的信号和来自第一经解码信号驱动器的输出信号进行组合来选择子字线；
虚拟经解码信号线选择装置，用于为了响应通过组合来自第二行解码器的输出信号所生成的信号，选择与第一经解码信号线具有相同电容值的第一虚拟经解码信号线；
虚拟经解码信号驱动器，用于驱动来自第一经解码信号线选择装置的输出信号；
虚拟子字线驱动器，用于通过将来自第一虚拟经解码信号驱动器的输出信号和来自第二虚拟经解码信号线的信号组合，来选择虚拟子字线，该第二虚拟经解码信号线与第二经解码信号线具有相同的电容值；
施密特触发器，用于通过接收来自虚拟子字线的信号来生成字线使能检测信号，其中将施密特触发器连接到电源电压，该电源电压的电压与用于使该子字线有效的电压电平相同。
4.如权利要求3所述的半导体存储器件，其中施密特触发器包括:
第一PMOS晶体管，其具有连接到虚拟字线的门极、施加有电源电压的源极、和漏极；
第二PMOS晶体管，其具有连接到虚拟字线的门极、连接第一PMOS晶体管的漏极的源极、和连接公共节点的漏极；
第一NMOS晶体管，其具有连接到虚拟字线的门极、连接公共节点的漏极、和源极；
第二NMOS晶体管，其具有连接到虚拟字线的门极、连接第一NMOS晶体管的源极的漏极、和连接大地电位的源极；
第三PMOS晶体管，其具有连接第一PMOS晶体管的漏极的源极、施加有大地电位的漏极、和连接公共节点的门极；
第三NMOS晶体管，其具有连接第一NMOS晶体管的源极的源极、施加有电源电位的漏极、和连接公共节点的门极；和
反相器，用于当公共节点的电压电平比预定电压低时，生成字线使能检测信号。
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