KR102493814B1 - 메모리 장치 - Google Patents

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Abstract

메모리 장치는 다수의 행과 열로 배치된 다수의 셀 매트; 상기 다수의 셀 매트 중 대응하는 셀 매트의 좌측에 배치되고, 상기 대응하는 셀 매트의 서브 워드라인을 구동하는 다수의 제1드라이버; 및 상기 다수의 셀 매트 중 대응하는 셀 매트의 우측에 배치되고, 상기 대응하는 셀 매트의 서브 워드라인을 구동하는 다수의 제2드라이버를 포함하고, 액티브 동작시 상기 다수의 셀 매트들 중 홀수번째 열에 배치된 셀 매트들의 서브 워드라인 또는 짝수번째 열에 배치된 셀 매트들의 서브 워드라인을 선택적으로 액티브할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 특허문헌은 메모리 장치에 관한 것이다.
도 1은 셀 어레이(100)의 구성을 간략하게 표현한 도면이다.
도 1을 참조하면, 셀 어레이(100)는 다수의 메인 워드라인(WL0 - WLx, x는 자연수), 다수의 비트라인(BL0 - BLy, y는 자연수) 및 다수의 메모리 셀(MC)을 포함할 수 있다.
메모리 셀(MC)을 액세스(리드 또는 라이트)하는 경우 먼저 액티브 명령(active command)에 응답하여 로우 어드레스(row address)에 대응하는 메인 워드라인이 액티브되고, 리드 명령(read command) 또는 라이트 명령(write command)에 응답하여 컬럼 어드레스(column address)에 대응하는 비트라인의 데이터가 액세스될 수 있다.
여기서 하나의 워드라인이 액티브되었을 때 액세스할 수 있는 메모리 셀의 범위를 페이지(page)라고 한다. 다수의 메모리 셀(MC)을 제어하기 위해 셀 어레이(100) 내부에 배치되는 회로들(도 1에 미도시 됨)을 고려하면 페이지의 크기가 클수록 셀 어레이(100)를 효율적으로 구성할 수 있고, 이로 인해 사이즈 측면에서 유리하다. 그런데 페이지의 크기가 커지면 메인 워드라인이 액티브되었을 때 비트라인과 연결되는 메모리 셀의 개수가 증가하는 등의 원인 때문에 액티브 동작시의 소모 전류가 커지는 문제점이 있다.
본 발명의 일 실시예는 페이지의 크기는 크게 설계하면서 액티브 동작시의 소모 전류는 줄일 수 있는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 행과 열로 배치된 다수의 셀 매트; 상기 다수의 셀 매트 중 대응하는 셀 매트의 좌측에 배치되고, 상기 대응하는 셀 매트의 서브 워드라인을 구동하는 다수의 제1드라이버; 및 상기 다수의 셀 매트 중 대응하는 셀 매트의 우측에 배치되고, 상기 대응하는 셀 매트의 서브 워드라인을 구동하는 다수의 제2드라이버를 포함하고, 액티브 동작시 상기 다수의 셀 매트들 중 홀수번째 열에 배치된 셀 매트들의 서브 워드라인 또는 짝수번째 열에 배치된 셀 매트들의 서브 워드라인을 선택적으로 액티브할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 1열로 배치된 다수의 셀 매트를 포함하는 다수의 셀 영역; 2열로 배치된 다수의 드라이버를 포함하고, 상기 다수의 셀 영역 사이에 배치된 하나 이상의 내부 드라이버 영역; 및 1열로 배치된 다수의 드라이버를 포함하고, 상기 다수의 셀 영역 외각에 배치된 제1 및 제2외각 드라이버 영역을 포함하고, 상기 드라이버는 인접한 상기 셀 매트의 서브 워드라인을 구동하되, 액티브 동작시 상기 다수의 셀 영역 중 홀수번째 셀 영역에 배치된 셀 매트 또는 짝수번째 셀 영역에 배치된 셀 매트들의 서브 워드라인을 선택적으로 액티브할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 하나 이상의 제1 및 제2서브 워드라인을 포함하고, 차례로 배치된 제1 내지 제n(n은 자연수)셀 매트; 상기 제1 내지 제n셀 매트 중 대응하는 셀 매트의 왼쪽에 배치되고, 상기 대응하는 셀 매트의 상기 하나 이상의 제1서브 워드라인을 구동하는 제1 내지 제n레프트 드라이버; 및 상기 제1 내지 제n셀 매트 중 대응하는 셀 매트의 오른쪽에 배치되고, 상기 대응하는 셀 매트의 상기 하나 이상의 제2서브 워드라인을 구동하는 제1 내지 제n라이트 드라이버를 포함하고, 상기 제1 내지 제n라이트 드라이버 중 제k(k는 1≤k＜n인 자연수)라이트 드라이버와 상기 제1 내지 제n레프트 드라이버 중 제k+1레프트 드라이버는 상기 제1 내지 제n셀 매트 중 제k셀 매트와 제k+1셀 매트 사이에 함께 배치될 수 있다.
본 기술은 페이지의 크기는 크게 설계하되, 한 페이지에서 서브 워드라인을 선택적으로 액티브 시킬 수 있도록 함으로써 메모리 장치의 액티브 동작시의 소모 전류를 줄일 수 있다.
도 1은 셀 어레이(100)의 구성을 간략하게 표현한 도면,
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 3은 도 2의 메모리 장치에서 사용되는 신호들 중 서브 워드라인을 제어하기 위해 사용되는 신호들에 대해 설명하기 위한 도면,
도 4는 도 2의 메모리 장치에서 사용되는 신호들 중 감지 증폭기(SA)를 제어하기 위해 사용되는 신호들에 대해 설명하기 위한 도면,
도 5a 내지 도 5c는 도 2의 메모리 장치에서 서브 워드라인을 액티브하는 동작을 설명하기 위한 도면,
도 6a 및 6b는 도 2의 메모리 장치에서 리드 또는 라이트 동작을 설명하기 위한 도면,
도 7은 로우 디코더(XDEC)의 구성도,
도 8은 드라이버(DL0, DR0)의 구성도,
도 9은 서브 홀 회로부(SH7)의 구성도,
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 2를 참조하면, 메모리 장치는 다수의 셀 매트(MT0 - MT9), 다수의 제1드라이버(DL0 - DL9), 다수의 제2드라이버(DR0 - DR9), 다수의 감지 증폭기(SA), 로우 디코더(XDEC), 다수의 서브 홀 회로부(SH0 - SH17)를 포함할 수 있다.
다수의 셀 매트(MT0 - MT9)는 다수의 행과 열로 배치될 수 있다. 도 2에서는 다수의 셀 매트(MT0 - MT9)가 2행 5열로 배치된 경우의 그림을 도시하였지만 셀 매트가 배치된 행과 열의 수는 설계에 따라 달라질 수 있다.
다수의 셀 매트(MT0 - MT9)는 서브 워드라인(SWL0 - SWL3), 비트라인(BL0 - BL7) 및 메모리 셀(MC)을 포함할 수 있다. 다수의 셀 매트(MT0 - MT9)는 최외각 열에 배치된 셀 매트(MT0, MT4, MT5, MT9, 이하 최외각 셀 매트라 함)와 그 이외의 셀 매트들(MT1 - MT3, MT6 - MT8, 이하 내부 셀 매트라 함)로 나뉠 수 있다.
내부 셀 매트들(MT1 - MT3, MT6 - MT8)은 왼쪽에 배치된 제1하프 매트(LMT)와 오른쪽에 배치된 제2하프 매트(RMT)로 나뉘고, 최외각 셀 매트들(MT0, MT4, MT5, MT9)은 제1 및 제2하프 매트(LMT, RMT) 중 하나의 하프 매트만 포함할 수 있다. 도 2에서는 도시의 편의를 위해 셀 매트(MT0, MT1) 이외의 셀 매트들(MT2 - MT9)의 내부 구성의 도시는 생략하였다.
다수의 제1드라이버(DL0 - DL9)는 다수의 셀 매트(MT0 - MT9) 중 대응하는 셀 매트의 왼쪽에 배치되며, 대응하는 셀 매트의 제1그룹의 서브 워드라인(SWL0, SWL2)을 구동할 수 있다. 다수의 제2드라이버(DR0 - DR9)는 다수의 셀 매트(MT0 - MT9) 중 대응하는 셀 매트의 오른쪽에 배치되며, 대응하는 셀 매트의 제2그룹의 서브 워드라인(SWL1, SWL3)을 구동할 수 있다.
다수의 제1 및 제2드라이버(DL0 - DL9, DR0 - DR9)는 다수의 메인 워드라인 신호(MWLB0 - MWLB7) 중 활성화된 메인 워드라인 신호 및 다수의 서브 워드라인 신호(FXL0<0:3>/FXBL0<0:3>, FXR0<0:3>/FXBR0<0:3>, FXL1<0:3>/FXBL1<0:3>, FXR1<0:3>/FXBR1<0:3>) 중 활성화된 서브 워드라인 신호에 대응하는 서브 워드라인을 구동하여 액티브할 수 있다.
다수의 열 중 k(k는 홀수)번째 열의 셀 매트들과 k+1번째 열의 셀 매트들 사이에 k번째 열의 셀 매트들에 대응하는 제2드라이버 및 k+1번째 열의 셀 매트들에 대응하는 제1드라이버가 배치될 수 있다. 예를 들어, 제1열의 셀 매트들(MT0, MT5)과 제2열의 셀 매트들(MT1, MT6) 사이에 제1열의 셀 매트들(MT0, MT5)에 대응하는 제2드라이버(DR0, DR5) 및 제2열의 셀 매트들(MT1, MT6)에 대응하는 제1드라이버(DL1, DL6)가 배치될 수 있다.
다수의 감지 증폭기(SA)는 다수의 셀 매트 중 대응하는 셀 매트의 비트라인의 데이터를 감지 증폭할 수 있다. 감지 증폭기(SA)는 각각 하나 이상의 SIO라인을 포함하는 SIO라인 그룹(SG0 - SG11)과 비트라인 사이에 데이터를 전달할 수 있다. 다수의 감지 증폭기(SA)는 전원 전압쌍들(VC1L/SB1L - VC3L/SB3L, VC1R/SB1R - VC3R/SB3R) 중 대응하는 전원 전압 쌍이 활성화되면 감지 및 증폭 동작을 수행할 수 있다. 감지 증폭기(SA)는 대응하는 셀 매트의 양단에 배치될 수 있다.
로우 디코더(XDEC)는 액티브 동작시 다수의 메인 워드라인 신호(MWLB0 - MWLB7) 및 다수의 서브 워드라인 신호(FXBL0<0:3>, FXBR0<0:3>, FXBL1<0:3>, FXBR1<0:3>)를 생성할 수 있다. 로우 디코더(XDEC)는 로우 어드레스(RADD)에 대응하는 메인 워드라인 신호를 활성화하고, 추가 어드레스(AADD) 및 로우 어드레스(RADD)에 대응하는 서브 워드라인 신호를 활성화할 수 있다.
로우 디코더(XDEC)는 감지 증폭기(SA)를 제어하기 위한 신호들(SAN1L/SAP1L - SAN3L/SAP3L, SAN1R/SAP1R - SAN3R/SAP3R, 이하 전원 제어 신호라 함)을 생성하되, 추가 어드레스(AADD) 및 로우 어드레스(RADD)에 대응하는 전원 제어 신호를 활성화할 수 있다.
[표 1]은 추가 어드레스(AADD) 및 로우 어드레스(RADD)의 값에 따른 각 신호들의 활성화를 나타낸 것이다. 참고로 MWLB0 - MWLB7, FXBL0<0:3>, FXBR0<0:3>, FXBL1<0:3>, FXBR1<0:3>, SAP1L - SAP3L, SAP1R - SAP3R는 로우 레벨로 활성화되는 신호이고, SAN1L - SAN3L, SAN1R - SAN3R는 하이 레벨로 활성화되는 신호일 수 있다. 이하에서는 추가 어드레스(AADD)는 1비트이고, 로우 어드레스(RADD)는 3비트인 경우에 대해 도시하였다.
AADD RADD MWLB FXB SAN SAP
0 000 MWLB0 FXBL0<0> SAN1L
SAN2L		 SAP1L
SAP2L
001 MWLB1 FXBL0<1> SAN1L
SAN2L		 SAP1L
SAP2L
010 MWLB2 FXBL0<2> SAN1L
SAN2L		 SAP1L
SAP2L
011 MWLB3 FXBL0<3> SAN1L
SAN2L		 SAP1L
SAP2L
100 MWLB4 FXBL1<0> SAN2L
SAN3L		 SAP2L
SAP3L
101 MWLB5 FXBL1<1> SAN2L
SAN3L		 SAP2L
SAP3L
110 MWLB6 FXBL1<2> SAN2L
SAN3L		 SAP2L
SAP3L
111 MWLB7 FXBL1<3> SAN2L
SAN3L		 SAP2L
SAP3L
1 000 MWLB0 FXBR0<0> SAN1R
SAN2R		 SAP1R
SAP2R
001 MWLB1 FXBR0<1> SAN1R
SAN2R		 SAP1R
SAP2R
010 MWLB2 FXBR0<2> SAN1R
SAN2R		 SAP1R
SAP2R
011 MWLB3 FXBR0<3> SAN1R
SAN2R		 SAP1R
SAP2R
100 MWLB4 FXBR1<0> SAN2R
SAN3R		 SAP2R
SAP3R
101 MWLB5 FXBR1<1> SAN2R
SAN3R		 SAP2R
SAP3R
110 MWLB6 FXBR1<2> SAN2R
SAN3R		 SAP2R
SAP3R
111 MWLB7 FXBR1<3> SAN2R
SAN3R		 SAP2R
SAP3R
추가 어드레스(AADD)는 홀수번째 열과 짝수번째 열 중 하나를 선택하기 위한 어드레스이고, 로우 어드레스(RADD)는 메인 워드라인 신호를 선택하기 위한 어드레스이다.
다수의 서브 홀 회로부(SH0 - SH17)는 다수의 서브 워드라인 신호(FXBL0<0:3>, FXBR0<0:3>, FXBL1<0:3>, FXBR1<0:3>)에 응답하여 다수의 서브 워드라인 신호(FXL0<0:3>, FXR0<0:3>, FXL1<0:3>, FXR1<0:3>)를 생성할 수 있다. 다수의 서브 홀 회로부(SH0 - SH17)는 전원 제어 신호들(SAN1L - SAN3L, SAN1R - SAN3R)에 응답하여 전원 전압쌍들(VC1L/SB1L - VC3L/SB3L, VC1R/SB1R - VC3R/SB3R)을 활성화할 수 있다.
하나 이상의 로컬 라인 그룹(LG0 - LG4)은 각각 다수의 SIO라인 그룹들(SG0 - SG11)과 대응할 수 있다. 리드 또는 라이트 동작시 선택된 셀 매트에 대응하는 SIO라인 그룹과 로컬 라인 그룹 사이에 데이터가 전달될 수 있다. 도 2에는 도시하지 않았으나 SIO라인 그룹들(SG0 - SG11)과 로컬 라인 그룹(LG0 - LG4)이 교차하는 곳(A)에 스위치가 연결될 수 있다.
다수의 열 중 k(k는 홀수)번째 열의 셀 매트들의 제2하프 매트와 k+1번째 열의 셀 매트들의 제1하프 매트는 로컬 라인 그룹을 공유할 수 있다. 예를 들어, 첫번째 열의 셀 매트(MT0, MT5)의 제2하프 매트(RMT)와 두번째 열의 셀 매트(MT1, MT6)의 제1하프 매트(LMT)는 로컬 라인 그룹(LG0)을 공유할 수 있다. 여기서 로컬 라인을 공유한다는 것은 두 하프 매트가 동일한 하나 이상의 로컬 라인(LG0)을 통해 데이터를 주고받는 것을 나타낼 수 있다.
도 2에서는 도시의 편의를 위해 도 2의 메모리 장치가 동작하기 위해 사용되는 신호들의 도시는 생략하였다. 도 2에서 사용되는 신호들에 대해서는 도 3 및 도 4에 나누어 도시 및 설명한다.
도 3은 도 2의 메모리 장치에서 사용되는 신호들 중 서브 워드라인을 제어하기 위해 사용되는 신호들에 대해 설명하기 위한 도면이다.
도 3을 참조하면, 로우 디코더(XDEC)는 액티브 동작시 추가 어드레스(AADD) 및 로우 어드레스(RADD)에 응답하여 다수의 메인 워드라인 신호(MWLB0 - MWLB7), 다수의 서브 워드라인 신호(FXBL0<0:3>, FXBL1<0:3>, FXBR0<0:3>, FXBR1<0:3>)를 생성할 수 있다.
서브 홀 회로부(SH0 - SH17)는 다수의 서브 워드라인 신호(FXL0<0:3>, FXL1<0:3>, FXR0<0:3>, FXR1<0:3>)를 생성하되, 다수의 서브 워드라인 신호(FXBL0<0:3>, FXBL1<0:3>, FXBR0<0:3>, FXBR1<0:3>) 중 활성화된 서브 워드라인 신호에 대응하는 서브 워드라인 신호를 활성화할 수 있다. 다수의 서브 워드라인 신호(FXL0<0:3>, FXL1<0:3>, FXR0<0:3>, FXR1<0:3>)는 하이 레벨로 활성화되는 신호일 수 있다.
[표 2]는 활성화된 메인 워드라인 신호 및 서브 워드라인 신호에 따라 액티브되는 서브 워드라인을 나타낸 것이다.
MWLB FX FXB 서브 워드라인
MWLB0 FXL0<0> FXBL0<0> MTO, MT2, MT4의 SWL0
FXR0<0> FXBR0<0> MT1, MT3의 SWL0
MWLB1 FXL0<1> FXBL0<1> MTO, MT2, MT4의 SWL1
FXR0<1> FXBR0<1> MT1, MT3의 SWL1
MWLB2 FXL0<2> FXBL0<2> MTO, MT2, MT4의 SWL2
FXR0<2> FXBR0<2> MT1, MT3의 SWL2
MWLB3 FXL0<3> FXBL0<3> MTO, MT2, MT4의 SWL3
FXR0<3> FXBR0<3> MT1, MT3의 SWL3
MWLB4 FXL1<0> FXBL1<0> MT5, MT7, MT9의 SWL0
FXR1<0> FXBR1<0> MT6, MT8의 SWL0
MWLB5 FXL1<1> FXBL1<1> MT5, MT7, MT9의 SWL1
FXR1<1> FXBR1<1> MT6, MT8의 SWL1
MWLB6 FXL1<2> FXBL1<2> MT5, MT7, MT9의 SWL2
FXR1<2> FXBR1<2> MT6, MT8의 SWL2
MWLB7 FXL1<3> FXBL1<3> MT5, MT7, MT9의 SWL3
FXR1<3> FXBR1<3> MT6, MT8의 SWL3
도 3에서는 간략한 도시를 위해 서브 워드라인의 구동과 관련이 없는 구성의 도시를 생략하였다.
도 4a. b는 도 2의 메모리 장치에서 사용되는 신호들 중 감지 증폭기(SA)를 제어하기 위해 사용되는 신호들에 대해 설명하기 위한 도면이다.
도 4a를 참조하면, 로우 디코더(XDEC)는 액티브 동작시 추가 어드레스(AADD) 및 로우 어드레스(RADD)에 응답하여 전원 제어 신호들(SAN1L - SAN3L, SAN1R - SAN3R)을 생성할 수 있다.
도 4b를 참조하면, 서브 홀 회로부(SH0 - SH17)는 전원 제어 신호들(SAN1L - SAN3L, SAN1R - SAN3R)에 응답하여 전원 전압쌍들(VC1L/SB1L - VC3L/SB3L, VC1R/SB1R - VC3R/SB3R)을 활성화할 수 있다. 이때 VC1L/VC1R - VC3L/VC3R은 하이 레벨의 전압이고, SB1L/SB1R - SB3L/SB3R은 로우 레벨의 전압일 수 있다.
[표 3]은 활성화된 전원 제어 신호에 따라 액티브되는 전원 전압을 나타낸 것이다.
SAN/SAP 전원 전압 쌍
SAN1L/SAP1L VC1L/SB1L
SAN1R/SAP1R VC1R/SB1R
SAN2L/SAP2L VC2L/SB2L
SAN2R/SAP2R VC2R/SB2R
SAN3L/SAP3L VC3L/SB3L
SAN3R/SAP3R VC3R/SB3R
도 4a, b에서는 간략한 도시를 위해 감지 증폭기의 구동과 관련이 없는 구성의 도시를 생략하였다.
도 5a 내지 도 5c는 도 2의 메모리 장치에서 서브 워드라인을 액티브하는 동작을 설명하기 위한 도면이다.
메모리 장치는 액티브 동작시 다수의 셀 매트들(MT0 - MT9) 중 홀수번째 열에 배치된 셀 매트들의 서브 워드라인 또는 짝수번째 열에 배치된 셀 매트들의 서브 워드라인을 선택적으로 액티브할 수 있다. 메모리 장치는 액티브 동작시 액티브된 서브 워드라인을 포함하는 셀 매트에 대응하는 감지 증폭기를 선택적으로 활성화할 수 있다.
도 5a는 홀수번째 열에 배치된 셀 매트들(MT0, MT2, MT4)의 서브 워드라인(SWL0)이 액티브되는 경우를 나타낸 것이다.
MWLB0, FXL0<0>, FXBL0<0>가 활성화되면 드라이버(DL0, DL2, DL4)에 의해 셀 매트(MT0, MT2, MT4)의 서브 워드라인(SWL0)이 액티브될 수 있다. SAN1L/SAP1L 및 SAN2L/SAP2L가 활성화되면 셀 매트들(MT0, MT2, MT4)에 대응하는 감지 증폭기(SA)들이 활성화될 수 있다. 활성화된 드라이버(DL0, DL2, DL4) 및 감지 증폭기들(SA)은 빗금으로 표시하였다. 도 5a에서는 액티브된 서브 워드라인만 도시하였다.
도 5b는 짝수번째 열에 배치된 셀 매트들(MT6, MT8)의 서브 워드라인(SWL3)이 액티브되는 경우를 나타낸 것이다.
MWLB7, FXR1<3>, FXBR1<3>가 활성화되면 드라이버(DR6, DR8)에 의해 셀 매트(MT6, MT8)의 서브 워드라인(SWL3)이 액티브될 수 있다. SAN2R/SAP2R 및 SAN3R/SAP3R가 활성화되면 셀 매트들(MT6, MT8)에 대응하는 감지 증폭기(SA)들이 활성화될 수 있다. 활성화된 드라이버(DR6, DR8) 및 감지 증폭기들(SA)은 빗금으로 표시하였다. 도 5b에서는 액티브된 서브 워드라인만 도시하였다.
도 2의 메모리 장치는 위와 같이 서브 워드라인을 선택적으로 액티브하고, 감지 증폭기들도 선택적으로 활성화 하여 페이지 크기는 증가시키면서도 액티브 동작시 소모되는 전류는 줄일 수 있다.
도 5c는 리프레시 동작시 홀수 및 짝수번째 열에 배치된 셀 매트들(MT0 - MT4)의 서브 워드라인(SWL1)이 액티브되는 경우를 나타낸 것이다.
MWLB1, FXL0<1>, FXR0<1>, FXBL0<1>, FXBR0<1>가 활성화되면 드라이버(DR0 - DR4)에 의해 셀 매트(MT0 - MT4)의 서브 워드라인(SWL1)이 액티브될 수 있다. SAN1L/SAP1L, SAN1R/SAP1R, SAN2L/SAP2L 및 SAN2R/SAP2R가 활성화되면 셀 매트들셀 매트(MT0 - MT4)에 대응하는 감지 증폭기(SA)들이 활성화될 수 있다. 활성화된 드라이버(DR0 - DR4) 및 감지 증폭기들(SA)은 빗금으로 표시하였다. 도 5c에서는 액티브된 서브 워드라인만 도시하였다.
도 6a 및 6b는 도 2의 메모리 장치에서 리드 또는 라이트 동작을 설명하기 위한 도면이다. 도 6a 및 도 6b에서는 실제로 데이터가 이동하는 라인 그룹만을 도시하였다.
도 6a는 홀수번째 열에 배치된 셀 매트들(MT0, MT2, MT4)에 리드 또는 라이트 동작이 수행되는 경우를 나타낸 것이다.
도 5a에서 도시한 경우와 같이 홀수번째 열에 배치된 셀 매트들(MT0, MT2, MT4)의 서브 워드라인(SWL0)이 액티브된 후 리드 또는 라이트를 할 셀 매트(MT0, MT2, MT4)가 선택된다. 셀 매트(MT0)에 라이트할 데이터나 셀 매트(MT0)로부터 리드된 데이터는 SIO 라인 그룹(SG0, SG4) 및 로컬 라인 그룹(LG0)을 통해 전달된다. 셀 매트(MT2)의 하프 매트(LMT)에 라이트할 데이터나 셀 매트(MT2)의 하프 매트(LMT)로부터 리드된 데이터는 SIO 라인 그룹(SG1, SG5) 및 로컬 라인 그룹(LG1)을 통해 전달된다. 셀 매트(MT2)의 하프 매트(RMT)에 라이트할 데이터나 셀 매트(MT2)의 하프 매트(RMT)로부터 리드된 데이터는 SIO 라인 그룹(SG2, SG6) 및 로컬 라인 그룹(LG2)을 통해 전달된다. 셀 매트(MT4)에 라이트할 데이터나 셀 매트(MT4)로부터 리드된 데이터는 SIO 라인 그룹(SG3, SG7) 및 로컬 라인 그룹(LG3)을 통해 전달된다.
도 6b는 짝수번째 열에 배치된 셀 매트들(MT6, MT8)에 리드 또는 라이트 동작이 수행되는 경우를 나타낸 것이다.
도 5b에서 도시한 경우와 같이 짝수번째 열에 배치된 셀 매트들(MT6, MT8)의 서브 워드라인(SWL3)이 액티브된 후 리드 또는 라이트를 할 셀 매트(MT6, MT8)가 선택된다. 셀 매트(MT6)의 하프 매트(LMT)에 라이트할 데이터나 셀 매트(MT6)의 하프 매트(LMT)로부터 리드된 데이터는 SIO 라인 그룹(SG4, SG8) 및 로컬 라인 그룹(LG0)을 통해 전달된다. 셀 매트(MT6)의 하프 매트(RMT)에 라이트할 데이터나 셀 매트(MT6)의 하프 매트(RMT)로부터 리드된 데이터는 SIO 라인 그룹(SG5, SG9) 및 로컬 라인 그룹(LG1)을 통해 전달된다. 셀 매트(MT8)의 하프 매트(LMT)에 라이트할 데이터나 셀 매트(MT8)의 하프 매트(LMT)로부터 리드된 데이터는 SIO 라인 그룹(SG6, SG10) 및 로컬 라인 그룹(LG2)을 통해 전달된다. 셀 매트(MT8)의 하프 매트(RMT)에 라이트할 데이터나 셀 매트(MT8)의 하프 매트(RMT)로부터 리드된 데이터는 SIO 라인 그룹(SG7, SG11) 및 로컬 라인 그룹(LG3)을 통해 전달된다.
도 7은 로우 디코더(XDEC)의 구성도이다.
도 7을 참조하면, 로우 디코더(XDEC)는 추가 어드레스 디코더(710), 메인 워드라인 신호 생성부(720), 제1 및 제2서브 워드라인 신호 생성부(730, 740) 및 제1 및 제2전원 제어신호 생성부(750, 760)를 포함할 수 있다.
추가 어드레스 디코더(710)는 추가 어드레스(AADD)의 값이 '0'인 경우 제1디코딩 신호(DEC0)를 활성화하고, 추가 어드레스(AADD)의 값이 '1'인 경우 제2디코딩 신호(DEC1)를 활성화할 수 있다. 추가 어드레스 디코더(710)는 리프레시 동작임을 나타내는 신호(REF)가 활성화되면 추가 어드레스(AADD)의 값에 관계 없이 제1 및 제2디코딩 신호(DEC0, DEC1)를 활성화할 수 있다.
메인 워드라인 신호 생성부(720)는 다수의 메인 워드라인 신호(MWLB0 - MWLB7) 중 로우 어드레스(RADD)에 대응하는 메인 워드라인 신호를 활성화할 수 있다.
제1서브 워드라인 신호 생성부(730)는 제1디코딩 신호(DEC0)가 활성화된 경우 다수의 서브 워드라인 신호(FXBL0<0:3>, FXBL1<0:3>) 중 로우 어드레스(RADD)에 대응하는 서브 워드라인 신호를 활성화할 수 있다.
제2서브 워드라인 신호 생성부(740)는 제2디코딩 신호(DEC1)가 활성화된 경우 다수의 서브 워드라인 신호(FXBR0<0:3>, FXBR1<0:3>) 중 로우 어드레스(RADD)에 대응하는 서브 워드라인 신호를 활성화할 수 있다.
제1전원 제어신호 생성부(750)는 제1디코딩 신호(DEC0)가 활성화된 경우 전원 제어 신호들(SAN1L/SAP1L - SAN3L/SAP3L) 중 로우 어드레스(RADD)에 대응하는 전원 제어 신호들을 활성화할 수 있다.
제2전원 제어신호 생성부(760)는 제2디코딩 신호(DEC1)가 활성화된 경우 전원 제어 신호들(SAN1R/SAP1R - SAN3R/SAP3R) 중 로우 어드레스(RADD)에 대응하는 전원 제어 신호들을 활성화할 수 있다.
도 8은 드라이버(DL0, DR0)의 구성도이다.
도 8을 참조하면, 드라이버(DL0)는 구동부들(810, 820)를 포함하고, 드라이버(DR0)는 구동부들(830, 840)를 포함할 수 있다.
구동부(810)는 서브 워드라인 신호(FXL0<0>, FXBL0<0>) 및 메인 워드라인 신호(MWLB0)에 응답하여 서브 워드라인(SWL0)을 구동할 수 있다. 구동부(810)는 서브 워드라인 신호(FXL0<0>, FXBL0<0>) 및 메인 워드라인 신호(MWLB0)가 비활성화된 경우 서브 워드라인(SWL0)를 로우 레벨 전압으로 구동할 수 있다. 구동부(810)는 서브 워드라인 신호(FXL0<0>, FXBL0<0>) 및 메인 워드라인 신호(MWLB0)가 활성화된 경우 서브 워드라인(SWL0)를 하이 레벨 전압으로 구동할 수 있다. 구동부(810)는 이러한 동작을 위해 트랜지스터들(N1, N2, P1)을 포함할 수 있다.
나머지 구동부들(820, 830, 840)도 각각 대응하는 서브 워드라인 신호 및 대응하는 메인 워드라인 신호에 응답하여 대응하는 서브 워드라인을 구동할 수 있다. 또한 구동부들(820, 830, 840)도 구동부(810)와 동일한 구성을 가질 수 있다.
드라이버들(DL1 - DL9, DR1 - DR9)는 도 8에 도시된 드라이버들(DL0, DL1)과 동일한 구성을 가지고 동일하게 동작할 수 있다.
도 9은 서브 홀 회로부(SH7)의 구성도이다.
도9를 참조하면, 서브 홀 회로부(SH7)는 다수의 리피터(910 - 940) 및 전원 전압 드라이버(950)를 포함할 수 있다.
다수의 리피터(910 - 940)는 각각 대응하는 서브 워드라인 신호(FXRB0<1>, FXRB0<3>, FXLB0<0>, FXLB0<2>)를 반전하여 서브 워드라인 신호(FXR0<1>, FXR0<3>, FXL0<0>, FXL0<2>)를 생성할 수 있다.
전원 전압 드라이버(950)는 전원 제어 신호(SAN2L, SAP2L)에 응답하여 전원 전압 쌍(VC2L, SB2L)을 각각 하이 레벨의 전압과 로우 레벨의 전압으로 활성화할 수 있다.
나머지 서브 홀 회로부(SH0 - SH6, SH8 - SH17)은 서브 홀 회로부(SH7)와 동일한 구성을 가지거나, 일부 구성을 제외한 구성만을 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 10을 참조하면, 메모리 장치는 다수의 셀 영역(CA0 - CA4), 제1 및 제2외각 드라이버 영역(DA0, DA5) 및 하나 이상의 내부 드라이버 영역(DA1 - DA4)을 포함할 수 있다.
각 셀 영역(CA0 - CA4)는 다수의 셀 매트(MT0 - MT9)를 포함할 수 있다. 각 셀 매트(MT0 - MT9)는 다수의 서브 워드라인, 다수의 비트라인 및 다수의 메모리 셀을 포함할 수 있다. 각 셀 영역(CA0 - CA4)에 포함된 셀 매트들(MT0 - MT9)은 1열로 배치되고, 셀 영역들(CA0 - CA4)은 1행으로 배치될 수 있다. 셀 매트들(MT1 - MT3, MT6 - MT8)은 각각 왼쪽에 배치된 제1하프 매트(LMT)와 오른쪽에 배치된 제2하프 매트(RMT)로 나뉘되, 외각 셀 매트들(MT0, MT4, MT5, MT9)은 제1 및 제2하프 매트(LMT, RMT) 중 하나의 하프 매트만 포함할 수 있다.
제1 및 제2외각 드라이버 영역(DA0, DA5)은 각각 셀 영역(CA0) 및 셀 영역(CA4)의 외각에 배치되고, 각각 1열로 배치된 드라이버들(DL0, DL5, DR4, DR9)을 포함할 수 있다.
내부 드라이버 영역(DA1 - DA4)은 각각 셀 영역들(CA0 - CA4)의 사이에 배치되고, 각각 2열로 배치된 드라이버들(DL1 - DL4, DL6 - DL9, DR0 - DR43, DR5 - DR8)을 포함할 수 있다.
각 드라이버들(DL0 - DL9, DR0 - DR9)은 인접한 셀 매트(MT0 - MT9)의 서브 워드라인을 구동할 수 있다. 메모리 장치는 액티브 동작시 셀 영역들(CA0 - CA4) 중 홀수번째 셀 영역(CA0, CA2, CA4) 또는 짝수번째 셀 영역(CA1, CA3)에 배치된 셀 영역을 선택하여 선택된 셀 영역의 셀 매트에 포함된 서브 워드라인을 액티브할 수 있다.
도 10의 메모리 장치의 구성 및 세부적인 동작은 도 2의 메모리 장치와 동일하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 다수의 행과 열로 배치된 다수의 셀 매트;
    상기 다수의 셀 매트 중 대응하는 셀 매트의 좌측에 배치되고, 상기 대응하는 셀 매트의 서브 워드라인을 구동하는 다수의 제1드라이버; 및
    상기 다수의 셀 매트 중 대응하는 셀 매트의 우측에 배치되고, 상기 대응하는 셀 매트의 서브 워드라인을 구동하는 다수의 제2드라이버를 포함하고,
    액티브 동작시 상기 다수의 셀 매트들 중 홀수번째 열에 배치된 셀 매트들의 서브 워드라인 또는 짝수번째 열에 배치된 셀 매트들의 서브 워드라인을 선택적으로 액티브하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 열 중 k(k는 홀수)번째 열의 셀 매트들과 k+1번째 열의 셀 매트들 사이에 상기 k번째 열의 셀 매트들에 대응하는 제2드라이버 및 k+1번째 열의 셀 매트들에 대응하는 제1드라이버가 배치되는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 셀 매트는
    각각 왼쪽에 배치된 제1하프 매트와 오른쪽에 배치된 제2하프 매트로 나뉘고,
    상기 다수의 열 중 k(k는 홀수)번째 열의 셀 매트들의 상기 제2하프 매트와 k+1번째 열의 셀 매트들의 상기 제1하프 매트는 하나 이상의 로컬 라인을 공유하는 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 다수의 셀 매트 중 최외각 열의 셀 매트들은 상기 제1하프 매트와 상기 제2하프 매트 중 하나의 하프 매트만 포함하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 셀 매트 각각은
    다수의 서브 워드라인 - 상기 다수의 서브 워드라인은 제1 및 제2그룹으로 나뉨 - 을 포함하고,
    상기 제1드라이버는 상기 대응하는 셀 매트의 상기 제1그룹의 서브 워드라인들을 구동하고, 상기 제2드라이버는 상기 대응하는 셀 매트의 상기 제2그룹의 서브 워드라인들을 구동하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 셀 매트 중 대응하는 셀 매트의 비트라인을 구동하기 위한 다수의 감지 증폭기
    를 더 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 액티브 동작시 상기 다수의 감지 증폭기 중 상기 액티브된 서브 워드라인을 포함하는 셀 매트에 대응하는 감지 증폭기를 선택적으로 활성화하는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 액티브 동작시 추가 어드레스에 응답하여 상기 홀수번째 열들 및 상기 짝수번째 열들 중 한쪽을 선택하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    리드 또는 라이트 동작시 상기 추가 어드레스에 응답하여 상기 홀수번째 열들 및 상기 짝수번째 열들 중 한쪽을 선택하는 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    리프레시 동작시 상기 다수의 셀 매트들 중 홀수번째 열에 배치된 셀 매트들 및 짝수번째 열에 배치된 셀 매트들의 서브 워드라인이 모두 액티브되는 메모리 장치.
  11. 1열로 배치된 다수의 셀 매트를 포함하는 다수의 셀 영역;
    2열로 배치된 다수의 드라이버를 포함하고, 상기 다수의 셀 영역 좌우측 사이에 배치된 하나 이상의 내부 드라이버 영역; 및
    1열로 배치된 다수의 드라이버를 포함하고, 상기 다수의 셀 영역 좌우측 최외각에 배치된 제1 및 제2외각 드라이버 영역을 포함하고,
    상기 드라이버는 인접한 상기 셀 매트의 서브 워드라인을 구동하되, 액티브 동작시 상기 다수의 셀 영역 중 홀수번째 셀 영역에 배치된 셀 매트 또는 짝수번째 셀 영역에 배치된 셀 매트들의 서브 워드라인을 선택적으로 액티브하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 셀 매트는
    각각 왼쪽에 배치된 제1하프 매트와 오른쪽의 제2하프 매트로 나뉘고,
    상기 다수의 내부 드라이버 영역 중 동일한 내부 드라이버 영역에 인접한 제1하프 매트와 제2하프 매트는 하나 이상의 로컬 라인을 공유하는 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 다수의 셀 영역 중 왼쪽의 최외각 셀 영역의 셀 매트들은 상기 제1하프 매트와 상기 제2하프 매트 중 하나의 하프 매트만 포함하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 다수의 셀 매트 각각은
    다수의 서브 워드라인 - 상기 다수의 서브 워드라인은 제1 및 제2그룹으로 나뉨 - 을 포함하고,
    상기 셀 매트의 왼쪽에 배치된 드라이버는 상기 제1그룹의 서브 워드라인들을 구동하고, 상기 셀 매트의 오른쪽에 배치된 드라이버는 상기 제2그룹의 서브 워드라인을 구동하는 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 다수의 셀 매트 중 대응하는 셀 매트의 비트라인을 구동하기 위한 다수의 감지 증폭기
    를 더 포함하는 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 액티브 동작시 상기 다수의 감지 증폭기 중 상기 액티브된 서브 워드라인을 포함하는 셀 매트에 대응하는 감지 증폭기를 선택적으로 활성화하는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 액티브 동작시 추가 어드레스에 응답하여 홀수번째 셀 영역 및 짝수번째 셀 영역 중 한쪽을 선택하는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    리드 또는 라이트 동작시 상기 추가 어드레스에 응답하여 홀수번째 셀 영역 및 짝수번째 셀 영역 중 한쪽을 선택하는 메모리 장치.
  19. 하나 이상의 제1 및 제2서브 워드라인을 포함하고, 차례로 배치된 제1 내지 제n(n은 자연수)셀 매트;
    상기 제1 내지 제n셀 매트 중 대응하는 셀 매트의 왼쪽에 배치되고, 상기 대응하는 셀 매트의 상기 하나 이상의 제1서브 워드라인을 구동하는 제1 내지 제n레프트 드라이버; 및
    상기 제1 내지 제n셀 매트 중 대응하는 셀 매트의 오른쪽에 배치되고, 상기 대응하는 셀 매트의 상기 하나 이상의 제2서브 워드라인을 구동하는 제1 내지 제n라이트 드라이버를 포함하고,
    상기 제1 내지 제n라이트 드라이버 중 제k(k는 1≤k＜n인 자연수)라이트 드라이버와 상기 제1 내지 제n레프트 드라이버 중 제k+1레프트 드라이버는 상기 제1 내지 제n셀 매트 중 제k셀 매트와 제k+1셀 매트 사이에 서로 인접하게 배치된 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 제1 내지 제n셀 매트 중 홀수번째 셀 매트들 및 짝수번째 셀 매트들은 서로 배타적으로 선택되며, 액티브 동작시 상기 홀수번째 셀 매트들과 상기 짝수번째 셀 매트들 중 선택된 셀 매트들에 대응하는 레프트 드라이버들 및 라이트 드라이버들이 활성화되는 메모리 장치.
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