JP2001266569A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線の配置に影響を与えることなく、全
てのビット線対に対して必要でない回路ブロックを配置
することが困難であった。 【解決手段】 ｎチャネルトランジスタにより構成され
たセンスアンプドライバＮＳＡＤはローカルデータ転送
ゲートＬＤＱＧとセンスアンプＮＳＡの相互間に配置さ
れている。ｐチャネルトランジスタにより構成されたセ
ンスアンプドライバＰＳＡＤはローカルデータ転送ゲー
トＬＤＱＧとセンスアンプＰＳＡの相互間に配置されて
いる。センスアンプドライバＮＳＡＤ、ＰＳＡＤはビッ
ト線のピッチより大きなピッチで配置されている。この
ため、センスアンプドライバＮＳＡＤ、ＰＳＡＤやロー
カルデータ転送ゲートＬＤＱＧのレイアウトのピッチを
緩和でき、デザインルールを緩和できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばダイナミッ
ク型半導体記憶装置（ＤＲＡＭ）に係わり、特に、低電
源電圧でも安定して動作するセンスアンプを有する半導
体記憶装置に関する。

【０００２】

【従来の技術】一般に、ダイナミック型半導体記憶装置
は（ＤＲＡＭ）、１トランジスタ、１キャパシタ型のメ
モリセル構造を有している。このダイナミック型半導体
記憶装置は、メモリセルの改良、微細加工技術及び回路
設計技術の進歩により、著しく高集積化、微細化されて
いる。このようなＤＲＡＭの微細化、高集積化に伴い、
信頼性、消費電流の削減などの要求から低電源電圧化が
図られている。このため、電源電圧が下がっても安定し
て高速に動作する回路技術が求められる。

【０００３】特に、メモリセルの微細化及び低電源電圧
化に伴い、メモリセルに蓄積される電荷量が小さくな
る。このため、メモリセルからビット線に読み出される
微小信号を増幅し、ラッチするセンスアンプの動作マー
ジンが小さくなる。

【０００４】以下、低電源電圧化に伴うＤＲＡＭのセン
スアンプの動作マージンについて説明する。

【０００５】図９は、ＤＲＡＭの概略図を示している。
この例のＤＲＡＭは、４つのコア回路１１と、周辺回路
１２とにより構成されている。各コア回路１１は、後述
するように、例えばメモリセルアレイ、これらメモリセ
ルを選択するワード線及びビット線、前記ワード線を制
御するロウデコーダ、メモリセルからビット線に読み出
された信号を増幅し、ラッチするセンスアンプ、及びデ
ータの書き込み及び読み出しを行うカラムを決めるため
のカラムデコーダなどを含んでいる。周辺回路１２は、
前記コア回路１１を制御するための回路及び不良セルを
救済するリタンダンシ回路、電源回路、及び入出力回路
などから構成されている。

【０００６】図１０は、コア回路１１の一部を概略的に
示している。各セルアレイＣＡは、マトリクス状に配置
された複数のメモリセルＭＣ、これらメモリセルＭＣを
選択する複数のワード線ＷＬ、及び複数のビット線ＢＬ
を有している。ロウデコーダアレイＲＤＡには複数のロ
ウデコーダが配置されている。これらロウデコーダは前
記セルアレイＣＡのワード線を選択する。センスアンプ
アレイＳＡＡには、複数のセンスアンプが配置されてい
る。これらセンスアンプはメモリセルＭＣに接続された
ビット線のデータを増幅し、ラッチする。カラムデコー
ダアレイＣＤＡには複数のカラムデコーダが配置されて
いる。これらカラムデコーダはセルアレイＣＡ及びセン
スアンプアレイＳＡＡ上に配置されたカラム選択線ＣＳ
Ｌを選択する。制御回路ＣＴＲは、複数のロウデコーダ
やセンスアンプを制御する。

【０００７】図１１は、前記センスアンプを含むセンス
アンプブロックＳＡＢを概略的に示している。このセン
スアンプブロックＳＡＢはメモリセルＭＣに接続された
ビット線対を制御する複数の回路ブロックにより構成さ
れている。このセンスアンプブロックＳＡＢは、１ビッ
ト線対当り１ブロック必要であるが、一般には、センス
アンプの両側のビット線対により共有されることが多
い。

【０００８】イコライズ回路ＥＱＬは、セルアレイが活
性化されていない時、ビット線対ＢＬ、／ＢＬ（／は反
転信号を示す）の電位を一定のプリチャージ電圧に保持
するための回路である。このプリチャージ電圧は（ＶＢ
ＬＨ−ＶＢＬＬ）／２であることが多い。ＶＢＬＨはメ
モリセルに書き込まれるハイレベルの電位であり、ＶＢ
ＬＬはメモリセルに書き込まれるローレベルの電位であ
る。

【０００９】マルチプレクサＭＵＸは、セルアレイＣＡ
とセンスアンプＮＳＡ、ＰＳＡとの接続を制御する。Ｎ
ＳＡはｎチャネルトランジスタにより構成されたセンス
アンプであり、ＰＳＡはｐチャネルトランジスタにより
構成されたセンスアンプである。図１１に示すように、
センスアンプＮＳＡ、ＰＳＡはその両側のセルアレイＣ
Ａで共有される。このため、マルチプレクサＭＵＸによ
って一方のセルアレイとセンスアンプとが接続される。

【００１０】センスアンプＮＳＡ、ＰＳＡは、ビット線
対ＢＬ、／ＢＬ上のデータを増幅しラッチする。ＳＡ
Ｎ、ＳＡＰはそれぞれセンスアンプＮＳＡ、ＰＳＡを構
成するトランジスタのソースノードである。これらソー
スノードＳＡＮ、ＳＡＰの電位は、一般に、プリチャー
ジ状態においてＶＢＬ（＝ＶＢＬＨ／２）、センス時に
おいてＶＢＬＨ又はＶＢＬＬとされる。

【００１１】データ転送ゲートＤＱＧは、ビット線対Ｂ
Ｌ、／ＢＬとデータ線対ＤＱ、／ＤＱとの接続を制御す
る。データ転送ゲートＤＱＧを構成するトランジスタの
ゲートには、カラムデコーダの出力であるカラム選択線
ＣＳＬが接続されている。

【００１２】図９乃至図１１に構成において、ＤＲＡＭ
のデータ読み出し動作時におけるコア回路の動作につい
て簡単に説明する。あるワード線ＷＬを選択するために
先ずロウサイクルが活性化されると、ビット線対を一定
電位（一般にはＶＢＬ＝ＶＢＬＨ／２）にプリチャージ
していたセンスアンプブロック内に配置されているイコ
ライズ回路ＥＱＬがオフとされ、ビット線対がフローテ
ィング状態とされる。これらの動作は主に制御回路ＣＴ
Ｒにより制御される。

【００１３】次に、制御回路ＣＴＲなどを介してロウデ
コーダにロウデコーダ制御信号やアドレス信号が供給さ
れる。ロウデコーダによって所望のワード線が選択され
るとその選択されたワード線に接続されている全てのメ
モリセルのデータが対応するビット線に読み出される。

【００１４】メモリセルのデータがビット線に読み出さ
れるタイミングで、制御回路ＣＴＲによりセンスアンプ
が活性化され、ビット線の電位が増幅されラッチされ
る。

【００１５】前記コア回路１１と周辺回路１２との間で
データを伝送するためカラムサイクルが活性化される。
所望のカラムを選択するためにカラムデコーダブロック
ＣＤＢにより対応したカラム選択線ＣＳＬが選択され
る。これにより対応するデータ転送ゲートＤＱＧがオン
とされ、センスアンプと周辺回路を結ぶデータ線対Ｄ
Ｑ、／ＤＱが接続される。したがって、データ線対Ｄ
Ｑ、／ＤＱに所望のデータが読み出され外部に転送され
る。

【００１６】図１２は、メモリセルアレイＣＡとセンス
アンプアレイＳＡＡの一部を概略的に示している。セン
スアンプＮＳＡ、ＰＳＡを含むセンスアンプブロックＳ
ＡＢはセルアレイＣＡの両側に配置され、セルアレイＣ
Ａ内のビット線対ＢＬ、／ＢＬはセルアレイＣＡの両側
に位置するセンスアンプブロックＳＡＢに交互に接続さ
れている。このような構成とすることにより、センスア
ンプのレイアウトピッチを２つのビット線対分に緩和す
ることができる。また、メモリセルアレイＣＡは、複数
のサブアレイＳＢＡから構成されており、これらサブア
レイＳＢＡは図に示すようなギャップＧＡＰにより分割
されている。

【００１７】例えば、メモリセルアレイＣＡが２ｋ個の
ビット線対により構成されており、１２８本のビット線
対毎にギャップＧＡＰが配置されている場合、メモリセ
ルアレイＣＡは１６個のサブアレイＳＢＡに分割され
る。この例において、１つのサブアレイＳＢＡ内では片
側に６４セットのセンスアンプブロックＳＡＢが配置さ
れる。

【００１８】図１３は、センスアンプＮＳＡとその制御
回路の一例を示している。ＳＡＢ内のセンスアンプＮＳ
Ａ、ＰＳＡのソースノードＳＡＮ、ＳＡＰはセンスアン
プアレイＳＡＡ内において共通のノードである。図１３
に示すセンスアンプＮＳＡにおいて、共通ノードＳＡＮ
にはｎチャネルトランジスタからなるセンスアンプドラ
イバ２１及びセンスアンプイコライザ回路２２の一端が
接続されている。センスアンプドライバ２１を構成する
トランジスタのゲートには、センスアンプ駆動信号ＳＥ
Ｎが供給され、センスアンプイコライザ回路２２を構成
するトランジスタのゲートには、センスアンププリチャ
ージ信号ＳＡＰＲＥＣＨが供給されている。センスアン
プドライバ２１の他端には電位ＶＢＬＬが供給され、セ
ンスアンプイコライザ回路２２の他端には電位ＶＢＬが
供給されている。電位ＶＢＬＬは前述したようにセンス
アンプＮＳＡで増幅される低レベルの電位であり、接地
電位であることが多い。

【００１９】

【発明が解決しようとする課題】ところで、センスアン
プが活性化されている場合において、この例では２ｋ個
のメモリセルとそれに接続されるビット線の容量が電位
ＶＢＬ付近に充電されており、センスアンプドライバ２
１はこの電位をＶＢＬＬまで放電しなければならない。
ノードＳＡＮ及びセルを含むビット線は容量が大きいた
め、ノードＳＡＮの電位をＶＢＬＬまで確実に放電させ
るために大きなサイズのトランジスタからなるセンスア
ンプドライバ２１を用いている。しかし、ノードＳＡＮ
が有する配線容量や抵抗により高速にノードＳＡＮの電
荷を放電することが困難であった。この問題に対応する
ため、センスアンプドライバ２１はサブアレイＳＢＡの
相互間に設けられたギャップＧＡＰに分散して配置され
る例が多い。このような構成とすることにより、センス
アンプドライバ２１の実質的なサイズを大きくすること
ができるため、放電能力を向上できる。しかし、ＤＲＡ
Ｍの微細化が進み電源電圧が低下した場合、このような
方法を採用してもまだ十分ではなく、全てのセンスアン
プのノードＳＡＮを高速に電位ＶＢＬＬまで放電させる
ことは困難となる。

【００２０】一方、記憶容量がさらに大きくなると、デ
ータ線は、ローカルデータ線ＬＤＱ、／ＬＤＱと、メイ
ンデータ線ＭＤＱとの階層構造とすることが多い。

【００２１】図１４は、センスアンプブロックＳＡＢと
メインデータ線ＭＤＱとの関係を示している。図１４に
おいて、ローカルデータ線対ＬＤＱ、／ＬＤＱは複数の
センスアンプブロックＳＡＢで共有されている。すなわ
ち、各センスアンプブロックＳＡＢのローカルデータ転
送ゲートＬＤＱＧはローカルデータ線対ＬＤＱ、／ＬＤ
Ｑに接続されている。各ローカルデータ線対ＬＤＱ、／
ＬＤＱは、メインデータ転送ゲートＭＤＱＧを介してメ
インデータ線対ＭＤＱ、／ＭＤＱに接続されている。メ
インデータ線対ＭＤＱ、／ＭＤＱは、例えばブロック選
択信号ＢＬＫＳにより選択される。このメインデータ線
対ＭＤＱ、／ＭＤＱは、他のセンスアンプアレイのロー
カルデータ線対ＬＤＱ、／ＬＤＱと共有されている。メ
インデータ転送ゲートＭＤＱＧは活性化されていないセ
ルアレイのローカルデータ線対ＬＤＱ、／ＬＤＱをメイ
ンデータ線対ＭＤＱ、／ＭＤＱから切り離すために用い
られる。

【００２２】このような構成の場合、メインデータ転送
ゲートＭＤＱＧのレイアウト設計が難しい。すなわち、
メインデータ転送ゲートＭＤＱＧ以外のセンスアンプブ
ロックＳＡＢ内の回路は、例えば図１１に示すように、
全てのビット線対に対して必要なものである。これらの
回路はレイアウト的にはワード線方向に同じパターンを
繰り返すことができる。

【００２３】一方、メインデータ転送ゲートＭＤＱＧ
は、全てのビット線対に対して必要なわけではない。つ
まり、幾つかのセンスアンプブロックＳＡＢに対して一
つのメインデータ転送ゲートＭＤＱＧを配置するレイア
ウトになる。このため、メインデータ転送ゲートＭＤＱ
Ｇを配置することにより、レイアウトに無駄なスペース
が生じる。したがって、その面積ペナルティを抑えるた
めのレイアウト技術は非常に大切である。

【００２４】そのようなレイアウト技術の一つとして、
イレギュラーセンスアンプレイアウト技術（Y. Watanab
e, et al., “A 286 mm² 256 Mb DRAM with x32 Both-E
ndsDQ”, Symposium on VLSI Circuits Digest of Tech
nical Papers pp. 105-106,June 1995）が発表されてい
る。

【００２５】図１５は、上記イレギュラーセンスアンプ
レイアウト技術を概略的に示している。この場合、イコ
ライズ回路ＥＱＬ、マルチプレクサＭＵＸ、センスアン
プＮＳＡなどの回路に較べて、ローカルデータ転送ゲー
トＬＤＱＧ、センスアンプＰＳＡのワード線方向のレイ
アウトピッチ（図示センスアンプの並び方向）が縮小さ
れ、ローカルデータ転送ゲートＬＤＱＧとセンスアンプ
ＰＳＡの繰り返しパターンの中に隙間が形成されてい
る。この隙間の部分にメインデータ転送ゲートＭＤＱＧ
やｐチャネルトランジスタからなるセンスアンプドライ
バＰＳＡＤが配置されている。

【００２６】このような配置方法を採用することによ
り、幾つかのビット線対に対して一つのメインデータ転
送ゲートＭＤＱＧやセンスアンプドライバＰＳＡＤを配
置することができる。しかし、センスアンプブロック内
のイコライズ回路ＥＱＬ、マルチプレクサＭＵＸ、セン
スアンプＮＳＡ等は、ＤＲＡＭの中で最も厳しいデザイ
ンルールが要求される。これに対して、ローカルデータ
転送ゲートＬＤＱＧ、センスアンプＰＳＡ、ローカルデ
ータ転送ゲートＭＤＱＧ、センスアンプドライバＰＳＡ
Ｄなどは、さらに厳しいデザインルールを適用しなけれ
ばならない。

【００２７】特に、ビット線のレイアウトは、メインデ
ータ転送ゲートＭＤＱＧ、センスアンプドライバＰＳＡ
Ｄを配置するための隙間を作る必要があり、折り曲げて
斜めにレイアウトしなければならず非常に複雑となる。
さらに、各ビット線対において、２つのビット線の長さ
が相違し、各ビット線の容量や抵抗値が相違することと
なる。このため、ビット線容量、抵抗値などの対称性が
悪化し、その結果センスマージンの低下を招く可能性を
有している。

【００２８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、センスアン
プ部の面積の増加を抑えるとともに、ビット線の配置に
影響を与えることなく、全てのビット線対に対して必要
でない回路ブロックを配置することができ、低電源電圧
でも安定に動作することが可能な半導体記憶装置を提供
しようとするものである。

【００２９】

【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、第１のデータ転送ゲート
とセンスアンプの相互間にビット線の配設ピッチより大
きなピッチでセンスアンプ駆動回路や、第２のデータ伝
送ゲートを配置している。したがって、ビット線のピッ
チと無関係にセンスアンプ駆動回路や、第２のデータ伝
送ゲートを配置できるため、ビット線対の対称性を保持
することができる。

【００３０】しかも、センスアンプ駆動回路や、第２の
データ伝送ゲートの数は任意に設定できる。このため、
例えばセンスアンプ駆動回路を必要に応じて配置するこ
とにより、電源電圧が低くなっても動作マージンを低下
することなく、センスアンプを安定に動作させることが
できる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００３２】（第１の実施例）図１は、本発明の第１の
実施例を示すものであり、複数のセンスアンプブロック
ＳＡＢを概略的に示している。図１において、図１１と
同一部分には同一符号を付し異なる部分についてのみ説
明する。

【００３３】図１において、全てのビット線対ＢＬ、／
ＢＬには、センスアンプブロックＳＡＢが配置されてい
る。各センスアンプブロックＳＡＢは、イコライズ回路
ＥＱＬ、マルチプレクサＭＵＸ、センスアンプＮＳＡ、
ローカルデータ転送ゲートＬＤＱＧ、及びセンスアンプ
ＰＳＡにより構成されている。各センスアンプブロック
ＳＡＢを構成する回路素子は、ビット線対ＢＬ、／ＢＬ
に沿って規則的に配置されている。これらセンスアンプ
ブロックＳＡＢ及び図示せぬメモリセルが複数個配置さ
れてサブアレイＳＢＡが構成される。

【００３４】一方、ｎチャネルトランジスタにより構成
されたセンスアンプドライバＮＳＡＤ、及びｐチャネル
トランジスタにより構成されたセンスアンプドライバＰ
ＳＡＤは、例えば２つのローカルデータ転送ゲートＬＤ
ＱＧの両側に配置されている。すなわち、各センスアン
プドライバＮＳＡＤは２つのローカルデータ転送ゲート
ＬＤＱＧと２つのセンスアンプＮＳＡの相互間に配置さ
れ、各センスアンプドライバＰＳＡＤは２つのローカル
データ転送ゲートＬＤＱＧと２つのセンスアンプＰＳＡ
の相互間に配置されている。つまり、これらセンスアン
プドライバＮＳＡＤ、及びＰＳＡＤはビット線の配設ピ
ッチより大きなピッチにより配置されている。

【００３５】また、各サブアレイＳＢＡの相互間に設け
られたギャップＧＡＰには、従来と同様に図示せぬｎチ
ャネルトランジスタにより構成されたセンスアンプドラ
イバＮＳＡＤとｐチャネルトランジスタにより構成され
たセンスアンプドライバＰＳＡＤがそれぞれ配置されて
いる。このため、ローカルデータ転送ゲートＬＤＱＧの
両側に配置された前記センスアンプドライバＮＳＡＤ、
ＰＳＡＤは、前記ギャップＧＡＰに配置されたセンスア
ンプドライバＮＳＡＤ、ＰＳＡＤと並列に接続されてい
る。なお、ギャップＧＡＰ内のセンスアンプドライバＮ
ＳＡＤ、ＰＳＡＤは省略可能である。

【００３６】図２は、図１の具体的な構成を示してお
り、図１及び図１１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。図２において、ギャッ
プＧＡＰは省略している。この例において、各センスア
ンプドライバＮＳＡＤは１つのｎチャネルトランジスタ
により構成され、各センスアンプドライバＰＳＡＤは１
つのｐチャネルトランジスタにより構成されている。

【００３７】前記各センスアンプドライバＮＳＡＤを構
成するｎチャネルトランジスタの電流通路の一端は、ソ
ースノードＳＡＮにそれぞれ接続され、他端は電位ＶＢ
ＬＬが供給されるノードに接続されている。前記ソース
ノードＳＡＮには、図１に示すギャップＧＡＰに配置さ
れたセンスアンプドライバＮＳＡＤも接続されている。

【００３８】また、前記各センスアンプドライバＰＳＡ
Ｄを構成するｐチャネルトランジスタの電流通路の一端
は、ソースノードＳＡＰにそれぞれ接続され、他端は電
位ＶＢＬＨが供給されるノードに接続されている。前記
ソースノードＳＡＰには、図１に示すギャップＧＡＰに
配置されたセンスアンプドライバＰＳＡＤも接続されて
いる。

【００３９】第１の実施例において、センスアンプドラ
イバＮＳＡＤ、ＰＳＡＤは、例えばセンスアンプブロッ
クのピッチのほぼ２倍のピッチで配置されている。しか
し、センスアンプドライバＮＳＡＤ、ＰＳＡＤは、ソー
スノードの電荷を確実に放電可能な数に応じて配置すれ
ばよく、ビット線のピッチとは無関係に配置できる。し
たがって、センスアンプブロックＮＳＡＤ、ＰＳＡＤの
ピッチをビット線のピッチの２倍以上で配置することも
可能である。すなわち、センスアンプドライバＮＳＡ
Ｄ、ＰＳＡＤの数は、必要に応じて変えることができ
る。

【００４０】上記第１の実施例によれば、センスアンプ
ドライバＮＳＡＤ、ＰＳＡＤをローカルデータ転送ゲー
トＬＤＱＧの両側にビット線のピッチより大きなピッチ
で配置している。このため、従来例と比較して面積は若
干大きくなるが、センスアンプドライバＮＳＡＤ、ＰＳ
ＡＤやローカルデータ転送ゲートＬＤＱＧのレイアウト
のピッチを緩和することができ、デザインルールを緩和
できる。また、従来のように、レイアウトに無理がない
ため、ビット線対の長さを揃えることができる。したが
って、ビット線の容量や抵抗値を揃えることが可能であ
り、ビット線対の対称性を保持することができる。

【００４１】しかも、センスアンプＰＳＡ、ＮＳＡの近
傍に複数のセンスアンプドライバＰＳＡＤ、ＮＳＡＤを
配置している。このため、センスアンプドライバＰＳＡ
Ｄ、ＮＳＡＤを介してセンスアンプのソースノードＳＡ
Ｎ、ＳＡＰの電荷を確実に放電することができる。した
がって、電源電圧が低くなっても動作マージンを低下す
ることなく安定にセンス動作を実行することができる。

【００４２】（第２の実施例）図３、図４は、本発明の
第２の実施例を示すものであり、図１と同様に複数のセ
ンスアンプブロックＳＡＢを概略的に示している。尚、
図３において、ギャップＧＡＰは省略している。以下の
実施例においても、ギャップＧＡＰを省略する。

【００４３】図３、図４において、図１、図２に示す第
１の実施例と相違する点は、マルチプレクサＭＵＸがな
いことであり、その他の構成は第１の実施例と同様であ
る。

【００４４】電源電圧が低下しても、トランジスタの閾
値電圧がそれに応じて下がらなければ動作マージンが低
下する原因になる。マルチプレクサＭＵＸも例外ではな
く、メモリセルへの書き込み速度や書き込みレベルの低
下という深刻な問題を引き起こす可能性がある。

【００４５】第２の実施例ではマルチプレクサＭＵＸを
削除し、ビット線対とセンスアンプとを直結することに
より、この問題を回避している。但し、マルチプレクサ
ＭＵＸを除くことで、ビット線には、第１の実施例に比
べて２倍の数のメモリセルが常時接続される。尚、セン
スアンプのどちら側のメモリセルを選択するかは、ワー
ド線及びローデコーダにより制御される。

【００４６】上記第２の実施例によっても、第１の実施
例と同様の効果を得ることが可能である。しかも、この
実施例の場合、マルチプレクサＭＵＸを削除することに
より、電源電圧が低下された場合においても、メモリセ
ルへの書き込み速度や書き込みレベルの低下を回避する
ことができる。

【００４７】（第３の実施例）図５は、本発明の第３の
実施例を示すものであり、複数のセンスアンプブロック
を概略的に示している。第３の実施例において、第１、
第２の実施例と同一部分には同一符号を付し異なる部分
についてのみ説明する。

【００４８】上記第１、第２の実施例は、ｎチャネルト
ランジスタにより構成されたセンスアンプＮＳＡのソー
スノードＳＡＮにｎチャネルトランジスタにより構成さ
れたセンスアンプドライバＮＳＡＤを接続し、ｐチャネ
ルトランジスタにより構成されたセンスアンプＰＳＡの
ソースノードＳＡＰにｐチャネルトランジスタにより構
成されたセンスアンプドライバＰＳＡＤを接続してい
た。これに対して、第３の実施例は、ソースノードＳＡ
ＮおよびＳＡＰの両方に、ｎチャネルトランジスタによ
り構成されたセンスアンプドライバＮＳＡＤ、ＰＳＡＤ
を接続している。すなわち、ソースノードＳＡＮに接続
されたセンスアンプドライバＮＳＡＤの構成は第１、第
２の実施例と同様である。これに対して、ソースノード
ＳＡＰに接続されたセンスアンプドライバＰＳＡＤを構
成するｎチャネルトランジスタの電流通路の一端はソー
スノードＳＡＰに接続され、他端は電位ＶＢＬＨが供給
されるノードに接続されている。

【００４９】第３の実施例によれば、ソースノードＳＡ
Ｐに接続されるセンスアンプドライバをｎチャネルトラ
ンジスタにより構成している。ｎチャネルトランジスタ
とｐチャネルトランジスタの電流駆動能力を同一とした
場合、ｎチャネルトランジスタのサイズは、ｐチャネル
トランジスタのサイズの１／２となる。このため、ソー
スノードＳＡＰに接続されるセンスアンプドライバをｎ
チャネルトランジスタにより構成することにより、ｐチ
ャネルトランジスタと同じサイズであれば、電流駆動能
力を向上できる。また、ｎチャネルトランジスタと電流
駆動能力を同一とすれば、ｐチャネルトランジスタによ
りセンスアンプドライバを構成した場合よりサイズを小
さくすることができる。

【００５０】また、センスアンプドライバＮＳＡＤ、Ｐ
ＳＡＤを同一サイズのトランジスタにより構成すること
により、センスアンプＮＳＡＤ、ＰＳＡＤのレイアウト
を共通化することができる。これにより、ビット線対の
対称性を向上させることができる。

【００５１】（第４の実施例）図６、図７は、本発明の
第４の実施例を示すものであり、第３の実施例と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。第４の実施例は、本発明を例えばデータ線が階層構
造とされたＤＲＡＭに適用した場合を示している。この
ＤＲＡＭは前述したようにローカルデータ線ＬＤＱとメ
インデータ線ＭＤＱを接続するメインデータ転送ゲート
ＭＤＱＧを有している。第４の実施例では、このメイン
データ転送ゲートＭＤＱＧを前記センスアンプドライバ
ＮＳＡＤ、ＰＳＡＤと同様に配置している。

【００５２】すなわち、図６に示すように、ローカルデ
ータ転送ゲートＬＤＱＧの両側にセンスアンプドライバ
ＮＳＡＤ、ＰＳＡＤを配置するとともに、メインデータ
転送ゲートＭＤＱＧを配置している。センスアンプドラ
イバＮＳＡＤ、ＰＳＡＤ及びメインデータ転送ゲートＭ
ＤＱＧは、例えばセンスアンプブロックのピッチのほぼ
２倍のピッチで配置されている。メインデータ転送ゲー
トＭＤＱＧの配設位置は、ビット線と直交方向でセンス
アンプドライバＮＳＡＤの配列及びセンスアンプドライ
バＰＳＡＤの配列の任意の位置とすることができる。

【００５３】図７に示すように、メインデータ転送ゲー
トＭＤＱＧは、例えばｎチャネルトランジスタにより構
成されている。センスアンプＮＳＡとローカルデータ転
送ゲートＬＤＱＧの相互間に配置されたメインデータ転
送ゲートＭＤＱＧにおいて、ｎチャネルトランジスタの
電流通路の一端はローカルデータ線ＬＤＱ０に接続さ
れ、他端はメインデータ線ＭＤＱ０に接続されている。
また、センスアンプＰＳＡとローカルデータ転送ゲート
ＬＤＱＧの相互間に配置されたメインデータ転送ゲート
ＭＤＱＧにおいて、ｎチャネルトランジスタの電流通路
の一端はローカルデータ線／ＬＤＱ０に接続され、他端
はメインデータ線／ＭＤＱ０に接続されている。他のロ
ーカルデータ線ＬＤＱ１、／ＬＤＱ１は図示せぬメイン
データ転送ゲートＭＤＱＧを介して、図示せぬメインデ
ータ線ＭＤＱ１、／ＭＤＱ１に接続されている。

【００５４】上記第４の実施例によれば、ローカルデー
タ転送ゲートＬＤＱＧの両側にセンスアンプドライバＮ
ＳＡＤ、ＰＳＡＤ、及びメインデータ転送ゲートＭＤＱ
Ｇを配置している。このように、ビット線のピッチに無
関係に配置できる回路ブロックを任意の位置に配置する
ことにより、チップサイズの増大を最小限に抑えてレイ
アウト及び回路設計の自由度を大幅に向上することが可
能である。

【００５５】また、前記ローカルデータ転送ゲートＬＤ
ＱＧの両側に配置されているセンスアンプドライバＮＳ
ＡＤ、ＰＳＡＤ、及びメインデータ転送ゲートＭＤＱＧ
は、全て１つのｎチャネルトランジスタにより構成され
ている。このため、図７に示すように、これらｎチャネ
ルトランジスタが形成されるｐ型ウェル７１と、センス
アンプＰＳＡを構成するｐチャネルトランジスタ７２が
形成されるｎ型ウェル７２の境界が複雑とならず、製造
を容易化することができる。

【００５６】また、センスアンプドライバＮＳＡＤ、Ｐ
ＳＡＤ、及びメインデータ転送ゲートＭＤＱＧは、１つ
のｎチャネルトランジスタにより構成され、しかも、ビ
ット線のピッチに影響を与えない。このため、ビット線
対のパターン形状及び長さを揃えることができる。した
がって、ビット線対の対称性を保持することができる。

【００５７】ここで、図８を参照してビット線の対称性
についてさらに説明する。図８は、図７に示す回路のレ
イアウトの一例を示している。この例では、理解を容易
とするため、トランジスタのゲート電極となるゲート層
Ｇと、ビット線ＢＬ、／ＢＬのみを示している。

【００５８】図８に示すように、メインデータ転送ゲー
トＭＤＱＧ、センスアンプドライバＮＳＡＤ、ＰＳＡＤ
内に形成されるビット線ＢＬ、／ＢＬは、それらの両側
に配置されたセンスアンプＮＳＡとローカルデータ転送
ゲートＬＤＱＧに形成されるビット線ＢＬ、／ＢＬ、あ
るいはセンスアンプＰＳＡとローカルデータ転送ゲート
ＬＤＱＧに形成されるビット線ＢＬ、／ＢＬと同一位置
で接続されるように配置されている。

【００５９】センスアンプドライバＮＳＡＤ、ＰＳＡ
Ｄ、及びメインデータ転送ゲートＭＤＱＧ内に形成され
るビット線ＢＬ、／ＢＬを上記のように配置することに
より、センスアンプドライバＮＳＡＤ、ＰＳＡＤ、及び
メインデータ転送ゲートＭＤＱＧを任意の位置に配置し
ても、これらのビット線の位置は、これらの両側に位置
するセンスアンプＮＳＡ（又はＰＳＡ）とローカルデー
タ転送ゲートＬＤＱＧのビット線の位置と一致する。こ
のため、センスアンプドライバＮＳＡＤ、ＰＳＡＤ、及
びメインデータ転送ゲートＭＤＱＧを自由に配置するこ
とができる。したがって、回路設計のフレキシビリティ
を向上することができる。

【００６０】しかも、センスアンプドライバＮＳＡＤ、
ＰＳＡＤ、及びメインデータ転送ゲートＭＤＱＧ内に形
成されるビット線ＢＬ、／ＢＬのピッチは、これらの両
側に位置するセンスアンプＮＳＡ（又はＰＳＡ）とロー
カルデータ転送ゲートＬＤＱＧに形成されたビット線の
ピッチと一致されている。したがって、各ビット線対の
長さを一致させることができ、ビット線のセンス動作に
とって非常に重要なビット線対の対称性を保持すること
ができる。

【００６１】また、ローカルデータ転送ゲートＬＤＱＧ
内でビット線ＢＬとビット線／ＢＬを交差させている
（図８にビット線対の交差部を８１で示す）。このよう
な構成とすることにより、ビット線対の対称性を一層向
上させることができる。

【００６２】尚、上記第１乃至第４の実施例は、全ての
ビット線対に対して必要でない回路ブロックとして、セ
ンスアンプドライバＮＳＡＤ、ＰＳＡＤ、及びメインデ
ータ転送ゲートＭＤＱＧを例に考えてきた。しかし、こ
れに限定されるものではなく、例えばｎチャネルトラン
ジスタにより構成されたセンスアンプとｐチャネルトラ
ンジスタにより構成されたセンスアンプのノードを等電
位にするセンスアンプイコライズ回路や、センスアンプ
のノードを所望の電位に充電するセンスアンププリチャ
ージ回路、ローカルデータ線ＬＤＱをイコライズあるい
はプリチャージする回路などに本発明を適用することも
可能である。

【００６３】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。

【００６４】

【発明の効果】以上、詳述したように本発明によれば、
センスアンプ部の面積の増加を抑えるとともに、ビット
線の配置に影響を与えることなく、全てのビット線対に
対して必要でない回路ブロックを配置することができ、
低電源電圧でも安定に動作することが可能な半導体記憶
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図。

【図２】図１の具体的な構成を示す回路図。

【図３】本発明の第２の実施例を示す構成図。

【図４】図３の具体的な構成を示す回路図。

【図５】本発明の第３の実施例を示す構成図。

【図６】本発明の第４の実施例を示す構成図。

【図７】図６の具体的な構成を示す回路図。

【図８】図７の一部の回路パターンを示す平面図。

【図９】ダイナミック型半導体記憶装置を概略的に示す
構成図。

【図１０】図９に示すコア部を概略的に示す構成図。

【図１１】図９に示すコア部のセンスアンプブロックを
示す回路図。

【図１２】図９に示すコア部のサブアレイを示す構成
図。

【図１３】センスアンプとその制御回路の一例を示す回
路図。

【図１４】センスアンプブロックとメインデータ線との
関係を示す回路図。

【図１５】従来のイレギュラーセンスアンプレイアウト
技術を概略的に示す構成図。

【符号の説明】

ＬＤＱＧ…ローカルデータ転送ゲート、 ＭＤＱＧ…メインデータ転送ゲート、 ＮＳＡ、ＰＳＡ…センスアンプ、 ＮＳＡＤ、ＰＳＡＤ…センスアンプドライバ、 ＭＵＸ…マルチプレクサ、 ＳＡＮ、ＳＡＰ…ソースノード、 ＬＤＱ０、／ＬＤＱ０、ＬＤＱ１、／ＬＤＱ１…ローカ
ルデータ線、 ５１、７１…ｐ型ウェル、 ５２、７２…ｎ型ウェル、 ８１…ビット線対の交差部。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが接続された複数のビ
   ット線対と、 前記各ビット線対に読み出された電位を増幅する複数の
   センスアンプと、 前記各ビット線対とデータを授受する第１のデータ線対
   と、 前記各ビット線対と第１のデータ線対とを接続する複数
   の第１のデータ転送ゲートと、 前記第１のデータ転送ゲートと前記センスアンプの相互
   間で、前記ビット線対の配設ピッチより大きなピッチで
   配置され、前記センスアンプを駆動する少なくとも１つ
   のセンスアンプ駆動回路とを具備することを特徴とする
   半導体記憶装置。
2. 【請求項２】 前記第１のデータ転送ゲート及び前記セ
   ンスアンプ駆動回路は、同一導電型のトランジスタによ
   り構成されていることを特徴とする請求項１記載の半導
   体記憶装置。
3. 【請求項３】 前記ビット線対は、前記センスアンプに
   直結されていることを具備することを特徴とする請求項
   １記載の半導体記憶装置。
4. 【請求項４】 前記第１のデータ線対とデータを授受す
   る第２のデータ線対と、 前記第１のデータ転送ゲートと前記センスアンプの相互
   間で、前記ビット線対の配設ピッチより大きなピッチで
   配置され、前記第１のデータ線対と第２のデータ線対と
   を接続する少なくとも１つの第２のデータ転送ゲートと
   をさらに具備することを特徴とする請求項１記載の半導
   体記憶装置。
5. 【請求項５】 前記第１のデータ転送ゲートと前記セン
   スアンプの相互間で、前記ビット線対の配設ピッチより
   大きなピッチで配置され、前記センスアンプ駆動回路と
   前記センスアンプとで共有されるノードの電位を一定電
   位に設定する第１の電位設定回路をさらに具備すること
   を特徴とする請求項１記載の半導体記憶装置。
6. 【請求項６】 前記第１のデータ転送ゲートと前記セン
   スアンプの相互間で、前記ビット線対の配設ピッチより
   大きなピッチで配置され、前記第１のデータ線対を一定
   電位にする設定する第２の電位設定回路をさらに具備す
   ることを特徴とする請求項１記載の半導体記憶装置。
7. 【請求項７】 前記センスアンプ駆動回路、前記第１、
   第２の電位設定回路はｎチャネルトランジスタにより構
   成されていることを特徴とする請求項１、５、６のいず
   れかに記載の半導体記憶装置。
8. 【請求項８】 複数のメモリセルがマトリクス状に配置
   された第１のセルアレイと、 複数のメモリセルがマトリクス状に配置された第２のセ
   ルアレイと、 前記第１、第２のセルアレイに配置され、前記複数のメ
   モリセルに接続された複数のビット線対と、 前記ビット線対に読み出された電位をそれぞれ増幅する
   複数の第１のセンスアンプと、 前記ビット線対に読み出された電位をそれぞれ増幅する
   複数の第２のセンスアンプと、 前記ビット線対とデータを授受する第１のデータ線対
   と、 前記ビット線対と前記第１のデータ線対とをそれぞれ接
   続する複数の第１のデータ転送ゲートと、 前記第１のデータ転送ゲートと前記第１のセンスアンプ
   の相互間で、前記第１のビット線対の配設ピッチより大
   きなピッチで配置され、前記第１のセンスアンプを駆動
   する第１のセンスアンプ駆動回路と、 前記第１のデータ転送ゲートと前記第２のセンスアンプ
   の相互間で、前記第２のビット線対の配設ピッチより大
   きなピッチで配置され、前記第２のセンスアンプを駆動
   する第２のセンスアンプ駆動回路とを具備することを特
   徴とする半導体記憶装置。
9. 【請求項９】 前記第１のセンスアンプは、ｎチャネル
   トランジスタにより構成され、前記第２のセンスアンプ
   は、ｐチャネルトランジスタにより構成されていること
   を特徴とする請求項８記載の半導体記憶装置。
10. 【請求項１０】 前記第１のセンスアンプ駆動回路は、
    ｎチャネルトランジスタにより構成され、前記第２のセ
    ンスアンプ駆動回路は、ｐチャネルトランジスタにより
    構成されていることを特徴とする請求項８記載の半導体
    記憶装置。
11. 【請求項１１】 前記第１のセンスアンプ駆動回路は、
    ｎチャネルトランジスタにより構成され、前記第２のセ
    ンスアンプ駆動回路は、ｎチャネルトランジスタにより
    構成されていることを特徴とする請求項８記載の半導体
    記憶装置。
12. 【請求項１２】 前記第１、第２のセンスアンプ駆動回
    路は同じサイズのトランジスタにより構成されているこ
    とを特徴とする請求項１１記載の半導体記憶装置。
13. 【請求項１３】 前記ビット線対は、前記第１、第２の
    センスアンプに直結されていることを特徴とする請求項
    ８記載の半導体記憶装置。
14. 【請求項１４】 前記第１のデータ線対とデータを授受
    する第２のデータ線対と、 前記第１のデータ転送ゲートと前記第１のセンスアンプ
    の相互間で、前記ビット線対の配設ピッチより大きなピ
    ッチで配置され、前記第１のデータ線対と前記第２のデ
    ータ線対とを接続する少なくとも１つの第２のデータ転
    送ゲートと、 前記第１のデータ転送ゲートと前記第２のセンスアンプ
    の相互間で、前記ビット線対の配設ピッチより大きなピ
    ッチで配置され、前記第１のデータ線対と前記第２のデ
    ータ線対とを接続する少なくとも１つの第３のデータ転
    送ゲートとをさらに具備することを特徴とする請求項８
    記載の半導体記憶装置。
15. 【請求項１５】 前記ビット線対は、前記第１のデータ
    転送ゲート内で交差されていることを特徴とする請求項
    ８乃至１４のいずれかに記載の半導体記憶装置。