KR20080027637A - 워드 라인 드라이버를 구비하는 반도체 메모리 장치 - Google Patents

워드 라인 드라이버를 구비하는 반도체 메모리 장치 Download PDF

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KR20080027637A
KR20080027637A KR1020060093004A KR20060093004A KR20080027637A KR 20080027637 A KR20080027637 A KR 20080027637A KR 1020060093004 A KR1020060093004 A KR 1020060093004A KR 20060093004 A KR20060093004 A KR 20060093004A KR 20080027637 A KR20080027637 A KR 20080027637A
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김현경
송기환
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삼성전자주식회사
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Abstract

본 발명은 워드 라인 드라이버를 구비하는 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 그룹들로 이루어진 제1워드 라인들에 연결된 복수개의 제1메모리 셀들을 구비하는 제1서브 메모리 셀 어레이 블록, 복수개의 그룹들로 이루어진 제2워드 라인들에 연결된 복수개의 제2메모리 셀들을 구비하는 제2서브 메모리 셀 어레이 블록, 제1 및 제2서브 메모리 셀 어레이 블록들 사이에 배치되고 메인 워드 라인 선택 신호들, 제1워드 라인 선택신호들 및 제2워드 라인 선택신호들에 응답하여 복수개의 그룹들 각각의 제1워드 라인들 중 일부 제1워드 라인들 및 복수개의 그룹들 각각의 제2워드 라인들 중 일부 제2워드 라인들을 구동하기 위한 제1워드 라인 드라이버, 제1서브 메모리 셀 어레이 블록과 제1워드 라인 드라이버 사이에 배치되고 메인 워드 라인 선택신호들 및 제1워드 라인 선택신호들에 응답하여 복수개의 그룹들 각각의 제1워드 라인들 중 나머지 제1워드 라인들을 구동하기 위한 제2워드 라인 드라이버, 및 제2서브 메모리 셀 어레이 블록과 제1워드 라인 드라이버 사이에 배치되고 메인 워드 라인 선택 신호들 및 제2워드 라인 선택신호들에 응답하여 복수개의 그룹들 각각의 제2워드 라인들 중 나머지 제2워드 라인들을 구동하기 위한 제3워드 라인 드라이버를 구비하는 단위 블록을 구비하는 것을 특징으로 한다.

Description

워드 라인 드라이버를 구비하는 반도체 메모리 장치 {Semiconductor memory device comprising the word line driver}
도1은 종래의 메모리 셀 어레이의 구성을 나타낸 것이다.
도2는 종래의 메인 워드 라인 선택 신호와 워드 라인 신호 사이의 타이밍도를 나타낸 것이다.
도3은 일반적인 반도체 메모리 장치의 일예의 배치를 나타내는 것이다.
도4는 본 발명의 워드 라인 드라이버의 배치가 개선된 메모리 셀 어레이의 실시예를 나타낸 것이다.
도5는 본 발명의 워드 라인 드라이버의 배치가 개선된 메모리 셀 어레이의 또다른 실시예를 나타낸 것이다.
도6은 도2와 비교하여 개선된 메인 워드 라인 선택 신호와 워드 라인 신호 사이의 타이밍도를 나타낸 것이다.
본 발명은 워드 라인 드라이버를 구비하는 반도체 메모리 장치에 관한 것으로서, 특히 내부 동작 속도를 향상시키기 위하여 워드 라인 드라이버의 개선된 배 치를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에는 복수의 워드 라인(WORD LINE)들이 포함되어 있으며, 워드 라인 내부의 기생 성분에 의한 지연에 의해 동작 특성이 저하되는 문제점이 있다. 이를 극복하기 위해 워드 라인 드라이버(WORD LINE DRIVER)를 구비하여 구조를 개선한 메모리 셀 어레이에 대한 기술이 공개되어 있다.
도1은 종래의 메모리 셀 어레이의 구성을 나타낸 것이다.
메모리 셀 어레이는 워드 라인 스트랩 구조를 가지며, 로우 디코더(120)와 서브 메모리 셀 어레이 블록들(SMCA), 워드 라인 드라이버들(132, 136, 140), 센스 증폭기들(SA), 및 워드 라인 선택부(142, 146, 148)들을 구비한 단위 블록을 구비한다. 단위 블록이 메인 워드 라인 선택 신호(NWE)의 수직 방향으로 반복적으로 배치되어 메모리 셀 어레이를 구성한다.
도1에서, NWE는 대표적인 메인 워드 라인 선택 신호를, WL0, WL1, WL2, WL3은 워드 라인들을, PX0 ~ PX3은 대표적인 워드 라인 선택 제어신호를, P0 ~ P3은 대표적인 워드 라인 선택 신호를, BL1, BL1B, BL2, BL2B는 대표적인 비트 라인들, WD1, WD2, WD3은 대표적인 워드라인 드라이버들을 각각 나타낸다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 메모리 셀 어레이 블록(134, 138)들 각각은 복수의 메모리 셀들(미도시)을 구비한 복수의 셀 블록(CB)들을 구비하고, 홀수번째 셀 블록(CB)들은 홀수번째 워드 라인들(WL1, WL3)과 짝수번째 셀 블록(CB)들은 짝수번째 워드 라인들(WL0, WL2)과 연결하여, 워드 라인의 기생저항에 따른 동작 특성의 저하를 방지하기 위한 워드 라인 스트랩 구조를 가진다.
제1서브 메모리 셀 어레이 블록(134)의 대표적인 짝수번째 셀 블록(134-0)은 제1워드 라인 드라이버(132)과 연결되고, 제1워드 라인의 일부(WL0, WL2)들과 각각 셀 블록(134-0)에 구비된 콘택(10-0, 10-2)을 통해 연결된다. 또한 대표적인 홀수번째 셀 블록(134-1)은 제2워드 라인 드라이버(136)와 연결되고, 제1워드 라인의 일부(WL1, WL3)들과 각각 셀 블록(134-1)에 구비된 콘택(10-1, 10-3)을 통해 연결된다.
제2서브 메모리 셀 어레이 블록(138)의 대표적인 짝수번째 셀 블록(138-0)은 제1워드 라인 드라이버(132)과 연결되고, 제1워드 라인의 일부(WL0, WL2)들과 각각 셀 블록(138-0)에 구비된 콘택(20-0, 20-2)을 통해 연결된다. 또한 대표적인 홀수번째 셀 블록(138-1)은 제3워드 라인 드라이버(140)와 연결되고, 제1워드 라인의 일부(WL1, WL3)들과 각각 셀 블록(138-1)에 구비된 콘택(20-1, 20-3)을 통해 연결된다.
로우 디코더(120)는 외부로부터 인가된 로우 어드레스를 디코딩하여, 메인 워드 라인 선택 신호(NWE), 및 워드 라인 선택 제어 신호들(PX0 ~ PX3)을 발생한다.
복수개의 워드 라인 드라이버들(WD1, WD2, WD3) 중, 제1워드 라인 드라이버(132)는 제1서브 메모리 셀 어레이 블록(134)과 제2서브 메모리 셀 어레이 블록(138) 사이에 배치되고, 각각의 서브 메모리 셀 어레이 블록들(134, 138) 각각에 짝수번째 워드 라인(WL0, WL2)들과 연결된다.
제2워드 라인 드라이버(136)는 제1서브 메모리 셀 어레이 블록(134)에 인접하여 배치되고, 제1서브 메모리 셀 어레이 블록(134)과 총 4개의 워드 라인들(WL0 ~ WL3) 중, 복수의 홀수번째 워드 라인(WL1, WL3)들을 통해 각각 연결된다. 제3워드 라인 드라이버(140)는 제2서브 메모리 셀 어레이 블록(138)에 인접하여 배치되고, 제2서브 메모리 셀 어레이 블록(138)과 총 4개의 워드 라인들(WL0 ~ WL3) 중, 복수의 홀수번째 워드 라인(WL1, WL3)들을 통해 각각 연결된다.
워드 라인 드라이버들(132, 136, 140) 각각은 메인 워드 라인 선택 신호 및 워드라인들과의 연결을 위한 콘택들을 구비한다. 제1워드 라인 드라이버(132)는 메인 워드 라인 선택 신호(NWE)와 콘택(1-4)을 통해 연결되고, 워드 라인(WL0, WL2)들 각각에 콘택(1-0, 1-2)을 통해 연결된다. 제2워드 라인 드라이버(136)는 메인 워드 라인 선택 신호(NWE)와 콘택(2-4)을 통해 연결되고, 워드 라인들(WL1, WL3) 각각은 콘택(2-1, 2-3)을 통해 연결된다. 제3워드 라인 드라이버(140)는 메인 워드 라인 선택 신호(NWE)와 콘택(3-4)을 통해 연결되고, 제2워드 라인의 일부(WL1, WL3)들 각각은 콘택(3-1, 3-3)을 통해 연결된다.
위와 같이 연결된 워드 라인 드라이버들(132, 136, 140)들의 실제 동작 설명은 다음과 같다.
워드 라인 선택부(142)는 복수의 워드 라인 드라이버에 워드 라인 드라이버의 배치방향과 수직방향으로 인접하게 배치되고, 워드 라인 선택 제어 신호들(PX1, PX3)을 입력받는다. 워드 라인 선택 제어신호(PX1, PX3)에 응답하여, 워드 라인 선택 신호들(P1, P3) 중 선택된 신호에 "하이"레벨의 데이터를 인가하고, 인접한 워 드 라인 드라이버들(136, 156) 각각에 출력한다. 예를 들어, 입력된 워드 라인 선택 제어신호(PX1)가 "하이"레벨이면, 워드 라인 선택부(142)는 해당 워드 라인 선택 신호(P1)에 "하이"레벨 데이터를 인가한다.
워드 라인 드라이버들(132, 152)에 연결된 워드 라인 선택부(146)는 입력된 워드 라인 선택 제어신호(PX0, PX2)에 응답하여, 워드 라인 선택 신호들(P0, P2) 중 선택된 신호에 "하이"레벨 데이터를 인가하여 출력한다. 워드 라인 드라이버들(140, 160)에 연결된 워드 라인 선택부(148)는 입력된 워드 라인 선택 제어신호(PX1, PX3)에 응답하여, 워드 라인 선택 신호들(P1, P3) 중 선택된 신호에 "하이"레벨 데이터를 인가하여 출력한다.
위와 같이, 워드 라인 선택 신호들(P1, P2, P3)을 각각 수신한 후, 제1워드 라인 드라이버(132)는 메인 워드 라인 선택 신호(NWE) 방향의 좌우측 각각에 위치한 복수의 서브 메모리 셀 어레이 블록(134, 138)들과 연결된 짝수번째 워드 라인들(WL0, WL2)중에서 해당 워드 라인을 선택한다.
제2워드 라인 드라이버(136)는 워드 라인 선택 신호들(P1, P3)과 메인 워드 라인 선택 신호(NWE)를 조합하여, 제1서브 메모리 셀 어레이 블록(134) 내부의 해당 워드 라인을 선택한다. 제3워드 라인 드라이버(140)는 워드 라인 선택 신호들(P1, P3)과 메인 워드 라인 선택 신호(NWE)를 조합하여, 제2서브 메모리 셀 어레이 블록(138) 내부의 해당 워드 라인을 선택한다.
그리고, 센스 증폭기(SA)는 인접한 서브 메모리 셀 어레이 블록(SMCA) 내부의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각에 전압차를 감지하여 소정 레벨 의 전압 레벨로 증폭한다.
도2는 종래의 메인 워드 라인 선택 신호와 워드 라인 신호 사이의 타이밍도를 나타낸 것이다.
T(ab)는 메인 워드 라인 선택 신호(NWE)가 도1의 노드(a)와 노드(b)사이를 통과하는 시간을, T(bc)는 도1의 노드(b)와 노드(c)사이를 통과하는 시간을, T(w)는 메인 워드 라인 선택 신호(NWE)가 워드 라인 드라이버(WD3)에 인가되고, 워드 라인 선택 신호들(P1, P3)에 응답하여, 해당하는 워드 라인(WL1)이 선택되기까지의 시간을 각각 나타낸다.
VPP는 고전압 레벨 전압을 "0"은 "로우"레벨 전압을 각각 나타낸다.
T(bc)와 같은 메인 워드 라인 선택신호(NWE)의 지연 시간은 서브 워드 라인 드라이버(WD3)에 인접하여 배치되고, 홀수번째 워드 라인들(WL1, WL3)을 구비한 서브 메모리 셀 어레이 블록(SMCA)에서 발생한다. 메인 워드 라인 선택 신호(NWE)가 워드 라인 드라이버(WD3)에 인가될 때, 항상 노드(b)와 노드(c) 사이를 통과해야 하는 구조상의 제약으로 인해 발생하는 지연이다. 따라서, 내부 동작 속도를 향상시키기 위한 워드 라인 드라이버의 배치를 개선한 반도체 메모리 장치가 요구된다.
본 발명의 목적은 내부 동작 속도를 향상시키기 위해 워드 라인 드라이버의 배치 방법이 개선된 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 그룹들로 이루어진 제1워드 라인들에 연결된 복수개의 제1메모리 셀들을 구비하는 제1 서브 메모리 셀 어레이 블록, 복수개의 그룹들로 이루어진 제2워드 라인들에 연결된 복수개의 제2메모리 셀들을 구비하는 제2서브 메모리 셀 어레이 블록, 제1 및 제2서브 메모리 셀 어레이 블록들 사이에 배치되고 메인 워드 라인 선택 신호들, 제1워드 라인 선택신호들 및 제2워드 라인 선택신호들에 응답하여 복수개의 그룹들 각각의 제1워드 라인들 중 일부 제1워드 라인들 및 복수개의 그룹들 각각의 제2워드 라인들 중 일부 제2워드 라인들을 구동하기 위한 제1워드 라인 드라이버, 제1서브 메모리 셀 어레이 블록과 제1워드 라인 드라이버 사이에 배치되고 메인 워드 라인 선택신호들 및 제1워드 라인 선택신호들에 응답하여 복수개의 그룹들 각각의 제1워드 라인들 중 나머지 제1워드 라인들을 구동하기 위한 제2워드 라인 드라이버, 및 제2서브 메모리 셀 어레이 블록과 제1워드 라인 드라이버 사이에 배치되고 메인 워드 라인 선택 신호들 및 제2워드 라인 선택신호들에 응답하여 복수개의 그룹들 각각의 제2워드 라인들 중 나머지 제2워드 라인들을 구동하기 위한 제3워드 라인 드라이버를 구비하는 단위 블록을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 단위 블록이 제1 및 제2워드 라인들과 직교하는 방향으로 반복 배치되고, 복수개의 제1메모리 셀들 각각은 복수개의 제1비트 라인쌍들에 연결되고, 복수개의 제2메모리 셀들 각각은 복수개의 제2비트 라인쌍들에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 단위 블록들의 제1서브 메모리 셀 어레이 블록들 사이에 배치되어 제1서브 메모리 셀 어레이 블록의 제1비트 라인쌍의 전압 차를 감지하여 증폭하는 제1센스 증폭부, 단위 블록들의 제2서브 메모리 셀 어레이 블록들 사이에 배치되어 제2서브 메모리 셀 어레이 블록의 제2비트 라인쌍의 전압 차를 감지하여 증폭하는 제2센스 증폭부, 단위 블록들의 제1워드 라인 드라이버들 사이에 배치되어 제1워드 라인 선택신호들 및 제2워드 라인 선택신호들을 구동하는 제1워드 라인 선택부, 단위 블록들의 제2워드 라인 드라이버들 사이에 배치되어 제2워드 라인 선택신호들을 구동하는 제2워드 라인 선택부, 및 단위 블록들의 제3워드 라인 드라이버들 사이에 배치되어 제2워드 라인 선택신호들을 구동하는 제3워드 라인 선택부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위해 복수개의 제1워드 라인들 및 복수개의 제2워드 라인들 각각은 분할된 복수개의 서브 워드 라인들을 구비하고, 분할된 복수개의 서브 워드 라인들은 대응하는 워드 라인들에 중첩되게 배치되고 대응하는 워드 라인들에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위해 메모리 셀 블록들 각각은 복수개의 메모리 셀들을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 워드 라인 드라이버를 구비한 반도체 메모리 장치를 설명하면 다음과 같다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도3은 일반적인 반도체 메모리 장치의 일예의 배치를 나타내는 것으로, 도1과 중복된 부분의 설명은 생략한다.
워드 라인 스트랩 구조를 갖는 메모리 셀 어레이(310), 로우 디코더(320), 및 컬럼 디코더(330)로 구성된다. 메모리 셀 어레이(310)는 메인 워드 라인 선택 신호(NWE) 방향으로 복수의 서브 메모리 셀 어레이 블록들(SMCA)들을 구비하고, 서브 메모리 셀 어레이 블록(SMCA)은 내부에 복수의 셀 블록(CB)들을 구비한다. 복수의 워드 라인 드라이버들(WD)이 복수의 서브 메모리 셀 어레이 블록(SMCA)들 사이에 배치된 단위 블록이 워드 라인(WL) 방향으로 반복 배치된다.
이와 같이 배치된 단위 블록들 사이로 서브 메모리 셀 어레이 블록(SMCA)들 사이에 센스 증폭기(SA)들이 배치되고, 같은 방향으로 복수의 워드 라인 드라이버들(WD)에 인접하여 접합부(CJ)가 교대로 배치된다.
센스증폭기(SA)들 각각은 프리차지 회로(P)를 구비하고, 워드 라인 드라이버들(WD)은 드라이버(D)를 구비하고, 접합부(CJ)는 워드 라인 선택부(C)를 구비하여 구성되어 있다.
도3에서, CSL은 대표적인 하나의 컬럼 선택 신호를, BL1, BL1B는 대표적인 비트 라인쌍을, WL은 워드 스트랩 구조에 의한 대표적인 하나의 워드 라인을, PX는 대표적인 워드 라인 선택 제어 신호들을, PXi는 대표적인 워드 라인 선택 신호들을 각각 나타낸다.
메모리 셀 어레이(310)는 서브 메모리 셀 어레이 블록(SMCA)들 내부의 셀 블록들은 도1과 같이 워드 라인(WL)들의 일부와 각각 연결되는 워드 라인 스트랩 구조를 갖는다. 이와 같이, 워드 라인 스트랩 구조를 가질때에는 워드 라인의 기생 저항이 작아지게 되어 워드 라인을 원하는 레벨로 빠르게 구동하는 것이 가능하고, 장치의 동작 특성이 저하되지 않게 된다. 워드 스트랩 구조를 갖는 메모리 셀 어레 이는 콘택부(미도시)가 서브 메모리 셀 어레이(SMCA)들 각각에 비트 라인 방향(BL1)으로 인접하여 추가되고, 복수의 셀 블록(미도시)들 각각은 메인 워드 라인 선택 신호(NWE)과 메모리 셀 블록(CB)에 대응하는 워드 라인(WL)을 연결하기 위한 콘택(미도시)들을 구비한다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 메모리 셀 어레이 블록들(SMCA) 각각은 워드 라인(WL)과 비트 라인(BL1)사이에 연결된 복수의 메모리 셀 블락(CB)들을 구비하여 데이터를 저장한다. 센스 증폭기(SA)들 각각은 도1에서와 같이 서브 메모리 셀 어레이 블록(SMCA)들 각각에 배치된 비트 라인쌍(BL1, BL1B) 각각에 비트 라인(BL1)과 반전 비트 라인(BL1B)사이의 전압 차를 감지하여 소정 레벨의 전압 레벨로 증폭한다. 또한 비트 라인쌍(BL1, BL1B)을 소정의 전압 레벨로 프리차지하는 비트 라인 프리차지 회로(P)를 구비한다. 이와 같이 비트 라인쌍(BL1, BL1B) 각각을 프리차지 회로(P)에 의해서 프리차지하게 됨으로써 비트 라인의 기생 저항이 커지게 되더라도 빠르게 프리차지하는 것이 가능하고, 장치의 동작 특성이 저하되지 않게 된다.
로우 디코더(320)는 액티브 신호(미도시)에 응답하여 제1로우 어드레스(RA1)를 디코딩하여 워드 라인 선택 제어신호들(PX)을 발생하고, 제2로우 어드레스(RA2)를 디코딩하여 메인 워드 라인 선택신호(NWE)를 발생한다. 컬럼 디코더(330)는 라이트 신호(미도시) 및 리드 신호(미도시)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 실제 선택된 컬럼을 나타내는 컬럼 선택신호(CSL)들을 발생한다.
접합부(CJ)는 복수의 워드 라인 드라이버(WD)들 사이에 각각 배치되는 복수 의 워드 라인 선택 회로(C)들을 구비하고, 로우 디코더(320)로부터 출력된 워드 라인 선택 제어신호들(PX)을 참조하여 실제 선택된 워드 라인 선택 신호들(PXi)을 구동한다. 워드 라인 선택 신호들(PXi)은 비트 라인(BL1) 방향으로 인접한 복수의 워드 라인 드라이버(WD)들로 각각 출력된다.
워드 라인 드라이버(WD)는 워드 라인 선택 신호들(PXi)과 메인 워드 라인 선택 신호(NWE)의 조합에 응답하여 서브 메모리 셀 어레이 블록(SMCA)에 내부의 복수의 워드 라인(WL)들 중 실제 선택된 워드 라인(WL)을 구동한다.
도4는 본 발명의 워드 라인 드라이버의 배치가 개선된 메모리 셀 어레이의 실시예를 나타낸 것으로, 도3의 메모리 셀 어레이(340)에 해당한다. 도1 및 도3과 중복된 부분의 설명은 생략한다.
메모리 셀 어레이는 도3에서와 같이 워드 라인 스트랩 구조를 가진다. P10 ~ P13은 제1워드 라인 선택 신호들을, P20 ~ P23은 제2워드 라인 선택 신호들을, BL1, BL1B는 대표적인 제1비트 라인쌍을, BL2, BL2B는 대표적인 제2비트 라인쌍을, WD1, WD2, WD3은 대표적인 워드 라인 드라이버들을, SMCA는 대표적인 서브 메모리 셀 어레이 블록을 각각 나타낸다.
메모리 셀 어레이는 복수개로 하나의 그룹을 구성하는 제1워드 라인들(WL10 ~ WL13) 및 제1비트 라인쌍(BL1, BL1B)에 각각 연결된 복수개의 메모리 셀(미도시)들을 구비한 제1서브 메모리 셀 어레이 블록(410)을 구비한다. 또한 같은 구조이고, 복수개로 이루어진 제2워드 라인들(WL20 ~ WL23) 및 제2비트 라인쌍(BL2, BL2B)에 각각 연결된 복수개의 메모리 셀(미도시)들을 포함한 제2서브 메 모리 셀 어레이 블록(420)을 구비한다. 서브 메모리 셀 어레이 블록(410, 420)들 각각에 셀 블록(CB)들은 도1과 같은 구조의 워드 라인들과 연결되는 콘택들을 구비한다.
제1워드 라인 드라이버(412)는 제1서브 메모리 셀 어레이 블록(410)과 제2서브 메모리 셀 어레이 블록(420) 사이에 배치되어 메인 워드 라인 선택 신호(NWE), 제1워드 라인들의 일부(WL10, WL12), 제2워드 라인들의 일부(WL20, WL22), 제1워드 라인 선택 신호들의 일부(P10, P12), 및 제2워드 라인 선택 신호들의 일부(P20, P22)와 연결된다. 실제 동작은 메인 워드 라인 선택 신호(NWE)와 제1워드 라인 선택 신호들의 일부(P10, P12)에 응답하여, 제1서브 메모리 셀 어레이 블록(410) 내부의 제1워드 라인(WL10 ~ WL13)들 중 일부의 제1워드 라인들(WL10, WL12)을 구동시킨다. 또는 메인 워드 라인 선택 신호(NWE)와 제2워드 라인 선택 신호의 일부(P20, P22)에 응답하여 제2서브 메모리 셀 어레이 블록(420) 내부의 제2워드 라인들(WL20 ~ WL23) 중 일부의 제2워드 라인들(WL20, WL22)을 구동시킨다.
제2워드 라인 드라이버(414)는 제1서브 메모리셀 어레이 블록(410)과 제1워드 라인 드라이버(412)사이에 배치되고, 연결된 메인 워드 라인 신호(NWE)와 제1워드 라인 선택 신호들(P11, P13)에 응답하여, 제1서브 메모리 셀 어레이 블록(410) 내부의 제1워드 라인들(WL10 ~ WL13) 중 일부의 제1워드 라인들(WL11, WL13)을 구동시킨다.
또한 제3워드 라인 드라이버(416)는 제2서브 메모리 셀 어레이 블록(420)과 제1워드 라인 드라이버(412) 사이에 배치된다. 메인 워드 라인 신호(NWE)와 제2워 드 라인 선택 신호들의 일부(P21, P23)에 응답하여 제2서브 메모리 셀 어레이 블록(420) 내부의 제2워드 라인들(WL20 ~ WL23) 중 일부의 제2워드 라인들(WL21, WL23)을 구동시킨다. 이와 같이 유사한 기능을 수행하는 워드 라인 드라이버들(412, 414, 416)을 인접하게 배치하여 내부 구조의 복잡성을 감소시킬 수 있다. 워드 라인 드라이버들(410, 412, 416) 각각은 도1과 같은 메인 워드 라인 선택 신호(NWE)와 워드 라인들과 연결되는 콘택들을 구비한다.
또한, 메모리 셀 어레이는 다수의 단위 블록들을 구비하며, 단위블록들 각각은 제1서브 메모리 셀 어레이 블록(410), 제2서브 메모리 셀 어레이 블록(420), 제1워드 라인 드라이버(412), 제2워드 라인 드라이버(414), 및 제3워드 라인 드라이버(416)를 구비한다. 이와 같이 단위 블록이 제1 및 제2워드 라인들과 직교하는 방향으로 반복 배치된다.
위와 같이 배치된 단위블록들의 서브 메모리 셀 어레이 블록들(410, 420, 451, 462) 사이에 도3의 센스 증폭부(SA)에 해당하는 센스 증폭부들(434, 438)이 각각 배치된다. 제1서브 메모리 셀 어레이 블록들(410, 451)의 제1비트 라인쌍의 전압 차를 감지하여 증폭하는 제1센스 증폭부(434), 제2서브 메모리 셀 어레이 블록들(420, 462) 사이에 배치되어 제2서브 메모리 셀 어레이 블록들(420, 462)의 제2비트 라인쌍(BL2, BL2B)의 전압 차를 감지하여 증폭하는 제2센스 증폭부(438)가 배치된다.
또한 단위블록들의 제1워드 라인 드라이버들(412, 452) 사이에 배치되어 제1워드 라인 선택신호들 중 일부(P10, P12) 및 제2워드 라인 선택 신호들 중 일 부(P20, P22)를 구동하는 제1워드 라인 선택부(435), 제2워드 라인 드라이버들(414, 454) 사이에 배치되어 제1워드 라인 선택신호들 중 일부(P11, P13)들을 구동하는 제2워드 라인 선택부(436), 및 제3워드 라인 드라이버들(416, 456) 사이에 배치되어 제2워드 라인 선택신호들 중 일부(P20, P22)를 구동하는 제3워드 라인 선택부(437)가 구비된다.
워드 라인 드라이버들(412, 414, 416) 중 제3워드 라인 드라이버(416)는 메인 워드 라인 선택 신호(NWE)에 인가된 "하이"레벨 데이터 확인 후, 도2의 T(bc)와 같은 메인 워드 라인 선택 신호(NWE) 신호로부터 발생하는 지연 없이 제2워드 라인들(WL21, WL23) 중 하나를 선택한다.
이는 제3워드 라인 드라이버(416)의 배치의 개선을 통해, 메인 워드 라인 선택 신호(NWE)는 제2서브 메모리 셀 어레이 블록(420)부분에는 배치되지 않으며, 제3워드 라인 드라이버(416)의 콘택까지만 연결된다. 노드(c4)와 노드(d4) 사이에 배치된 제2서브 메모리 셀 어레이 블록(420)의 제2워드 라인(WL21, WL23)들 중 하나가 선택될 때, 도1에서 메인 워드 라인 선택 신호(NWE)가 도1의 서브 메모리 셀 어레이 블록(138)의 노드(b)와 노드(c) 사이를 통과하는 지연이 제거된다.
또한 도1의 워드 라인 선택부(148)는 도1의 제3워드 라인 드라이버(WD3)에 비트 라인(BL2) 방향으로 인접하여 배치된다. 이때, 도1의 노드(b)와 노드(c)사이를 워드 라인 선택 제어 신호들(PX0 ~ PX3)이 이동하는 지연이 발생한다. 그러나, 도4의 제3워드 라인 드라이버(416)의 위치 변경을 통해, 워드 라인 선택 제어신호들(PX0 ~ PX3)의 이동 구간이 노드(c4)와 노드(d4) 사이의 거리만큼 감소하므로, 이에 따른 지연이 제거된다. 따라서, 반도체 메모리 장치에 있어서 도4와 같이 워드 라인 드라이버(416)의 배치를 개선하여 내부 동작 특성을 개선할 수 있다.
도5는 본 발명의 워드 라인 드라이버의 배치가 개선된 메모리 셀 어레이의 또다른 실시예를 나타낸 것으로, 일반적인 워드 라인 배치 구조를 갖는 반도체 메모리 셀 어레이에서 실시예로서, 도4와 중복된 부분의 설명은 생략한다.
서브 메모리 셀 어레이 블록(510, 520)들은 복수의 메모리 셀(미도시)들을 구비하고, 서브 메모리 셀 어레이 블록(510, 520)들의 워드 라인(WL)과 중첩되게 배치되어 워드 라인(WL)과 연결된 분할된 워드 라인(DWL)을 구비하는 워드 라인 스트랩 구조를 갖는다. 이와 같이, 분할된 워드 라인(DWL)을 구비할 경우에는 워드 라인의 기생 저항이 작아지게 되어 워드 라인을 원하는 레벨로 빠르게 구동하는 것이 가능하고, 장치의 동작 특성이 저하되지 않게 된다. 도4와 유사하게 워드 라인 드라이버(WD1, WD2, WD3)들이 인접하게 배치된다. 제1워드 라인 드라이버(512)는 제1워드 라인의 일부(WL10, WL12) 및 제2워드 라인의 일부(WL11, WL13)를 통해 각각의 서브 메모리 셀 어레이 블록들(510, 520)과 연결된다. 제2워드 라인 드라이버(514)는 제1워드 라인의 일부(WL11, WL13)과 제3워드 라인 드라이버(516)은 제2워드 라인의 일부(WL11, WL13)와 연결된다.
도5와 같이 서브 워드 드라이버들(514, 516)의 배치를 개선한 것은 노드(c5)와 노드(d5)사이를 이동하는 불필요한 메인 워드 라인 선택 신호(NWE)에 의한 지연을 제거한 것이므로 반도체 메모리 장치 내부의 워드 라인들의 배치 방법에 영향을 받지 않는다. 따라서, 도5와 같이 일반적인 워드 라인 배치를 가지고 서브 메모리 셀 어레이 블록들(SMCA), 워드 라인 드라이버들(WD1, WD2, WD3)을 구비한 단위 블록이 제1워드 라인(WL1 ~ WL3) 방향의 수직 방향 및 메인 워드 라인 선택 신호(NWE) 방향과 평행하게 반복 배치되고, 또한 도4와 같이 단위 블록들 사이에 워드 라인 선택부들, 및 센스 증폭부(SA)들이 배치된 대용량 반도체 메모리 장치에서도 본 발명에 의한 워드 라인 드라이버 배치의 개선에 따라 내부 동작 속도를 높이는 효과를 얻을 수 있다.
도6는 도2와 도4를 비교하여 개선된 메인 워드 라인 선택 신호와 워드 라인 신호 사이의 타이밍 도를 나타낸 것으로, 도2와 중복된 부분의 설명은 생략한다.
T(a4b4)는 메인 워드 라인 선택 신호(NWE)가 도4의 노드(a4)와 노드(b4)사이를 통과하는 시간을, T(w)는 메인 워드 라인 선택 신호(NWE)가 도4의 제3워드 라인 드라이버(416)에 인가되고, 외부로부터 인가된 제2워드 라인 선택 제어신호들(P21, P23)에 응답하여 해당 워드 라인(WL21)이 선택되기까지의 시간을 각각 나타낸다. 도1의 종래의 타이밍 도와 비교해보면, 도1의 T(bc)에 해당하는 도4의 노드(b4)와 노드(c4) 사이를 메인 워드 선택 신호(NWE)가 서브 메모리 셀 어레이 블록(420)을 통과하는 지연이 제거되었다. 이는 도4의 제3워드 라인 드라이버(416)의 개선된 배치에 의한 효과이다.
이와 같이 반도체 메모리 장치에 있어서, 워드 라인 드라이버의 배치를 개선하여 불필요한 시간 지연을 제거할 수 있으며, 반도체 메모리 장치의 고속화에 따라 필요한 내부 동작 속도를 향상시키는 효과를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 워드 라인 드라이버를 구비한 반도체 메모리 장치는 내부 동작 속도를 향상시키기 위하여 워드 라인 드라이버의 배치를 개선한 것에 관한 것이다.

Claims (5)

  1. 복수개의 그룹들로 이루어진 제1워드 라인들에 연결된 복수개의 제1메모리 셀 블록들을 구비하는 제1서브 메모리 셀 어레이 블록;
    복수개의 그룹들로 이루어진 제2워드 라인들에 연결된 복수개의 제2메모리 셀 블록들을 구비하는 제2서브 메모리 셀 어레이 블록;
    상기 제1 및 제2서브 메모리 셀 어레이 블록들 사이에 배치되고 메인 워드 라인 선택 신호들, 제1워드 라인 선택신호들 및 제2워드 라인 선택신호들에 응답하여 상기 복수개의 그룹들 각각의 상기 제1워드 라인들 중 일부 제1워드 라인들 및 상기 복수개의 그룹들 각각의 상기 제2워드 라인들 중 일부 제2워드 라인들을 구동하기 위한 제1워드 라인 드라이버;
    상기 제1서브 메모리 셀 어레이 블록과 상기 제1워드 라인 드라이버 사이에 배치되고 상기 메인 워드 라인 선택신호들 및 상기 제1워드 라인 선택신호들에 응답하여 상기 복수개의 그룹들 각각의 상기 제1워드 라인들 중 나머지 제1워드 라인들을 구동하기 위한 제2워드 라인 드라이버; 및
    상기 제2서브 메모리 셀 어레이 블록과 상기 제1워드 라인 드라이버 사이에 배치되고 상기 메인 워드 라인 선택 신호들 및 상기 제2워드 라인 선택신호들에 응답하여 상기 복수개의 그룹들 각각의 상기 제2워드 라인들 중 나머지 제2워드 라인들을 구동하기 위한 제3워드 라인 드라이버를 구비하는 단위 블록을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 단위 블록이 상기 제1 및 제2워드 라인들과 직교하는 방향으로 반복 배치되고,
    복수개의 제1메모리 셀 블록들 각각은
    복수개의 제1비트 라인쌍들에 연결되고,
    상기 복수개의 제2메모리 셀 블록들 각각은
    복수개의 제2비트 라인쌍들에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 반도체 메모리 장치는
    상기 단위 블록들의 상기 제1서브 메모리 셀 어레이 블록들 사이에 배치되어 상기 제1서브 메모리 셀 어레이 블록의 제1비트 라인쌍의 전압 차를 감지하여 증폭하는 제1센스 증폭부;
    상기 단위 블록들의 상기 제2서브 메모리 셀 어레이 블록들 사이에 배치되어 상기 제2서브 메모리 셀 어레이 블록의 제2비트 라인쌍의 전압 차를 감지하여 증폭하는 제2센스 증폭부;
    상기 단위 블록들의 상기 제1워드 라인 드라이버들 사이에 배치되어 상기 제1워드 라인 선택신호들 및 제2워드 라인 선택신호들을 구동하는 제1워드 라인 선택부;
    상기 단위 블록들의 상기 제2워드 라인 드라이버들 사이에 배치되어 상기 제2워드 라인 선택신호들을 구동하는 제2워드 라인 선택부; 및
    상기 단위 블록들의 상기 제3워드 라인 드라이버들 사이에 배치되어 상기 제2워드 라인 선택신호들을 구동하는 제3워드 라인 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수개의 제1워드 라인들 및 상기 복수개의 제2워드 라인들 각각은 분할된 복수개의 서브 워드 라인들을 구비하고,
    상기 분할된 복수개의 서브 워드 라인들은
    대응하는 워드 라인들에 중첩되게 배치되고 상기 대응하는 워드 라인들에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 메모리 셀 블록들 각각은
    복수개의 메모리 셀들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR20180002254A (ko) * 2016-06-29 2018-01-08 에스케이하이닉스 주식회사 메모리 장치

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