JP2001291386A - 集積メモリ - Google Patents

集積メモリ

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JP2001291386A
JP2001291386A JP2001047191A JP2001047191A JP2001291386A JP 2001291386 A JP2001291386 A JP 2001291386A JP 2001047191 A JP2001047191 A JP 2001047191A JP 2001047191 A JP2001047191 A JP 2001047191A JP 2001291386 A JP2001291386 A JP 2001291386A
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JP2001047191A
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Georg Braun
ブラウン ゲオルク
Heinz Honigschmid
ヘーニヒシュミート ハインツ
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

(57)【要約】 【課題】 集積メモリを提供して、公知のメモリよりも
エラーを発生しにくくする。 【解決手段】 ドライバユニットが設けられており、こ
のドライバユニットを介して列選択線路とプレート形線
路セグメントとが接続されており、ドライバユニットは
所属の列選択線路の電位および接続されたプレート形線
路セグメントのワードアドレスに依存してメモリのそれ
ぞれの動作状態に対して定められた値の電位を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルと、列
デコーダと、行デコーダとを有しており、メモリセルは
ワード線、ビット線、およびプレート形線路セグメント
の交点に配置され、かつそれぞれ少なくとも１つのメモ
リキャパシタと選択トランジスタとを備えており、メモ
リキャパシタはそれぞれ第１の電極および第２の電極を
有しており、第１の電極はプレート形線路セグメントに
接続されており、第２の電極は所属の選択トランジスタ
を介してビット線に接続されており、選択トランジスタ
はそれぞれ制御端子を有しており、この制御端子はワー
ド線に接続されており、ビット線は列としてまとめられ
ており、この列は列選択線路を介して選択可能であり、
列デコーダは列アドレスに依存して列選択線路を駆動す
るために用いられ、行デコーダはワードアドレスに依存
してワード線を駆動するために用いられる、集積メモリ
に関する。
【０００２】
【従来の技術】この種のメモリは米国特許第５４２４９
７６号明細書に記載されている。このメモリはＦＲＡ
Ｍ：ferroelectric random access memory タイプの強
誘電体メモリである。ＦＲＡＭのメモリセルはＤＲＡ
Ｍ：dynamic random access memoryのメモリセルと同様
に構成されており、すなわち各メモリセルは選択トラン
ジスタおよびメモリキャパシタを有している。ただしメ
モリキャパシタはＤＲＡＭとは異なって強誘電性の誘電
体を有している。
【０００３】上述の米国特許第５４２４９７６号明細書
によれば、この種のメモリの機能の概略が次のように説
明されている。メモリセルはビット線、ワード線、およ
びプレート形線路セグメントの交点に配置されている。
複数のメモリセルの選択は所属のワード線を活性化して
所属のプレート形線路セグメントにパルスを印加するこ
とにより行われる。メモリセルはそれぞれ複数のビット
線を有する共通の列に配属されている。ここでプレート
形線路セグメントはスイッチング素子として機能するト
ランジスタを介して制御線路に接続されており、この制
御線路の電位はメモリに印加される列アドレスに依存す
る。スイッチングトランジスタのゲートは各プレート形
線路セグメントのメモリセルに配属されたワード線に接
続されている。したがって、所属のワード線が相応のメ
モリセルを選択するために活性化されると、プレート形
線路は相応のプレート形線路セグメントに接続される。
この場合スイッチングトランジスタは導通状態にある。
そうでない場合にはスイッチングトランジスタは阻止さ
れ、相応のプレート形線路セグメントは所定の電位を有
する制御線路から分離される。分離される場合には、メ
モリキャパシタの一方の電極に接続されたプレート形線
路セグメントはフローティング状態となる。すなわち、
この線路は所定の電位を有さない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、前述
の形式の集積メモリを提供して、公知のメモリよりもエ
ラーを発生しにくくすることである。
【０００５】
【課題を解決するための手段】この課題は、ドライバユ
ニットが設けられており、このドライバユニットを介し
て列選択線路とプレート形線路セグメントとが接続され
ており、ドライバユニットは所属の列選択線路の電位お
よび接続されたプレート形線路セグメントのワードアド
レスに依存してメモリのそれぞれの動作状態に対して定
められた値の電位を形成する構成の集積メモリにより解
決される。
【０００６】
【発明の実施の形態】有利な実施形態ないし実施態様は
従属請求項の対象となっている。
【０００７】前述の特徴によりプレート形線路セグメン
トのフローティングを阻止できる。これによりプレート
形線路セグメントに対して平行に延在する線路（例えば
ワード線路）のクロストークに基づくプレート形線路セ
グメントへの障害影響が回避される。クロストークは特
に、相応する線路間の間隔がきわめて小さい、高密度の
集積メモリで発生する。プレート形線路セグメントの電
位は接続されたメモリセルを選択する場合にも接続され
たメモリセルを選択しない場合にもつねに所定の値に維
持されるので、クロストークに基づくセグメントの電位
への影響は全く生じないか、少なくともきわめて僅かし
か生じない。本発明のメモリでは、メモリのそのつどの
動作状態におけるプレート形線路セグメントでの所定の
電位値はドライバユニットを設けることによって得られ
る。ドライバユニットは出力信号を形成し、この出力信
号はドライバユニットの入力信号に依存してつねに所定
の値を取る。さらに上述の米国特許第５４２４９７６号
明細書では、このようなドライバユニットではなく、阻
止状態で作用するスイッチングトランジスタしか示され
ておらず、これでは接続されたプレート形線路セグメン
トはフローティング状態となってしまう。
【０００８】本発明の有利な実施形態によれば、プレー
ト形線路セグメントはビット線に対して平行に延在して
おり、各ドライバユニットと２つのプレート形線路セグ
メントとの間に配置されたマルチプレクサが設けられて
おり、このマルチプレクサはワードアドレスに依存して
ドライバユニットと所属の２つのプレート形線路セグメ
ントとを接続している。この実施形態では、各ドライバ
ユニットに所属のマルチプレクサを介して２つのプレー
ト形線路セグメントが配属されている。したがってプレ
ート形線路セグメントごとに１つずつ個別のドライバユ
ニットが設けられる場合であっても僅かな個数のドライ
バユニットしか必要とならない。もちろんドライバユニ
ットを相応のマルチプレクサを介して多数のプレート形
線路セグメントに配属してもよい。
【０００９】本発明の別の実施形態によれば、プレート
形線路セグメントは第１のワイヤリング面に配置されて
おり、かつワード線の方向で分離領域によって相互に分
離されている。さらに第２のワイヤリング面でワード線
に対してほぼ垂直に相互に規則的な間隔を置いて配置さ
れた線路状構造体が設けられている。ここでビット線は
第１のワイヤリング面に延在するプレート形線路セグメ
ントに対して平行に配置された線路状構造体によって形
成されており、一方、第１のワイヤリング面に延在する
分離領域に対して平行に配置された線路状構造体はダミ
ー構造体であってメモリセルには接続されていない。
【００１０】この実施形態では、規則的な間隔を置いて
第２のワイヤリング面に配置された線路状構造体により
均一かつ技術的な問題のない製造過程が保証される。た
だしその際に全ての線路状構造体をビット線として用い
るのではなく、第１のワイヤリング面で所属のプレート
形線路セグメントが配属された線路状構造体のみを用い
る。通常ビット線を形成しない線路状構造体は単に製造
プロセスを簡単化するために用いられるのみであるた
め、いわゆる“ダミー構造体”となり、完成した集積回
路では電気的な機能を果たさない。
【００１１】特に有利には前述の実施形態では、第２の
ワイヤリング面で各分離領域に対して平行に唯一の個々
のダミー構造体のみが配置され、このダミー構造体は隣
接するビット線の２つのグループを相互に分離する。こ
の手段によりプレート形線路セグメント間に比較的狭い
分離領域が設けられ、このプレート形線路セグメントに
は第２のワイヤリング面で相互に規則的な間隔を置いて
配置された線路状構造体がただ１つだけ配属される。こ
れにより最もコンパクトな構造の集積メモリが得られ
る。
【００１２】
【実施例】本発明を以下に図示の実施例に則して詳細に
説明する。
【００１３】本発明は請求項１の上位概念記載の全ての
メモリでの適用に適している。つまりビット線、ワード
線、およびプレート形線路セグメントに接続されたメモ
リセルを備えたメモリに適している。以下に本発明をＦ
ＲＡＭタイプの集積メモリに関する実施例に則して説明
する。
【００１４】図１には列デコーダＣＤＥＣおよび行デコ
ーダＲＤＥＣを備えた集積メモリが示されており、列デ
コーダは印加される列アドレスＣＡＤＲに依存して列選
択線路ＣＳＬｉを活性化し、行レコーダは行アドレスＲ
ＡＤＲに依存してワード線ＷＬｉを活性化する。メモリ
はセルフィールドＡＲ０、ＡＲ１として配置されたメモ
リセルＭＣを有しており、このメモリセルはビット線Ｂ
Ｌｉ、ワード線ＷＬｉ、およびプレート形線路セグメン
トＰＬｉの交点に位置する。プレート形線路セグメント
ＰＬｉは図１では幅広の条片として示されている。
【００１５】図３には図１のメモリセルＭＣのメモリセ
ルの構造が示されている。このメモリセルは選択トラン
ジスタＴおよびメモリキャパシタＣを有しており、この
メモリキャパシタは強誘電性の誘電体を有している。メ
モリセルＭＣに配属されたビット線ＢＬｉはトランジス
タＴの制御可能区間を介してメモリキャパシタＣの一方
の電極に接続されている。メモリキャパシタＣの他方の
電極はメモリセルに配属されたプレート形線路セグメン
トＰＬｉに接続されている。選択トランジスタＴのゲー
トは所属のワード線ＷＬｉに接続されている。
【００１６】図１のメモリではそれぞれ４つのビット線
ＢＬ０．．．３、ＢＬ４．．．７、ＢＬ８．．．１１が
共通の列に配属されている。１つの列の４つのビット線
全てが割り当てられた列選択信号ＣＳＬｉによってトラ
ンジスタＡを介して選択可能である。各ビット線路ＢＬ
ｉは所属のセンスアンプＳＡおよび相応のトランジスタ
Ａを介して４つのローカルデータ線路ＬＤＱのうちの１
つに接続されており、これらのローカルデータ線路を介
してメモリからのデータおよびメモリ外へ出力されるデ
ータが伝送される。トランジスタＡのゲートは相応の列
選択線路ＣＳＬｉに接続されている。実際にはセンスア
ンプＳＡにはそれぞれ２つのビット線ＢＬｉが配属さ
れ、これらのビット線は共通してビット線対を形成して
いる。図示を簡単にするために図１にはそれぞれ各ビッ
ト線対の第２のビット線しか示していない。さらにトラ
ンジスタＡおよびローカルデータ線路ＬＤＱは下方のメ
モリセルＡＲ１に対してしか示していない。
【００１７】図１によれば列選択線路ＣＳＬｉは各ドラ
イバユニットＤＲＶｉを介して各メモリセルフィールド
ＡＲｉのプレート形線路セグメントＰＬｉのそれぞれに
接続されている。各ドライバユニットＤＲＶｉにはさら
にブロック選択信号ＢＳ０、ＢＳ１が供給される。セル
フィールドＡＲ０、ＡＲ１に対してそれぞれブロック選
択信号ＢＳ０、ＢＳ１が設けられている。ブロック選択
信号ＢＳ０、ＢＳ１は同様に行デコーダＲＤＥＣによっ
て行アドレスＲＡＤＲに依存して形成される。ここで上
方のセルフィールドＡＲ０のブロック選択信号ＢＳ０は
このセルフィールドＡＲ０に割り当てられたワード線信
号ＷＬ０〜ＷＬ１２７の論理ＮＯＲ結合に相応する。同
様に下方のセルフィールドＡＲ１に割り当てられたブロ
ック選択信号ＢＳ１はこのセルフィールドＡＲ１に割り
当てられたワード線信号ＷＬ１２８〜ＷＬ２５５の論理
ＮＯＲ結合に相応する。すなわち相応のブロック選択信
号ＢＳ０、ＢＳ１は、所属のワード線ＷＬ０〜ＷＬ１２
７ないしＷＬ１２８〜ＷＬ２５５がハイレベルを有さな
い場合につねにハイレベルを取る。
【００１８】図２には図１のドライバユニットＤＲＶｉ
のうち１つのドライバユニットの構造が示されている。
例として図１の下方のセルフィールドＡＲ１に配属され
たドライバユニットＤＲＶ１０が示されている。所属の
列選択線路ＣＳＬ０はＰチャネル型の第１のトランジス
タＴ１を介して所属のプレート形線路セグメントＰＬ１
０に接続されている。プレート形線路セグメントＰＬ１
０はさらにＮチャネル型の第２のトランジスタＴ２を介
してアースに接続されている。第２のトランジスタＴ２
に対して平行にＮチャネル型の第３のトランジスタＴ３
が配置されている。第１のトランジスタＴ１および第２
のトランジスタＴ２のゲートには所属のブロック選択信
号ＢＳ１が印加される。第３のトランジスタＴ３のゲー
トは反転列選択線路／ＣＳＬ０に接続されている。
【００１９】図１では図２に示されている反転列選択線
路／ＣＳＬ０は解りやすくするために示していない。図
１の各列選択線路ＣＳＬｉにはそれぞれ平行に延在する
反転列選択線路／ＣＳＬｉが配属されており、後者の反
転列選択線路／ＣＳＬｉはいずれの時点でも対応する列
選択線路ＣＳＬｉの電位に対して反転された電位を有す
る。本発明の別の実施例では、この反転した電位は各メ
モリセルフィールドＡＲｉでローカルに形成することも
でき、反転列選択線路／ＣＳＬｉは比較的短く設計され
る。
【００２０】図２からは、対応するブロック選択信号Ｂ
Ｓ１がローレベルを有しかつ対応する列選択信号ＣＳＬ
０がハイレベルを有する場合にのみ、プレート形線路セ
グメントＰＬ１０がハイレベルを有することがわかる。
ブロック選択信号ＢＳ１は相応のセルフィールドＡＲ１
に配属されたワード線ＷＬ１２８〜ＷＬ２５５がハイレ
ベルを有する場合にローレベルを有する。他の全ての場
合、すなわち列選択信号ＣＳＬ０がローレベルを有する
場合またはブロック選択信号ＢＳ１がハイレベルを有す
る場合（これは当該のセルフィールドＡＲ１のワード線
ＷＬ１２８〜ＷＬ２５５がワード線デコーダＲＤＥＣに
よって活性化されているケースである）には、プレート
形線路セグメントＰＬ１０はローレベルを有する。プレ
ート形線路セグメントＰＬ１０がローレベルである場合
にはこれに接続されたメモリセルＭＣは選択されず、ハ
イレベルである場合にメモリセルＭＣが選択される。す
なわちメモリセルＭＣが選択される場合にも選択されな
い場合にもこのメモリセルに接続されたプレート形線路
セグメントが所定のレベルを有し、決してフローティン
グ状態とはならないことを意味する。
【００２１】図４には本発明の別の実施例のレイアウト
が示されている。隣接する５つのセルフィールドＡＲ０
〜ＡＲ５が示されている。この実施例ではそれぞれ２つ
の隣接するセルフィールドＡＲ０、ＡＲ１；ＡＲ２、Ａ
Ｒ３；ＡＲ４、ＡＲ５がそれぞれ同じセンスアンプＳＡ
を用いる（いわゆる共有センスアンプコンセプト：shar
ed sense amplifier concept）。この共有センスアンプ
コンセプトは例えばＤＲＡＭの技術者にはすでに知られ
ている。さらに第２のセンスアンプＳＳＡが示されてお
り、これはローカルなデータ線路ＬＤＱを介して（図１
を参照）センスアンプＳＡによって駆動されるデータを
増幅するために用いられる。さらに図４には、列選択信
号ＣＳＬｉを形成するのに用いられる列デコーダＣＤＥ
Ｃの配置構成が示されており、列選択信号は相応の選択
線路を介して６つのセルフィールドＡＲｉの全てに供給
される。図４のメモリでは複数個のドライバユニットＤ
ＲＶが列選択線路ＣＳＬｉを介して相応のプレート形線
路セグメントＰＬｉに接続され（図１を参照）、それぞ
れ隣接する２つのセルフィールドＡＲ１、ＡＲ２；ＡＲ
３、ＡＲ４に配属される。センスアンプＳＡの条片およ
びドライバユニットＤＲＶの条片は交互にそれぞれ隣接
するセルフィールドＡＲｉ間に配置される。
【００２２】図６にはドライバユニットＤＲＶ’が示さ
れており、このユニットは図４のメモリではＤＲＶの記
号で示された条片として配置されている。これらの各ド
ライバユニットＤＲＶｉには２つの隣接するセルフィー
ルドＡＲ０、ＡＲ１のプレート形線路セグメントＰＬ
１、ＰＬ１０が配属されている。ドライバユニットＤＲ
Ｖ’は図２に示されたドライバユニットＤＲＶ１０と同
様に構成されており、マルチプレクサＭＵＸを介して対
応するプレート形線路セグメントＰＬ０、ＰＬ１０に接
続されている。第１のトランジスタＴ１および第２のト
ランジスタＴ２のドレインに接続されたドライバユニッ
トＤＲＶ’の出力側はＮチャネルトランジスタＮを介し
て２つのプレート形線路セグメントＰＬ０、ＰＬ１０に
接続されている。２つのプレート形線路セグメントＰＬ
０、ＰＬ１０はＰチャネルトランジスタＰを介してアー
スに接続されている。ＮチャネルトランジスタＮおよび
ＰチャネルトランジスタＰのゲートは同じプレート形線
路セグメントＰＬ０またはＰＬ１０に配属されており、
このトランジスタにはマルチプレクサＭＵＸに割り当て
られている２つの制御信号ＭＵＸＬ、ＭＵＸＲが印加さ
れる。制御信号ＭＵＸＬ、ＭＵＸＲはそれぞれのセルフ
ィールドＡＲ０、ＡＲ１に属するワード線信号ＷＬ０〜
ＷＬ１２７またはＷＬ１２８〜ＷＬ２５５の論理ＯＲ結
合に相応し、これらの制御信号により２つのプレート形
線路セグメントＰＬ０、ＰＬ１０のうち一方が選択され
る。図６のＰチャネルトランジスタＰによれば、それぞ
れ選択されなかったプレート形線路セグメントＰＬ０、
ＰＬ１０が所属のＮチャネルトランジスタＮが阻止され
る場合にも所定の電位（すなわちアース電位）を有する
ように制御される。
【００２３】図５には図１のセルフィールドＡＲ０のレ
イアウトの概略図が示されている。ここにはビット線Ｂ
Ｌｉ、ワード線ＷＬｉ、およびプレート形線路セグメン
トＰＬｉが示されている。プレート形線路セグメントＰ
Ｌｉは第１のワイヤリング面に白金から形成されて配置
され、ビット線ＢＬｉに対して平行に、すなわち図５で
は左方から右方へ延在している。
【００２４】このメモリは“スタックドキャパシタ”タ
イプのものである。プレート形線路セグメントはメモリ
キャパシタの上方の電極を形成している。プレート形線
路セグメントＰＬｉは分離領域１０によって相互に分離
されており、この分離領域には相応のワイヤリング面の
白金が存在しない。ワード線ＷＬｉはビット線ＢＬｉお
よびプレート形線路セグメントＰＬｉに対して垂直に、
すなわち図５では上方から下方へ延在している。ビット
線ＢＬｉはメモリの第２のワイヤリング面（例えば金属
化面）に配置されており、一方ワード線ＷＬｉは第３の
ワイヤリング面例えばポリシリコン面に延在している。
【００２５】ビット線ＢＬｉは規則的な間隔を置いて相
互に平行に配置された線路状構造体により第２のワイヤ
リング面に形成されている。ただし各線路状構造体が１
つのビット線ＢＬｉを形成しているわけではない。それ
ぞれ２つのビット線ＢＬ０、／ＢＬ０またはＢＬ１、／
ＢＬ１が共通してビット線対を形成し、別の線路状構造
体Ｄによって隣接するビット線対から相互に分離され
る。この別の線路状構造体Ｄは第２のワイヤリング面で
第１のワイヤリング面に配置されたプレート形線路セグ
メントＰＬ０、ＰＬ１間の分離領域１０に対して平行に
存在している。この付加的な線路状構造体Ｄはダミー構
造体であり、完成したメモリ内では電気的な機能を果た
さない。
【００２６】図５のビット線ＢＬｉ、／ＢＬｉおよびダ
ミー構造体Ｄは前述したように規則的な間隔を置いて第
２のワイヤリング面に配置されている。これによりこう
した構造体の問題のない製造が達成され、精度の大きな
ビット線を形成することができる。図５にはそれぞれ２
つの隣接する列の１つのビット線対が示されているのみ
であり、この列には異なる列アドレスが割り当てられて
いる。当該の列の他方のビット線対は図示のビット線対
に対して平行にメモリの第２のワイヤリング面に延在し
ている。各列のビット線と隣接する列のビット線とはダ
ミー構造体によって相互に分離されている。第２のワイ
ヤリング面に配置された各列のビット線はそれぞれ第１
のワイヤリング面で平行に延在するプレート形線路セグ
メントに割り当てられている。
【００２７】図５にはビット線コンタクトＶ１が示され
ており、このビット線コンタクトを介してビット線ＢＬ
ｉ、／ＢＬｉとメモリセルＭＣの対応する選択トランジ
スタＴとが接続されている。さらにメモリキャパシタＣ
の下方電極Ｅが図５のメモリセルＭＣから見てとれる。
この実施例ではメモリキャパシタは積層キャパシタ（ス
タックドキャパシタ）として実現されている。
【００２８】図５では分離領域１０はプレート形線路セ
グメントＰＬ０、ＰＬ１の間で所定の幅を有しており、
この幅は線路状構造体Ｄが第２のワイヤリング面で有す
る幅に相応する。これによりきわめてコンパクトなメモ
リ構造が得られる。
【００２９】本発明の別の実施例ではもちろんダミー構
造体Ｄを異なる列のビット線の間に設けてもよい。
【００３０】ダミー構造体Ｄは“ダミービット線”とし
て理解することができ、これに接続されたコンタクトお
よび拡散部は“ダミーコンタクト”および“ダミー拡散
部”となる。これらは電気的な機能を有さない。
【図面の簡単な説明】
【図１】集積メモリの第１の実施例を示す図である。
【図２】図１に示されたメモリのドライバユニットを示
す図である。
【図３】図１に示されたメモリのメモリセルを示す図で
ある。
【図４】本発明のメモリの別の実施例のレイアウトを複
数の隣接するメモリフィールドとともに示した図であ
る。
【図５】複数の隣接するワード線、ビット線、およびプ
レート形線路セグメントのレイアウトを示す図である。
【図６】図４に示された実施例のメモリに対する所属の
マルチプレクサを備えたドライバユニットを示す図であ
る。
【符号の説明】
ＤＲＶ１０ ドライバユニット Ｔ１、Ｔ２、Ｔ３ トランジスタ ＰＬ１０ プレート形線路セグメント ＣＳＬ０ 列選択線路 ／ＣＳＬ１ 反転列選択線路 ＢＳ１ ブロック選択信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル（ＭＣ）と、列デコーダ（Ｃ
    ＤＥＣ）と、行デコーダ（ＲＤＥＣ）とを有しており、 前記メモリセルはワード線（ＷＬｉ）、ビット線（ＢＬ
    ｉ）、およびプレート形線路セグメント（ＰＬｉ）の交
    点に配置され、かつそれぞれ少なくとも１つのメモリキ
    ャパシタ（Ｃ）と選択トランジスタ（Ｔ）とを備えてお
    り、 前記メモリキャパシタはそれぞれ第１の電極および第２
    の電極を有しており、第１の電極はプレート形線路セグ
    メント（ＰＬｉ）に接続されており、第２の電極は所属
    の選択トランジスタ（Ｔ）を介してビット線（ＢＬｉ）
    に接続されており、 前記選択トランジスタ（Ｔ）はそれぞれ制御端子を有し
    ており、該制御端子はワード線（ＷＬｉ）に接続されて
    おり、 前記ビット線は列（ＢＬ０．．．３、ＢＬ４．．．７）
    としてまとめられており、該列は列選択線路（ＣＳＬ
    ｉ）を介して選択可能であり、 前記列デコーダは列アドレス（ＣＡＤＲ）に依存して列
    選択線路（ＣＳＬｉ）を駆動するために用いられ、 前記行デコーダはワードアドレス（ＷＡＤＲ）に依存し
    てワード線（ＷＬｉ）を駆動するために用いられる、集
    積メモリにおいて、 ドライバユニット（ＤＲＶｉ）が設けられており、該ド
    ライバユニットを介して列選択線路（ＣＳＬｉ）とプレ
    ート形線路セグメント（ＰＬｉ）とが接続されており、 前記ドライバユニットは所属の列選択線路（ＣＳＬｉ）
    の電位および接続されたプレート形線路セグメント（Ｐ
    Ｌｉ）のワードアドレス（ＲＡＤＲ）に依存してメモリ
    のそれぞれの動作状態に対して定められた値の電位を形
    成する、ことを特徴とする集積メモリ。
  2. 【請求項２】 プレート形線路セグメント（ＰＬｉ）は
    ビット線（ＢＬｉ）に対して平行に延在しており、各ド
    ライバユニット（ＤＲＶ’）と２つのプレート形線路セ
    グメント（ＰＬｉ）との間に配置されたマルチプレクサ
    （ＭＵＸ）が設けられており、該マルチプレクサ（ＭＵ
    Ｘ）はワードアドレス（ＲＡＤＲ）に依存してドライバ
    ユニット（ＤＲＶ’）と所属の２つのプレート形線路セ
    グメントとを接続している、請求項１記載の集積メモ
    リ。
  3. 【請求項３】 反転列選択線路（／ＣＳＬｉ）が設けら
    れており、該反転列選択線路はそれぞれ１つの列選択線
    路（ＣＳＬｉ）に配属されており、該反転列選択線路の
    電位は所属の列選択線路の電位に対して反転されてお
    り、 ドライバユニット（ＤＲＶ’）はそれぞれ第１の導電型
    の第１のトランジスタ（Ｔ１）と第２の導電型の第２の
    トランジスタ（Ｔ２）と第２の導電型の第３のトランジ
    スタ（Ｔ３）とを有しており、 前記第１のトランジスタ（Ｔ１）および第２のトランジ
    スタ（Ｔ２）はそれぞれ制御可能区間、ドレイン、およ
    び制御端子を有しており、前記制御可能区間は第１の電
    位（ＶＣＣ）と各ドライバユニット（ＤＲＶ’）に属す
    る列選択線路（ＣＳＬｉ）との間の直列回路として配置
    されており、前記ドレインは所属のマルチプレクサ（Ｍ
    ＵＸ）の入力側に接続されており、前記制御端子にはブ
    ロック選択信号（ＢＳ）が接続され、該ブロック選択信
    号はワード線（ＷＬｉ）のグループの活性化信号の論理
    ＮＯＲ結合に相応しており、 前記第３のトランジスタ（Ｔ３）は制御可能区間および
    制御入力側を有しており、前記制御可能区間は第１の電
    位（ＶＣＣ）と所属のマルチプレクサ（ＭＵＸ）の入力
    側との間に配置されており、前記制御入力側は所属の反
    転列選択線路（／ＣＳＬｉ）に接続されている、請求項
    ２記載の集積メモリ。
  4. 【請求項４】 プレート形線路セグメント（ＰＬｉ）は
    第１のワイヤリング面に配置されており、かつワード線
    （ＷＬｉ）の方向で分離領域（１０）によって相互に分
    離されており、 第２のワイヤリング面でワード線に対してほぼ垂直に相
    互に規則的な間隔で配置された線路状構造体が設けられ
    ており、 ビット線（ＢＬｉ）は第１のワイヤリング面に延在する
    プレート形線路セグメント（ＰＬｉ）に対して平行に配
    置された線路状構造体によって形成されており、 第１のワイヤリング面に延在する分離領域（１０）に対
    して平行に配置された線路状構造体はダミー構造体
    （Ｄ）であり、該ダミー構造体はメモリセル（ＭＣ）に
    接続されていない、請求項１記載の集積メモリ。
  5. 【請求項５】 第２のワイヤリング面では各分離領域
    （１０）に対して平行にそれぞれ個々のダミー構造体
    （Ｄ）が配置されており、該ダミー構造体は隣接するビ
    ット線（ＢＬｉ）の２つのグループを相互に分離してい
    る、請求項４記載の集積メモリ。
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