KR100937311B1

KR100937311B1 - 집적 장치, 집적 회로 장치, 내장된 메모리를 가지는 집적회로 및 강자성 메모리 셀의 구동 방법

Info

Publication number: KR100937311B1
Application number: KR1020030032781A
Authority: KR
Inventors: 리케스유르겐티; 맥아담스휴피; 그레이스제임스더블유; 서머펠트스코트알; 란함랄프에이치알
Original assignee: 애질런트 테크놀로지스, 인크.; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 2002-05-24
Filing date: 2003-05-23
Publication date: 2010-01-18
Also published as: US20030218898A1; JP2004005979A; KR20030091761A; US6667896B2; DE10312678A1

Abstract

집적형 회로 장치(integrated circuit device)는 어레이 내의 플레이트 라인(plate line)이 그룹화되는 강자성 메모리 셀(ferroelectric memory cells)의 2차원적 어레이를 포함한다. 플레이트 라인의 그룹화는 더 큰 플레이트 라인 드라이버(CMOS 드라이버 인버터(CMOS driver inverters) 등)의 사용에 적용된다. 각각의 플레이트 라인 그룹은 어레이 내의 메모리 셀의 전체 행이 아닌 일부 행과, 어레이 내의 메모리 셀의 전체 열이 아닌 일부 열을 포함 할 수 있다.

Description

집적 장치, 집적 회로 장치, 내장된 메모리를 가지는 집적 회로 및 강자성 메모리 셀의 구동 방법{GROUPED PLATE LINE DRIVE ARCHITECTURE AND METHOD}

도 1은 본 발명에서 사용된 타입의 FeRAM 어레이에 대한 개략도,

도 2는 알려진 전역 플레이트 라인 드라이버(global plate line driver) 구조를 사용한 플레이트 라인 접속에 대한 개략도,

도 3은 알려진 분할형 플레이트 라인 드라이버 구조를 사용한 플레이트 라인 드라이버의 개략도,

도 4는 알려진 국부 플레이트 라인 드라이버(local plate line driver) 구조를 사용한 플레이트 라인 드라이버의 개략도,

도 5는 본 발명에 따른 FeRAM 메모리 어레이를 구동시키기 위해 플레이트 라인 그룹의 한 세그먼트(segment)에 대한 플레이트 라인 드라이버의 회로 설계에 관한 개략도,

도 6은 도 5의 세그먼트 내에서 사용되는 디코더와 CMOS 회로의 개략도,

도 7은 본 발명에 따른 FeRAM 어레이 내에서 사용되는 플레이트 라인 그룹의 설계에 대한 개략도.

도면의 주요 부분에 대한 부호의 설명

12, 14, 16, 18 : 메모리 셀 32, 34 : 비트 라인

24, 26 : 플레이트 라인 28, 30 : 워드 라인

10 : FeRAM 어레이 20 : 패스 트랜지스터

본 발명은 일반적으로 메모리 장치에 관한 것이며, 보다 구체적으로는 강자성 랜덤 액세스 메모리 셀(ferroelectric random access memory cells) 어레이 내부의 강자성 캐패시터(ferroelectric capacitors)를 구동하는 것에 관한 것이다.

집적형 메모리 기법에는 다수의 서로 다른 타입이 존재한다. 특정한 애플리케이션에서, 메모리 타입의 선택은 애플리케이션의 조건에 의존한다. 큰 셀 크기의 SRAM이 수용가능한 경우, 작지만 빠른 데이터 저장 및 데이터 복원에 정적 랜덤 액세스 메모리(static random access memory : SRAM)가 가장 적합한 반면에, 주기적 메모리 재생(periodic memory refreshing)이 문제가 되지 않을 경우, 조밀한 데이터 저장을 위해서 동적 랜덤 액세스 메모리(dynamic random access memory : DRAM)를 사용하는 것이 전형적이다. 플래시 메모리(flash memory)는 데이터의 비휘발성 저장(non - volatile storage)을 제공하여, 전원이 차단된 후에도 데이터가 유효하게 한다. 애플리케이션에 따라 메모리 기법을 선택하는 것은, 시스템 온 칩(system on a chip : SOC) 설계 등과 같이 동일한 집적형 회로 칩(integrated circuit chip) 내에서 이러한 필요성이 대두될 때 더 어려워진다. 어려움 중의 하나는, 상이한 메모리 기법은 자체의 성능을 최대화하기 위해서 개별적으로 상이한 제조 단계와 전용 프로세스를 필요로 한다는 것이다.

단일 집적형 회로 칩 내에서 3가지 메모리 기법(즉, DRAM, SRAM, 플래시) 전부의 이점을 활용하고자할 때에 발생되는 어려움에 대한 한가지 해결책은 강자성 랜덤 액세스 메모리(FeRAM)로 지칭되는 메모리 기법을 사용하는 것이다. FeRAM은 DRAM과 같이 높은 데이터 밀도를 제공하고, DRAM과는 다르게 주기적인 메모리 재생을 필요로 하지 않으며, 플래시 메모리와 유사하게 전원이 차단되었을 때에 데이터를 유지한다.

도 1을 참조하면, FeRAM 어레이(10)의 일부분이 4개의 메모리 셀(12, 14, 16, 18)을 포함하는 것으로 도시되어 있다. FeRAM 어레이 내에서, 메모리 셀은 행과 열로 배치된다. 단순한 예로서, 메모리 셀에는 512개의 행과 1024개의 열이 있을 수 있다. 각 FeRAM 메모리 셀은 패스 트랜지스터(pass transistor)(20) 및 강자성 캐패시터(22)를 포함한다. 본 기술 분야에서 잘 알려져 있듯이, 강자성 캐패시터(22) 내의 데이터 저장은 "0" 또는 "1" 상태로 전하 분극(charge polarization)시키는 것에 의해 이루어진다. 도 1에 도시된 위치 배정(orientation)에서, 강자성 캐패시터(22)의 하부 전극은 플레이트 전극(plate electrode)으로 지칭된다. 플레이트 라인(plate line : PL)(24, 26)은 행 내에 있는 각 캐패시터의 플레이트 전극을 연결시킨다. 이와 유사하게, 워드 라인(WL)(28, 30)은 동일 행의 모든 패스 트랜지스터 게이트를 결합시킨다. 비트 라인(BL)(32, 34)은 특정한 열의 대응되는 소스/드레인(source/drains)을 전부 접속시켜서, 강자성 캐패시터에서 데이터가 판독될 수 있게 한다. 일례로서, 제 1 메모리 셀(12)의 강자성 캐패시터(22)를 "0" 상태로 분극시키기 위해서, 대응되는 비트 라인(32)은 "0"으로, 적절한 플레이트 라인(24)은 "1"로 설정되는 한편, 이 셀의 패스 트랜지스터(20)는 제 1 워드 라인(28)을 경유하여 활성화된다. 반면에, 메모리 셀(12)의 동일한 강자성 캐패시터(22)를 "1" 상태로 분극시키기 위해서, 워드 라인(28)은 패스 트랜지스터를 활성화시키고, 비트 라인(32)은 "1"로 강제되며, 적절한 플레이트 라인(24)은 캐패시터의 플레이트 전극에 "0"을 강제한다. 판독 동작에서, 강자성 캐패시터의 플레이트 전극은 "하이(high)"로 펄스화(pulsed)되고, 캐패시터는 "1" 또는 "0"과 연관된 분극 전하를 메모리 셀 패스 트랜지스터를 통해서 비트 라인으로 덤핑(dumping)시킬 것이다.

FeRAM 어레이(10)의 설계 내에서 한가지 핵심점은 플레이트 라인(24, 26)을 구동시키기 위한 플레이트 라인 구조의 선택이다. 가능성 있는 한 방법으로서, 전역 플레이트 라인 드라이버(global plate line driver)가 모든 플레이트 라인에 접속되어, 행이 동일한 접속부를 공유하는 방법이 있다. 단일 드라이버(36)가 512개의 행에 접속된 것을 도시하는 도 2에 전역 플레이트 라인 구조를 나타내었다. 이 구조의 장점은, 단일 드라이버(36)가 다량의 칩 면적(chip real estate)을 필요로 하지 않으므로, 요구되는 면적 효율성(area efficiency)이 상대적으로 높다는 것이다. 이 구조의 단점은, 임의의 한 시점에서 하나의 활성화된 행과 511개의 선택되 지 않은 행(그럼에도, 전체 용량성 부하(capacitive load)에 기여함)이 존재한다는 것이다. 그에 따른 상대적으로 높은 용량성 부하는 플레이트 라인 신호의 상승(rise) 및 하강(fall) 시간을 늦춘다. 그러므로, FeRAM 어레이의 속도는 그에 따라서 늦춰져야 한다. 또 다른 단점은, 모든 접속된 메모리 셀은 선택되지 않았을 때에도, 방해 펄스(disturb pulses)의 영향을 받기 때문에, 어레이 내의 모든 강자성 캐패시터의 플레이트 전극은 플레이트 드라이버(36)가 순환함에 따라서 주기적으로 방해 펄스의 영향을 받는다.

이와 다른 플레이트 라인 구조가 도 3에 도시되어 있다. 이러한 분할형 구조에서는, 단일 전역 플레이트 라인 드라이버(38)가 존재하지만 모든 국부 플레이트 라인(local plate line : LPL)은 전송 게이트(transmission gate)(40)를 통해서 드라이버로 접속된다. 전형적으로, 전역 플레이트 드라이버(38)가 CMOS(complementary metal oxide semiconductor) 장치이면, 전송 게이트는 NMOS(n - channel metal oxide semiconductor) 장치이다. 도 2의 구조에 비해서 도 3의 구조의 장점은, 전송 게이트를 사용하여 전역 플레이트 라인 드라이버(38)의 용량성 부하를 감소시켜서 메모리 어레이의 구동 속도가 증가된다는 것이다. 단점은, NMOS 전송 게이트가 NMOS 장치의 임계값(threshold)을 초과하기 위해서, 자체의 트랜지스터 게이트에서 전압의 승압(voltage boosting)을 필요로 한다는 것이다. 저 전압 회로에 대한 필요성이 증대될수록, 이 전압의 승압에 대한 요구는 자체의 중요성만큼이나 증대될 것이다. 다른 문제점은, 선택되지 않은 라인을 전기적 접지(electrical ground)로 연결시키기 위해서 추가적인 회로가 사용되지 않으면, 선택되지 않은 비트 라인이 전기적으로 "부동(float)" 상태가 된다는 것이다.

도 4에 또 다른 플레이트 라인 구조를 나타내었다. 이 구조에서, 강자성 메모리 어레이의 각 행은 분리된 플레이트 라인 드라이버(42)를 가진다. 드라이버는 도 3을 참조하여 설명된 전압의 승압을 필요로 하는 NMOS 장치일 수 있다. 그러므로, 낮은 전압을 인가하는 구조를 사용하는 것은 어려운 일이다. 더욱이, 다수의 드라이버는 메모리 어레이의 면적 효율성을 감소시킨다.

전송 게이트 또는 플레이트 라인 드라이버의 사용을 설명하지 않은 반면에, FeRAM 메모리 어레이 내에서 플레이트 전극을 접속하는 이와 다른 구성이

에 의한 미국 특허 제 6,314,018에 개시되어 있다. 구체적으로, 이 특허는 하나 이상의 워드 라인 행(또는 이와 다르게 하나 이상의 비트 라인 열)의 전체 플레이트 전극이 접속되어 플레이트 라인 세그먼트(plate line segment)를 형성하는 구성에 대해 설명한다.

서로 다른 종래 기술 구조의 유용성은, 이용 가능한 칩 면적 및 대상 공급 전압(target supply voltage)(예를 들면, 저 전압 인가 등)을 포함하는 다양한 인자에 따라, FeRAM 메모리 어레이 설계자가 구조를 선택할 수 있게 한다. 그러나 각 구조는 역시 단점을 가지고 있다. 저 전압을 가능하게 하고, 영역의 효율적인 구현을 가능하게 하며, 플레이트 드라이버 상에 위치된 용량성 부하를 제어하여 집적 회로를 비교적 빠른 속도로 구동시킬 수 있는 FeRAM 집적형 회로 설계 및 플레이트 구동 방법이 필요하다.

집적 회로 장치는, 강자성 캐패시터의 플레이트 전극으로의 공통 접속부(common connections)에 따라서 그룹화된 n개의 라인×m개의 라인의 메모리 셀을 포함한다. 각 그룹은 하나 이상의 n 라인과 하나 이상의 m 라인을 가진 강자성 캐패시터로의 공유 접속부(shared connections)를 포함한다. 일 실시예에서, n개의 라인은 메모리 셀의 행이고, m개의 라인은 메모리 셀의 열이다. 플레이트 라인 접속부의 다중 행, 다중 열 그룹화는, 전압 관련 조건과 면적 관련 제한을 둘 다 만족시키는 플레이트 라인 드라이브 구조에 대한 선택에 대해 더 큰 융통성을 가질 수 있게 한다.

플레이트 라인 접속부의 각 그룹은 2개 이상의 열과 2개 이상의 행의 강자성 캐패시터를 연결시키는 반면에, 각 그룹은 전형적으로 열의 총 개수 이하의 개수와 행의 총 개수 이하의 개수만큼을 포함한다. 그룹 내에서 열의 수와 행의 수에 대한 선택은, 행 및 열의 총 개수와 플레이트 라인 드라이버의 의도된 타입을 포함하는 요인(factors)에 기반한다. CMOS 플레이트 라인 드라이버는, 패스 트랜지스터(예를 들면 NMOS 트랜지스터)에서 필요한 양보다 더 큰 양의 칩 면적을 필요로 한다. 본 발명의 따른 FeRAM 설계에서는, 요구되는 CMOS 플레이트 라인 드라이버의 수를 최소화하기 위해 큰 그룹을 선택하는 것과, 플레이트 라인 그룹의 모든 행은 연관된 드라이버에 부가된 용량성 부하에 기여하기 때문에 그룹 내의 모든 활성 행에 대한 비활성 행의 수를 포함하지 않는 작은 그룹을 선택하는 것 사이에서 절충한다. 예로서, 512개의 행을 가진 어레이는 각각 32개의 행으로 구성된 플레이트 라인 그룹을 가질 수 있으므로, 적어도 16개(=512/32)개의 플레이트 라인 그룹이 존재할 것이다. 각 그룹이 전체 열의 개수보다 더 작은 개수의 열을 포함한다면, 플레이트 라인 그룹의 전체 숫자는 16의 배수일 것이다. 예를 들면, 1024개의 열이 존재하고, 각 그룹이 64개의 열을 포함한다면, FeRAM 어레이는 16개의 그룹만큼의 폭과 16개의 그룹만큼의 높이를 가질 것이다.

본 발명의 제 1 측면으로서, 플레이트 라인의 그룹화는 CMOS 플레이트 라인 드라이버의 사용을 가능하게 한다. 이러한 드라이버는 NMOS 전송 트랜지스터에 비해서 상당한 양의 면적을 필요로 하지만, 플레이트 라인 그룹화로 CMOS 드라이버의 전체 개수를 조절할 수 있게 된다. 더욱이, 단일 플레이트 라인 드라이버는 1개의 활성 행의 셀과, 비교적 작은 수의 비활성 행의 셀만을 구동시켜야 하므로, 플레이트 라인 당의 용량성 부하는 크게 감소된다. 비활성 행의 부하(load)는 활성 행의 부하의 대량 1%이기 때문에, 특정 CMOS 드라이버 상의 용량성 부하는 다룰 수 있는 정도이다. 전체적인 회로가 집적 회로 칩의 면적과 관련된 한계 내로 유지되는 반면에, CMOS 드라이버에 추가하여, 각 플레이트 라인 그룹은 별도의 디코더와 동작 가능하게 연결될 수 있다. NMOS보다는 CMOS 드라이버를 사용하는 것은, 플레이트 전압을 최대 공급 레벨로 구동시키기 위해서 승압된 게이트 전압의 필요성을 없애기 때문이다. 따라서, 이 구조에서의 저 전압의 인가로 더 낮은 전력 및 더 작은 게이트 산화물 스트레스(stress)를 초래한다.

그러므로, 본 발명의 제 1 측면에 따르면, CMOS 드라이버는 플레이트 라인의 그룹과 1대1로 대응하여 사용된다. 플레이트 라인 그룹은 32개의 워드 라인 행과 연결될 수 있다. 또한, 플레이트 라인 드라이버와 디코더(NAND 게이트 디코더 등) 사이에도 1대1로 대응된다. 각 플레이트 라인 그룹은 모든 열을 통해서 연장되거나 비트 라인 열의 세그먼트만으로 제한될 수도 있다. 반면에, 본 발명의 제 2 측면에 따르면, 플레이트 라인 드라이버의 선택은 CMOS 회로로 제한되지는 않지만, 강자성 캐패시터의 플레이트 전극은 행의 부분적인 그룹과 열의 부분적인 세그먼트를 기반으로 상호 접속(interconnected)된다. 행의 그룹화와 열의 세그먼트화에 기반한 플레이트 전극 접속(connectivity)의 분리는, CMOS 플레이트 라인 드라이버를 사용하지 않을 때에도, 몇몇 애플리케이션에서는 상당한 장점을 제공할 수 있다.

도 5를 참조하면, 플레이트 라인 드라이버 구조의 단일 세그먼트(78)가 도시되어 있다. 가능한 일실시예에서, 이 세그먼트는 512개의 행과 64개의 열을 가진다. 열은 1개의 비트 라인(개방형 비트 라인) 또는 2개의 비트 라인(폴드형(folded) 비트 라인)으로 구성될 수 있다. 본 발명의 범주에서 벗어나지 않는 다른 구성이 사용될 수도 있다.

도 7을 참조하면, 3개의 세그먼트(128, 130, 132)는 상이한 플레이트 라인 그룹으로 분리된 것으로 도시되어 있다. 비트 라인(BLm) 중의 1개와 국부 플레이트 라인(PLn) 중의 1개에 의해서 이등분된 각 원(circle)은 단일 FeRAM 셀을 나타낸다. 도 1을 참조하여 설명된 바와 같이, 각 FeRAM 셀(12, 14, 16, 18)은 스위칭 장치(패스 트랜지스터(20) 등) 및 강자성 캐패시터(22)를 포함한다. 셀의 데이터를 판독하고 셀에 데이터를 기록하기 위해서, 워드 라인 드라이버의 출력단에서의 논리적 하이(logical high)로 연돤된 행 내의 메모리 셀의 행에 있는 패스 트랜지스터를 "턴 온(turn on)"시킨다. 워드 라인 디코더와 워드 라인 드라이버는 접속되어, 특정 세그먼트 내의 대응되는 모든 행을 통해서 패스 트랜지스터를 활성화시킨다. 비트 라인을 경유한 비트 액세스(bit access)는 도 5의 감지 증폭기(sense amplifiers)(98)에 의해서 제어될 수 있다. 여러 DRAM에서 형성된 것과 같은 종래의 인터디지테이트형 열 접근법(interdigitated column approach)이 사용될 수도 있다.

도 5에서, 플레이트 그룹 라인 드라이버(106, 108)는 FeRAM 셀의 플레이트 전극을 구동하기 위해 사용된다. 도시된 실시예에 대한 인코딩 기법(encoding scheme)에서, 글자 "k"는 셀의 다른 세그먼트로부터 특정한 세그먼트를 구별하는 역할을 하는 반면에 글자 "j"는 셀의 특정한 섹션(section)을 구별한다.

각 PLGRPTEN(plate group timed enable) 신호 뒤의 숫자는 16개의 플레이트 그룹 중에서 어느 것이 어드레스되었는지 표시한다. 그러나, 각 플레이트 그룹에 대해서 NAND 게이트 디코더(110)를 사용하면, 세그먼트(78)가 활성화되었을 때에만 연관된 그룹의 32개의 행 내의 강자성 캐패시터의 플레이트 전극으로 액세스하도록 보장한다. 세그먼트(78)가 선택될 때, 제 1 드라이버(112)는 각 NAND 게이트(110)의 한 입력단에 필요한 신호를 공급한다. 구동되는 특정한 플레이트 그룹(PL0∼PL15)은 제 2 입력단에서 자체의 개별적인 PLGRPTEN 신호에 의해서 개시 된다.

크기 면에서, 워드 라인의 피치(pitch)는 0.6㎛일 수 있다. 결과적으로, 각 플레이트 그룹 드라이버와 구동 가능하도록 연관된 32개의 워드 라인은 32×0.6=19.2㎛의 전체 높이를 가진다. 64개의 열을 구동하기 위해서는, 메모리 어레이를 작동시키기 위해서 요구되는 속도에 따라서 40㎛에서 60㎛ 범위 내의 폭을 가진 간단한 p채널 드라이버를 필요로 한다. NAND 게이트 디코딩(NAND gate decoding)을 포함하는 플레이트 그룹 드라이버의 설계에 필요한 폭은 10㎛ 이하일 수 있다. 결과적으로, 1.8㎛의 열 피치로 사용되는 플레이트 그룹 드라이버의 오버헤드(overhead)는 8%(즉, 10㎛/(1.8㎛×64))보다 작다.

도 5 및 도 6을 참조하면, 각 플레이트 라인 그룹은 NAND 게이트(110) 및 드라이버(106)(CMOS 회로는 전압의 승압을 필요로 하지 않기 때문에, 저 전압 인가를 가능하게 하는 상호적인 n채널 트랜지스터(114) 및 p채널 트랜지스터(116)를 가지는 CMOS 회로인 것이 바람직함)와 연결된다. 더욱이, 임의의 한 시점에서 32개의 행 중 1개의 워드 라인만이 활성화되기 때문에, 워드 라인과 연결된 플레이트 그룹 드라이버는 64개의 활성화된 셀만을 구동시킨다. 나머지 31개의 행 내에 있는 메모리 셀은 비활성화되어 드라이버에 더 작은 추가적인 용량성 부하만을 제공한다. 추가적인 부하는 훨씬 더 작은 저장 노드 기생 캐패시턴스(storage node parasitic capacitances)와 직렬로 연결된 강자성 캐패시터에 의한 것이다. 32개의 행을 1개의 드라이버와 연관시키는 것에 의해서, 실제적인 인버터 드라이버(inverter driver) 및 소형 디코더의 설계(layout)에 충분한 높이를 얻을 수 있다. CMOS 드 라이버를 플레이트 라인 그룹에 직접적으로 접속시키는 것에 의해서, 메모리 어레이의 작동을 위한 더 빠른 액세스 시간과 더 짧은 주기 간격을 가능하게 하는 매우 빠른 전이 시간(transition time)이 획득될 수 있다.

도 7은 다중 세그먼트의 측면에서 플레이트 라인 드라이브 구조를 도시한다. 각 세그먼트(128, 130, 132)는 64개의 열을 가지지만, 도 7의 실시예는 도 5의 32개의 행 그룹화가 아닌, 4개의 행의 플레이트 라인 그룹화를 가진다. 3개의 도시된 각각의 세그먼트(120, 130, 132) 내의 세그먼트 인에이블 드라이버(segment enable driver)(129, 131, 133)는 각 NAND 게이트 디코더(122, 124, 126)용으로 입력단 중의 하나를 제공한다. 각 디코더용의 제 2 입력단은 플레이트 그룹 선택 신호(plate group select signal)이다. 각 디코더의 출력단은 동작 가능하게 연결된 플레이트 라인 드라이버(134, 136, 138)에 접속된다.

세그먼트 인에이블 드라이버(126, 131, 133)는 드라이버의 개시를 분리시키는 데 사용되는 디코더(도시하지 않음)에 개별적으로 접속된다. 그러므로, 플레이트 라인의 단일 세그먼트(128, 130, 132)는 임의의 한 시점에서 활성화될 것이다. 더욱이, NAND 게이트 디코더(122, 124, 126)의 작동은 단일 플레이트 그룹이 활성 세그먼트 내에서 구동되도록 보장한다.

9개의 플레이트 라인 그룹만이 도시되어 있으나, 상당히 많은 수의 플레이트 라인 그룹이 수용될 수 있다. 각 그룹은 디코더(122, 124, 126) 및 플레이트 라인 드라이버(134, 136, 138)와 동작 가능하도록 연결될 수 있다. 이 구조의 한 가지 장점은, 전역 플레이트 라인 드라이버(120)가 모든 플레이트 라인에 직접적으로 접 속되는 구조에 비해서, 플레이트 라인 당 용량성 부하가 상당히 감소된다는 것이다. 위에서 설명된 바와 같이, 활성 행의 부하는 비활성 행의 부하에 비해서 대략 100배정도 더 크다. 결과적으로, 워드 라인을 경유하여 액세스되지 않는 3개의 행(도 7에 도시된 실시예)은 플레이트 라인 드라이버에 용량성 부하를 크게 추가시키지 않는다. 더욱이, 플레이트 라인의 공유는 이 구조가 크게 면적 효율성을 가질 수 있게 한다. 플레이트 라인 드라이버는, 도 6의 참조하여 설명된 바와 같이 CMOS 회로일 수 있으나, 다른 타입의 드라이버로 대체될 수 있다. 그러나, CMOS 드라이버를 사용하는 것의 장점은 승압된 게이트 전압을 필요로 하지 않는다는 것이다.

본 발명에 의하면, 저 전압을 가능하게 하고, 영역의 효율적인 구현을 가능하게 하며, 플레이트 드라이버 상에 위치된 용량성 부하를 제어하는 FeRAM 집적형 회로 설계 및 플레이트 구동 방법을 제시하여 집적 회로를 비교적 빠른 속도로 구동시킬 수 있게 한다.

Claims

n×m개의 라인의 메모리 셀 - n 및 m은 1보다 크고, 각각의 상기 메모리 셀은 강자성 캐패시터(ferroelectric capacitor)와 스위칭 장치(switching device)를 포함하며, 상기 메모리 셀은 워드 라인(word line)과 비트 라인(bit line)의 조합을 거쳐서 개별적으로 액세스될 수 있음 - 과,

플레이트 라인(plate lines)의 그룹 - 각각의 상기 플레이트 라인 그룹은, 복수의 상기 m개의 라인의 메모리 셀 각각에서의 복수의 상기 강자성 캐패시터 및 복수의 상기 n개의 라인의 메모리 셀 각각에서의 복수의 상기 강자성 캐패시터의 각각에 공통 접속부를 제공함 - 과,

상기 강자성 캐패시터를 구동하도록 구성된 복수의 CMOS 플레이트 라인 드라이버(CMOS plate line driver) - 각각의 상기 CMOS 플레이트 라인 드라이버는 상기 플레이트 라인의 그룹 중의 하나와 유일하게(uniquely) 연관됨 -

를 포함하는 집적 장치.
제 1 항에 있어서,

복수의 플레이트 라인 디코더(plate line decoder) - 각각의 상기 플레이트 라인의 그룹은 상기 복수의 플레이트 라인 디코더 중의 하나와 유일하게 연관되고, 상기 복수의 플레이트 라인 디코더는 상기 복수의 CMOS 플레이트 라인 드라이버를 선택적으로 트리거(trigger)시키도록 어드레스 신호(addressing signals)에 응답함 - 를 더 포함하는 집적 장치.
제 2 항에 있어서,

각각의 상기 플레이트 라인 디코더는, 상기 복수의 CMOS 플레이트 라인 드라이버와 상기 플레이트 라인의 그룹의 개수와의 1대1 대응을 가지는 NAND 게이트(NAND gate)인 집적 장치.
제 1 항에 있어서,

상기 복수의 CMOS 플레이트 라인 드라이버에 공통 구동 신호(common drive signal)를 제공하기 위해 접속되는 전역 CMOS 플레이트 라인 드라이버(global CMOS plate line driver)를 더 포함하는 집적 장치.
제 1 항에 있어서,

상기 메모리 셀의 상기 스위칭 장치는 트랜지스터이고, 각각의 상기 워드 라인은 상기 n개 라인의 메모리 셀의 특정한 라인에서의 상기 트랜지스터의 게이트로의 공유 접속부이며, 각각의 상기 비트 라인은 상기 m개 라인의 메모리 셀 중의 특정한 라인에서의 상기 트랜지스터의 소스/드레인으로의 공통 접속부인 집적 장치.
제 5 항에 있어서,

상기 플레이트 라인 그룹의 개수는 n으로 나뉠 수 있고, 상기 그룹은 각각의 상기 그룹이 동작 가능하도록 연결되는 n개의 라인 중의 일부분에 대하여 동일한 집적 장치.
제 6 항에 있어서,

각각의 상기 플레이트 라인의 그룹은, 상기 m개 라인의 상기 메모리 셀 중 한 세그먼트 내에서만 상기 강자성 캐패시터에 접속되고, 그것에 의하여 각각의 상기 그룹은 상기 n개 라인의 메모리 셀 중의 일부분 및 상기 m개 라인의 메모리 셀 중의 한 세그먼트와 동작 가능하도록 연관되는 집적 장치.
제 1 항에 있어서,

각각의 상기 플레이트 라인 드라이버는 적어도 하나의 n채널 트랜지스터와 적어도 하나의 p채널 트랜지스터를 포함하는 집적 장치.
복수의 행 및 열 내에 배치된 강자성 메모리 셀의 어레이 - 각각의 상기 메모리 셀은 전하를 저장하기 위한 강자성 소자와 트랜지스터를 포함함 - 와,

복수의 워드 라인 - 각각의 상기 워드 라인은 특정한 상기 행 내의 상기 트랜지스터의 게이트에 결합됨 - 과,

복수의 비트 라인 - 각각의 상기 비트 라인은 특정한 상기 열 내의 상기 트랜지스터의 소스/드레인 영역에 결합됨 - 과,

복수의 CMOS 플레이트 드라이버 - 각각의 상기 CMOS 플레이트 드라이버는 상기 강자성 소자의 일부분에 동작 가능하도록 결합되고, 상기 강자성 소자 일부분은 2개 이상의 상기 행과 2개 이상의 상기 열로부터의 강자성 소자를 포함함 - 와,

복수의 디코더 - 각각의 상기 CMOS 플레이트 드라이버는 상이한 디코더에 응답함 -

를 포함하는 집적 회로 장치.
제 9 항에 있어서,

상기 CMOS 플레이트 드라이버 중의 1개가 동작 가능하도록 결합된 상기 강자성 소자의 상기 일부분은 각각 상기 행의 그룹 및 상기 열의 세그먼트 내의 상기 메모리 셀의 강자성 소자를 포함하며, 상기 그룹 및 상기 세그먼트는 각각 상기 행의 총 개수보다 작고, 상기 열의 총 개수보다 작은 집적 회로 장치.
제 10 항에 있어서,

상이한 상기 일부분 내의, 상기 강자성 소자의 개수는 일정하게 유지되는 집적 회로 장치.
제 9 항에 있어서,

각각의 상기 CMOS 플레이트 드라이버는 n채널 트랜지스터와 p채널 트랜지스터를 포함하며, 상기 CMOS 플레이트 드라이버는 상기 디코더 및 상기 강자성 소자의 상기 일부분과 1대1 대응을 가지는 집적 회로 장치.
제 9 항에 있어서,

각각의 상기 디코더는 어드레스 신호로부터의 제 1 입력, 및 전역 플레이트 라인으로부터의 제 2 입력을 가지는 NAND 게이트인 집적 회로 장치.
제 13 항에 있어서,

동작 가능하도록 연관된 복수의 상기 NAND 게이트의 상기 제 2 입력을 균일하게 조작하기 위해 상기 전역 플레이트 라인에 접속된 전역 플레이트 라인 드라이버를 더 포함하는 집적 회로 장치.
복수의 행 및 열 내에 배치된 강자성 메모리 셀을 구동하는 방법에 있어서,

상기 메모리 셀의 일부분을 정의하는 단계 - 각각의 상기 일부분은 2개 이상이지만 모든 행의 개수보다는 작은 개수의 행과 2개 이상의 상기 열로부터의 메모리 셀을 포함함 - 와,

CMOS 회로로서 플레이트 라인 드라이버를 형성하는 단계를 포함하되, 상이한 플레이트 라인 드라이버를 메모리 셀의 각각의 상기 일부분에 접속시키는 단계 - 상기 접속시키는 단계는 상기 메모리 셀의 강자성 캐패시터에 접속시키는 것임 - 와,

상기 연관된 플레이트 라인 드라이버를 활성화시킬 수 있는 상이한 디코더에 각각의 상기 플레이트 라인 드라이버를 연관시키는 단계와,

상기 메모리 셀의 선택된 상기 일부분에서의 모든 상기 강자성 캐패시터를 동시에 구동시키기 위해, 상기 디코더를 거쳐서 상기 플레이트 라인 드라이버를 선택적으로 활성화시키는 단계

를 포함하는 강자성 메모리 셀의 구동 방법.
제 15 항에 있어서,

상기 일부분을 정의하는 단계는, 각각의 일부분이 상기 열의 전체보다는 작은 개수의 복수의 열로부터의 메모리 셀을 포함하도록 상기 메모리 셀을 할당하는 단계를 포함하는 강자성 메모리 셀의 구동 방법.
제 15 항에 있어서,

상기 연관시키는 단계는 NAND 게이트 디코더(NAND gate decoder)를 각각의 상기 플레이트 라인 드라이버에 할당하는 단계를 포함하는 강자성 메모리 셀의 구동 방법.
제 17 항에 있어서,

모든 상기 NAND 게이트 디코더에 하나의 입력을 제공하기 위해서 전역 플레이트 라인 드라이버를 제어하는 단계 - 각각의 상기 NAND 게이트 디코더는 제 2 입력으로서 어드레스 신호(addressing signal)를 가짐 - 를 더 포함하는 강자성 메모리 셀의 구동 방법.
제 15 항에 있어서,

판독 및 기록 동작을 수행하도록, 상기 메모리 셀에 접속된 워드 라인과 비트 라인을 선택적으로 활성화시키는 단계 - 각각의 워드 라인은 특정한 상기 행 내에서 트랜지스터의 게이트에 결합되고, 각각의 비트 라인은 특정한 상기 열에서 상기 트랜지스터의 소스/드레인에 결합됨 - 를 더 포함하는 강자성 메모리 셀의 구동 방법.
내장된 메모리를 갖는 집적 회로로서,

강자성 메모리 셀의 행 및 열의 어레이 - 각각의 상기 메모리 셀은 스위칭 장치와 강자성 캐패시터를 가짐 - 와,

상기 어레이의 상기 행을 기반으로 상기 스위칭 장치의 제어 입력을 접속시키는 복수의 워드 라인 - 각각의 상기 워드 라인은 상기 행 중의 하나에 제공됨(being dedicated) - 과,

상기 어레이의 상기 열을 기반으로 상기 스위칭 장치의 대응되는 단자를 접속시키는 복수의 비트 라인 - 각각의 상기 비트 라인은 상기 열 중의 하나에 제공됨 - 과,

상기 어레이의 다중 행 및 다중 열의 일부분을 기반으로 상기 강자성 캐패시터의 그룹을 접속시키는 복수의 플레이트 라인 - 각각의 상기 그룹은 2개 이상이지만 상기 행의 전체 개수보다는 작은 개수의 행과, 2개 이상이지만 상기 열의 전체 개수보다는 작은 개수의 열 내에서 상기 메모리 셀의 강자성 캐패시터를 포함함 -

을 포함하는 집적 회로.
제 20 항에 있어서,

복수의 플레이트 라인 드라이버를 더 포함하며, 각각의 상기 플레이트 라인 드라이버는 상기 그룹과 상기 플레이트 라인 드라이버 사이에 1대1 대응이 이루어지도록, 상기 그룹 중의 하나에 제공되는 집적 회로.
제 21 항에 있어서,

상기 플레이트 라인 드라이버는 CMOS 회로인 집적 회로.
제 20 항에 있어서,

상기 어레이는 복수의 구역(section)으로 분리되며, 각각의 상기 구역은 분리된 상기 워드 라인의 개별 세트, 상기 비트 라인의 개별 세트 및 상기 플레이트 라인의 개별 세트를 포함되는 집적 회로.
제 23 항에 있어서,

상기 구역은 복수의 구역 행과 복수의 구역 열로 배치되는 집적 회로.