JP5106200B2 - 半導体メモリ装置及び半導体メモリシステム - Google Patents

Description

本発明は、半導体メモリ装置に関し、特に、強誘電体メモリ（FeRAM：Ferro Electric Random Access Memory）に関する。

図１は、従来の強誘電体メモリにおけるブロックの配置の例を示すブロック図である。この図は、下記特許文献１の図６とほぼ同様の回路を示している。図１の強誘電体メモリは、２トランジスタ２キャパシタ（２Ｔ２Ｃ）型強誘電体メモリセル１００，１０１、ｍ行×ｎ列（ｍ，ｎは整数）のメモリセルを配置したメモリセルアレイ１１０，１１１、セルプレートドライバ１２０，１２１、ロウデコーダ１３０、ワード線ＷＬ＜０＞、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞，ＢＬ１＜０＞，ＸＢＬ１＜０＞、セルプレート制御線ＰＣＰ０，ＰＣＰ１、及びセルプレート線ＣＰ０＜０＞，ＣＰ１＜０＞を有している。

メモリセルアレイ１１０，１１１は、いずれも２トランジスタ２キャパシタ（２Ｔ２Ｃ）型強誘電体メモリセルであるメモリセル１００，１０１等を有している。セルプレートドライバ１２０，１２１は、セルプレート駆動素子１２０Ａ，１２１Ａ等を有している。

図２は、従来の強誘電体メモリにおけるブロックの配置の他の例を示すブロック図である。この図は、下記特許文献２の図７とほぼ同様の回路を示している。図２の強誘電体メモリでは、隣接するワード線に接続されたメモリセルに対応するセルプレート駆動素子を共通にすることにより、セルプレート駆動素子の数を削減している。
特開平１０−２２９１７１号公報（図６，図７） 特開２００４−５９７９号公報（図７）

しかし、図１の構成では、ワード線の数と同じ数のセルプレート駆動素子をメモリセルアレイ毎に配置するので、回路面積が大きいという問題がある。図２の構成においても、回路面積の削減は十分ではない。

本発明は、セルプレート線を有する半導体メモリ装置の面積を小さくすることを目的とする。

本発明に係る半導体メモリ装置は、それぞれが、マトリックス状に配置された複数のメモリセルを有する複数のメモリセルアレイと、それぞれが、前記複数のメモリセルアレイに共通して、前記複数のメモリセルの各行に対応し、対応する行のメモリセルに接続された複数のセルプレート線とを有する。前記複数のメモリセルアレイは、それぞれ、当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きい。

これによると、複数のメモリセルアレイに共通するセルプレート線を有するので、セルプレート線を駆動する素子の数を著しく減少させることができ、回路面積を削減することができる。

また、メモリセルアレイ毎にワード線が分割されているので、同一のセルプレート線に接続されたメモリセルのうちの一部のみを活性化させることが可能となる。活性化されていないメモリセルのセルプレート容量は、活性化されたメモリセルのセルプレート容量に比べて著しく小さい。このため、セルプレート駆動素子のサイズを大きくする必要はほとんどない。

本発明によれば、セルプレート駆動素子の数を著しく減少させることができるので、セルプレート線を有する半導体メモリ装置の回路面積を削減することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図３は、本発明の第１の実施形態に係る半導体メモリ装置の構成を示すブロック図である。図３の半導体メモリ装置は、メモリセルアレイ３１０，３１１と、セルプレートドライバ（ＣＰドライバ）３２０と、ロウデコーダ３３０と、ワードセレクタ３４０，３４１と、センスアンプ３７０，３７１とを有している。

メモリセルアレイ３１０は、ｍ行×ｎ列（ｍ，ｎは整数）のマトリクス状に配置された複数のメモリセル３００と、ワード線ＷＬ０＜０＞と、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞とを有している。メモリセルアレイ３１１も、同様に配置された複数のメモリセル３０１と、ワード線ＷＬ１＜０＞と、ビット線ＢＬ１＜０＞，ＸＢＬ１＜０＞とを有している。メモリセル３００，３０１は、いずれも、２トランジスタ２キャパシタ（２Ｔ２Ｃ）型の強誘電体メモリセルである。

メモリセルアレイ３１０は、メモリセル３００の行毎に１つのワード線を有し、メモリセル３００の列毎に１つのビット線対（例えばビット線ＢＬ０＜０＞及びＸＢＬ０＜０＞）を有している。メモリセルアレイ３１１は、メモリセル３０１の行毎に１つのワード線を有し、メモリセル３０１の列毎に１つのビット線対を有している。

図３の半導体メモリ装置は、メモリセル３００，３０１の１つの行に対応して、セルプレート線ＣＰ＜０＞を有している。図３の半導体メモリ装置は、メモリセル３００，３０１の行毎に１つのセルプレート線を有している。セルプレートドライバ３２０は、複数の第１のセルプレート駆動素子３２０Ａを有している。セルプレート駆動素子３２０Ａは、それぞれ、セルプレート線ＣＰ＜０＞等の１つに対応しており、対応するセルプレート線を駆動する。

セルプレート駆動素子３２０Ａは、ＮＡＮＤ回路と、このＮＡＮＤ回路の出力信号が入力されたインバータ回路とを有している。ＮＡＮＤ回路には、ロウデコード信号ＭＷ＜０＞等、及びセルプレート制御線ＰＣＰの信号が入力されている。センスアンプ３７０には、データ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞の信号、ビット線ディスチャージ制御信号ＢＰ０、センスアンプ起動制御信号ＳＡＥ０、及びコラム選択信号ＹＳ０が、コラムデコーダ（図示せず）から与えられている。センスアンプ３７１には、データ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞の信号、ビット線ディスチャージ制御信号ＢＰ１、センスアンプ起動制御信号ＳＡＥ１、及びコラム選択信号ＹＳ１が、コラムデコーダから与えられている。ここで、例えばＤＬ＜ｎ：０＞は、ＤＬ＜ｎ＞，ＤＬ＜ｎ−１＞，…，ＤＬ＜０＞を表す。

メモリセルアレイ３１０，３１１及びセルプレートドライバ３２０においては、同様の構造がビット線ＢＬ０＜０＞の方向に繰り返されている。また、メモリセルアレイ３１０，３１１においては、同様の構造がワード線ＷＬ０＜０＞の方向に繰り返されている。

ロウデコーダ３３０は、与えられたロウアドレスに従って、ロウデコード信号ＭＷ＜０：ｍ−１＞を生成して出力する。ワードセレクタ３４０，３４１は、ロウアドレス及びメモリセルアレイの選択のための情報に従って、各メモリセルアレイ３１０，３１１のワード線ＷＬ０＜０：ｍ−１＞，ＷＬ１＜０：ｍ−１＞の活性化を行う。セルプレートドライバ３２０は、セルプレート制御線ＰＣＰの信号及びロウデコード信号ＭＷ＜０：ｍ−１＞に従って、セルプレート線ＣＰ＜０：ｍ−１＞の駆動を行う。

図３の半導体メモリ装置においては、１つのワード線に接続されているメモリセルの数が、１つのセルプレート線に接続されているメモリセルの数よりも少ない。図３に示されているように、セルプレート線ＣＰ＜０＞に接続されたメモリセルの数は、ワード線ＷＬ０＜０＞又はＷＬ１＜０＞に接続されたメモリセルの数の例えば２倍である。

ワードセレクタ３４０，３４１は、各メモリセルアレイ３１０，３１１に対応するように配置されている。ワードセレクタ３４０，３４１の数は、図１のメモリの場合のセルプレートドライバの数と同じになる。しかし、ワードセレクタ３４０，３４１は、メモリセルの選択ゲート容量を負荷として駆動するのであって、この容量はセルプレート容量に対して著しく小さい。すなわち、ワードセレクタの面積はセルプレートドライバよりも小さくすることができるので、図３の半導体メモリ装置は、図１の場合よりも回路面積を抑えることができる。図３ではメモリセルアレイの数が２つの場合を示したが、ワード線方向にメモリセルアレイを更に有するようにしてもよく、この場合には回路面積削減の効果が大きくなる。

図４は、図３のセンスアンプ３７０，３７１の構成例を示す回路図である。図４のビット線ディスチャージ制御信号ＢＰ、センスアンプ起動制御信号ＳＡＥ、コラム選択信号ＹＳ、ビット線ＢＬ，ＸＢＬ、及びデータ線ＤＬ，ＸＤＬは、図３のビット線ディスチャージ制御信号ＢＰ０、センスアンプ起動制御信号ＳＡＥ０、コラム選択信号ＹＳ０、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞、及びデータ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞等にそれぞれ対応している。

図４のセンスアンプは、センスアンプ起動制御信号ＳＡＥがＬレベル（低電位）のときには停止しており、センスアンプ起動制御信号ＳＡＥがＨレベル（高電位）のときに、ビット線ＢＬ，ＸＢＬの間の電位差の増幅を行う。また、図４のセンスアンプは、ビット線ディスチャージトランジスタを有している。ビット線ディスチャージトランジスタは、ビット線ディスチャージ制御信号ＢＰがＬレベルのときには停止しており、ビット線ディスチャージ制御信号ＢＰがＨレベルのときにビット線ＢＬ，ＸＢＬの電位をグラウンドレベルにディスチャージする。更に、図４のセンスアンプは、コラム選択信号ＹＳがＨレベルのときに、コラム選択信号ＹＳに対応するコラムを活性化、すなわち、ビット線ＢＬ，ＸＢＬとデータ線ＤＬ，ＸＤＬとの間でデータ転送を行う。

図５は、図３の半導体メモリ装置における読み出し動作のタイミングチャートである。時刻ｔ０では、ビット線ディスチャージ制御信号ＢＰ０をＬレベルにし、ビット線のディスチャージを停止させる。時刻ｔ１では、ロウデコード信号ＭＷ＜０＞により、ワード線ＷＬ０＜０＞を選択状態にする。

時刻ｔ２では、セルプレート制御線ＰＣＰをＨレベルにする。これにより、セルプレート線ＣＰ＜０＞がＨレベルに遷移し、ビット線ＢＬ０＜０＞とＸＢＬ０＜０＞との間に電位差が現れる。時刻ｔ３では、センスアンプ起動制御信号ＳＡＥ０をＨレベルにし、ビット線ＢＬ０＜０＞とＸＢＬ０＜０＞との間の電位差の増幅と、ビット線ＸＢＬ０＜０＞に接続されたメモリセルへのＬデータ再書込みとが行われる。

時刻ｔ４では、セルプレート制御線ＰＣＰをＬレベルにする。セルプレート線ＣＰ＜０＞がＬレベルに遷移し、ビット線ＢＬ０＜０＞に接続されたメモリセルへのＨデータ再書込みが行われる。時刻ｔ５では、ロウデコード信号ＭＷ＜０＞とワード線ＷＬ０＜０＞を非選択状態とする。

時刻ｔ６では、センスアンプ起動制御信号ＳＡＥ０をＬレベルにし、センスアンプを停止させる。時刻ｔ７では、ビット線ディスチャージ制御信号ＢＰ０をＨレベルにし、ビット線をディスチャージし、読み出し動作が完了する。

（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体メモリ装置の構成を示すブロック図である。図６の半導体メモリ装置は、メモリセルアレイ６１０，６１１と、セルプレートドライバ６２０と、ロウデコーダ６３０と、ワードセレクタ６４０，６４１と、センスアンプ３７０，３７１とを有している。メモリセルアレイ６１０，６１１、及びロウデコーダ６３０は、図３のメモリセルアレイ３１０，３１１、及びロウデコーダ３３０とほぼ同様に構成されている。

図６の半導体メモリ装置は、ワード線ＷＬ０＜０＞，ＷＬ１＜０＞に対応しておりロウデコード信号ＭＷ＜０＞を伝送するメインワード線ＭＷＬ＜０＞を更に有している。図６の半導体メモリ装置は、メモリセル６００，６０１の行毎に１つのメインワード線を有している。メインワード線ＭＷＬ＜０＞等は、対応するロウデコード信号ＭＷ＜０＞等で駆動される。

メモリセルアレイ６１０は、ｍ行×ｎ列（ｍ，ｎは整数）のマトリクス状に配置されたメモリセル６００を有している。メモリセルアレイ６１１も、同様に配置されたメモリセル６０１を有している。メモリセル６００，６０１は、いずれも、図３のメモリセル３００，３０１と同様の強誘電体メモリセルである。

セルプレートドライバ６２０は、それぞれが対応するセルプレート線ＣＰ＜０＞等を駆動する複数の第１のセルプレート駆動素子６２０Ａを有している。セルプレート駆動素子６２０Ａは、ＮＡＮＤ回路と、このＮＡＮＤ回路の出力信号が入力されたインバータ回路とを有している。ＮＡＮＤ回路には、メインワード線ＭＷＬ＜０＞等の信号、及びセルプレート制御線ＰＣＰの信号が入力されている。

ワードセレクタ６４０は、メインワード線ＭＷＬ＜０＞とワード線ＷＬ０＜０＞との間に接続されたトランスファーゲートを有している。ワードセレクタ６４１は、メインワード線ＭＷＬ＜０＞とワード線ＷＬ１＜０＞との間に接続されたトランスファーゲートを有している。ワードセレクタ６４０，６４１は、他のメインワード線とこれに対応するワード線との間にも同様にトランスファーゲートを有している。メモリセルアレイ６１０，６１１、セルプレートドライバ６２０、及びワードセレクタ６４０，６４１においては、同様の構造がビット線ＢＬ０＜０＞の方向に繰り返されている。

ワードセレクタ６４０，６４１は、メインワード線ＭＷＬ＜０＞等を経由してロウアドレス情報を受け取り、更にコラム系のアドレス情報を含むメモリアレイ選択信号ＢＬＫ０，ＢＬＫ１信号を用いる。このため、ワードセレクタ６４０，６４１を主にトランスファゲートで構成することができ、回路面積を小さくすることができる。

また、ロウデコード信号を伝送するメインワード線がワードセレクタ６４０，６４１とセルプレートドライバ６２０に共通に接続されているので、ロウデコードを行う回路を削減することができる。

図７は、図６の半導体メモリ装置における読み出し動作のタイミングチャートである。時刻ｔ０では、ビット線ディスチャージ制御信号ＢＰ０をＬレベルとし、ビット線のディスチャージを停止させる。時刻ｔ１では、メインワード線ＭＷＬ＜０＞を選択状態にする。このとき、メモリアレイ選択信号ＢＬＫ０をＨレベルにして、ワード線ＷＬ０＜０＞を選択状態とする。時刻ｔ２，ｔ３，ｔ４における動作は、図５の場合と同様であるので省略する。

時刻ｔ５では、メインワード線ＭＷＬ＜０＞を非選択状態とし、メモリアレイ選択信号ＢＬＫ０をＬレベルとする。これにより、ワード線ＷＬ０＜０＞を非選択状態とする。時刻ｔ６，ｔ７における動作も、図５の場合と同様であるので省略する。

（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体メモリ装置の構成を示すブロック図である。図８の半導体メモリ装置は、図６の半導体メモリ装置に、更にセルプレートドライバ８５０，８５１と、セルプレート線補助駆動バッファ８６０，８６１とを有するようにしたものである。図８の半導体メモリ装置は、メモリセルアレイ８１０，８１１と、セルプレートドライバ８２０と、ロウデコーダ８３０と、ワードセレクタ８４０，８４１とを有しているが、これらは図６のメモリセルアレイ６１０，６１１、セルプレートドライバ６２０、ロウデコーダ６３０、及びワードセレクタ６４０，６４１とそれぞれ同様ものである。

図８の半導体メモリ装置は、セルプレートドライバ８２０に加えて、セルプレートドライバ８５０，８５１をメモリセルアレイ毎に少なくとも１つ有する。セルプレートドライバ８５０は、各セルプレート線に対応した複数のトランジスタ（第２のセルプレート駆動素子）８５０Ａを有している。セルプレートドライバ８５１も、各セルプレート線に対応した複数のトランジスタ（第２のセルプレート駆動素子）８５１Ａを有している。

つまり、１つのセルプレート線ＣＰ＜０＞に対応するトランジスタを複数分散して配置し、これらを１つのセルプレート線ＣＰ＜０＞に接続している。これにより、ワード線方向にメモリセルアレイが長い場合においても、高速にセルプレート線を駆動することができる。

図９は、図８の半導体メモリ装置における読み出し動作のタイミングチャートである。時刻ｔ０では、ビット線ディスチャージ制御信号ＢＰ０をＬレベルとし、ビット線のディスチャージを停止させる。時刻ｔ１では、メインワード線ＭＷＬ＜０＞を選択状態にする。すると、セルプレートドライバ８５０，８５１のセルプレートドライバが活性化される。また、メモリアレイ選択信号ＢＬＫ０をＨレベルにして、ワード線ＷＬ０＜０＞を選択状態とする。時刻ｔ２，ｔ３における動作は、図５の場合と同様であるので省略する。

時刻ｔ４では、セルプレート制御線ＰＣＰをＬレベルにする。セルプレート制御線ＰＣＰ０，ＰＣＰ１がＬレベルになり、セルプレート線ＣＰ＜０＞がＬレベルに遷移し、ビット線ＢＬ０＜０＞に接続されたメモリセルへのＨデータ再書込みが行われる。時刻ｔ５では、メインワード線ＭＷＬ＜０＞を非選択状態とし、セルプレートドライバ８５０，８５１のセルプレートドライバを停止させる。メモリアレイ選択信号ＢＬＫ０をＬレベルとすることにより、ワード線ＷＬ０＜０＞を非選択状態とする。時刻ｔ６，ｔ７における動作も、図５の場合と同様であるので省略する。

図１０は、図８のメモリセルアレイ８１１及びセルプレートドライバ８５１のレイアウト図である。図１０には、活性化領域ＯＤ、ポリシリコン配線ゲート配線ＰＳ、メモリセルキャパシタ要素ＦＳ、セルプレート線ＦＱ、ビット線ＡＬ、活性化領域ＯＤとビット線ＡＬとの間を接続するコンタクトＣＷ、活性化領域ＯＤとメモリセルキャパシタ要素ＦＳとの間又は活性化領域ＯＤとセルプレート線ＦＱとの間を接続するコンタクトＣＳが示されている。

メモリセルアレイの端部には、メモリセルの特性を維持するために、データの記憶には使用しないが他のメモリセルとほぼ同一の形状のダミーメモリセルを配置することが有効であるが、余分な領域であり有効に活用できていないことが多い。本実施形態では、メモリセルアレイ８１１は、ダミーメモリセル及びダミービット線を有するダミーメモリセル部を有している。ダミーメモリセルの各トランジスタのゲートは、メインワード線ＭＷＬ＜０＞，ＭＷＬ＜１＞，…にそれぞれ接続され、コンタクトＣＳが活性化領域ＯＤをセルプレート線ＦＱへ接続している。これにより、ダミーメモリセルの領域をセルプレートドライバ８５１として活用できるので、回路面積を増加させることなく、セルプレートドライバ８５１を追加することができる。

図１１は、図１０のレイアウトの変形例を示すレイアウト図である。図１１では、ダミーメモリセルのダミービット線をセルプレート制御線ＰＣＰ０又はＰＣＰ１のための配線として用いている。これにより、図１０の場合より更に回路面積の削減を行うことができる。

図１２は、図８の半導体メモリ装置における読み出し動作の変形例のタイミングチャートである。時刻ｔ０，ｔ１，ｔ２における動作は、図９の場合と同様であるので省略する。時刻ｔ２’では、メモリアレイ選択信号ＢＬＫ０をＬレベルにし、ワード線ＷＬ０＜０＞を非選択状態にする。

時刻ｔ３では、センスアンプ起動制御信号ＳＡＥ０をＨレベルにし、ビット線ＢＬ０＜０＞とＸＢＬ０＜０＞との間の電位差の増幅を行う。時刻ｔ３’では、メモリアレイ選択信号ＢＬＫ０をＨレベルにする。すると、ワード線ＷＬ０＜０＞が選択状態となり、ビット線ＸＢＬ０＜０＞に接続されたメモリセルへのＬデータ再書込みが行われる。時刻ｔ４，ｔ５，ｔ６，ｔ７における動作も、図９の場合と同様であるので省略する。

図１３は、図８の半導体メモリ装置を図１２のように動作させる場合における、メモリセルの強誘電体キャパシタの分極特性を示すグラフである。図１３の横軸は強誘電体キャパシタの電圧Ｖ、縦軸は電荷Ｑを表す。また、強誘電体キャパシタの電荷と電圧との関係が曲線Ｈ０，Ｈ１，Ｌ０で表されている。

図１２の時刻ｔ３におけるビット線の電位ＶＢＬ＿Ｈは、図１３の点（−Ｖ０，ＱＨ）を通り、傾き（ｄＱ／ｄＶ）がビット線容量Ｃｂに等しい直線ＣｂＨと、曲線Ｈ０との交点Ｈから求めることができる。ここで、電圧Ｖ０は、セルプレート電圧である。また、図１２の時刻ｔ３におけるビット線の電位ＶＢＬ＿Ｌは、図１３の点（−Ｖ０、ＱＬ）を通り、傾き（ｄＱ／ｄＶ）がビット線容量Ｃｂに等しい直線ＣｂＬと、曲線Ｌ０との交点Ｌから求めることができる。

前述したように、図１２の時刻ｔ３において、Ｈデータを記憶していた強誘電体キャパシタの分極状態は、直線ＣｂＨと曲線Ｈ０との交点である点Ｈで示されている。この強誘電体キャパシタに接続されたビット線の電位は、電位ＢＬ＿Ｈとなる。一方、Ｌデータを記憶していた強誘電体キャパシタの分極状態は、直線ＣｂＬと曲線Ｌ０の交点である点Ｌで示されている。この強誘電体キャパシタに接続されたビット線の電位は、電位ＢＬ＿Ｌとなる。

ワード線ＷＬ０＜０＞が選択状態であり、時刻ｔ３においてセンスアンプを起動してビット線電圧の増幅を行うと、Ｈデータを記憶していた強誘電体キャパシタの分極状態を示す点は、曲線Ｈ１上を移動し、Ｌデータを記憶していた強誘電体キャパシタの分極状態を示す点は、曲線Ｌ０上を移動する。この場合、Ｈデータを記憶していた強誘電体キャパシタが接続されるビット線の負荷容量が、Ｌデータを記憶していた強誘電体キャパシタが接続されるビット線の負荷容量より大きいので、このことが増幅動作のノイズ要因となる。

図１２の場合には、センスアンプ３７０を起動してビット線間の電位差の増幅を開始するときに（時刻ｔ３）、ワード線ＷＬ０＜０＞を非選択レベルにしており、読み出しが行われるメモリセルのトランジスタが非導通状態となっているので、増幅動作時のノイズを取り除くことができ、安定動作が可能となる。

（第４の実施形態）
図１４は、本発明の第４の実施形態に係る半導体メモリシステムの構成を示すブロック図である。図１４の半導体メモリシステムは、メモリコントローラ９０１と、半導体メモリ装置９０２とを有している。半導体メモリ装置９０２は、コラムデコーダ９０３と、セルプレートドライバ９０４と、ロウデコーダ９０５と、タイミング発生回路９０６と、メモリブロック９１１，９１２とを有している。

メモリコントローラ９０１は、チップ選択信号ＸＣＥをタイミング発生回路９０６に、アドレス信号ＡＤ０をロウデコーダ９０５に、アドレス信号ＡＤ１及びデータ転送レート制御信号ＥＸ２をコラムデコーダ９０３に出力する。また、メモリコントローラ９０１は、データ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞を介してメモリブロック９１１，９１２と接続されている。

図１５は、図１４のメモリブロック９１１，９１２のそれぞれの構成を示すブロック図である。図１４のように、メモリブロック９１１，９１２は、メモリセルアレイ８１０と、ワードセレクタ８４０と、センスアンプ３７０と、セルプレートドライバ８５０と、セルプレート線補助駆動バッファ８６０とを有している。メモリブロック９１１，９１２のこれらの構成要素については、図８等を参照して説明しているので、ここでは説明を省略する。

図１５のメモリアレイ選択信号ＢＬＫは、メモリアレイ選択信号ＢＬＫ０又はＢＬＫ１に対応している。図１５のコラム選択信号ＹＳ、ビット線ディスチャージ制御信号ＢＰ、及びセンスアンプ起動制御信号ＳＡＥについても同様である。

図１６は、データ転送レート制御信号ＥＸ２がＬレベルである場合における図１４の半導体メモリシステムの読み出し動作のタイミングチャートである。時刻ｔ０では、メモリコントローラ９０１より出力されるチップ選択信号ＸＣＥによって、メモリ内部の各動作のタイミング信号を発生するタイミング発生回路９０６が活性化される。また、データ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がビット線ディスチャージ制御信号ＢＰ０をＬレベルにして、ビット線のディスチャージを停止させる。

時刻ｔ１では、メモリコントローラ９０１より出力されるアドレス信号ＡＤ０に従って、ロウデコーダ９０５がメインワード線ＭＷＬ＜０＞を選択状態にし、セルプレートドライバ８５０が活性化される。同時にデータ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がメモリアレイ選択信号ＢＬＫ０をＨレベルにすることにより、ワード線ＷＬ０＜０＞を選択状態にする。時刻ｔ２では、タイミング発生回路９０６がセルプレート制御線ＰＣＰをＨレベルにする。これにより、セルプレート制御線ＰＣＰ０，ＰＣＰ１がＨレベルになり、セルプレート線ＣＰ＜０＞がＨレベルに遷移し、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞の間に電位差が現れる。

時刻ｔ３では、メモリコントローラ９０１より出力されるデータ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がセンスアンプ起動制御信号ＳＡＥ０をＨレベルにする。すると、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞の間の電位差の増幅が行われ、同時にビット線ＸＢＬ０＜０＞に接続されたメモリセルへのＬデータ再書込みが行われる。時刻ｔ３ｙでは、コラムデコーダ９０３は、データ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従ってコラム選択信号ＹＳ０をＨレベルにする。データ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞にデータＤ０が出力される。

時刻ｔ４では、タイミング発生回路９０６がセルプレート制御線ＰＣＰをＬレベルにすることで、セルプレート制御線ＰＣＰ０とＰＣＰ１がＬレベルになり、セルプレート線ＣＰ＜０＞がＬに遷移し、ビット線ＢＬ０＜０＞に接続されたメモリセルへのＨデータ再書込みが行われる。時刻ｔ５では、ロウデコーダ９０５がメインワード線ＭＷＬ＜０＞を非選択状態とすることでセルプレートドライバ８５０が停止し、同時にコラムデコーダ９０３がメモリアレイ選択信号ＢＬＫ０をＬレベルとすることでワード線ＷＬ０＜０＞を非選択状態にする。

時刻ｔ６では、コラムデコーダ９０３が、センスアンプ起動制御信号ＳＡＥ０をＬレベルにしてセンスアンプを停止させ、同時にコラム選択信号ＹＳ０をＬレベルにしてデータ線ＤＬ＜Ｎ：０＞，ＸＤＬ＜Ｎ：０＞へのデータ出力を停止させる。時刻ｔ７では、コラムデコーダ９０３がビット線ディスチャージ制御信号ＢＰ０をＨレベルにしてビット線をディスチャージする。以上で１回目の読み出し動作が完了する。

時刻ｔ８では、メモリコントローラ９０１より出力されるチップ選択信号ＸＣＥによってタイミング発生回路９０６が活性化される。データ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がビット線ディスチャージ制御信号ＢＰ１をＬレベルにして、ビット線のディスチャージを停止させる。

時刻ｔ９では、メモリコントローラ９０１より出力されるアドレス信号ＡＤ０に従って、ロウデコーダ９０５がメインワード線ＭＷＬ＜０＞を選択状態とすると、セルプレートドライバ８５０が活性化される。同時にデータ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がメモリアレイ選択信号ＢＬＫ１をＨレベルとすることで、ワード線ＷＬ０＜０＞を選択状態にする。時刻ｔ１０では、タイミング発生回路９０６がセルプレート制御線ＰＣＰをＨレベルにすることで、セルプレート制御線ＰＣＰ０とＰＣＰ１がＨレベルになり、セルプレート線ＣＰ＜０＞がＨに遷移し、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞の間に電位差が現れる。

時刻ｔ１１では、メモリコントローラ９０１より出力されるデータ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がセンスアンプ起動制御信号ＳＡＥ１をＨレベルとすることで、ビット線ＢＬ１＜０＞，ＸＢＬ１＜０＞の間の電位差の増幅が行われ、同時にビット線ＸＢＬ１＜０＞に接続されたメモリセルへのＬデータ再書込みが行われる。時刻ｔ１１ｙでは、データ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がコラム選択信号ＹＳ１をＨレベルにし、データ線ＤＬ＜Ｎ：０＞，ＸＤＬ＜ｎ：０＞からデータＤ１が出力される。

時刻ｔ１２では、タイミング発生回路９０６がセルプレート制御線ＰＣＰをＬレベルにすることで、セルプレート制御線ＰＣＰ０とＰＣＰ１がＬレベルとなり、セルプレート線ＣＰ＜０＞がＬに遷移し、ビット線ＢＬ１＜０＞に接続されたメモリセルへのＨデータ再書込みが行われる。時刻ｔ１３では、ロウデコーダ９０５がメインワード線ＭＷＬ＜０＞を非選択状態とすることで、セルプレートドライバ８５０が停止し、同時にコラムデコーダ９０３がメモリアレイ選択信号ＢＬＫ１をＬレベルとすることでワード線ＷＬ０＜０＞を非選択状態にする。

時刻ｔ１４では、コラムデコーダ９０３が、センスアンプ起動制御信号ＳＡＥ１をＬレベルにしてセンスアンプを停止させ、同時にコラム選択信号ＹＳ１をＬレベルにしてデータ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞へのデータ出力を停止する。時刻ｔ１５では、コラムデコーダ９０３がビット線ディスチャージ制御信号ＢＰ１をＨレベルにしてビット線をディスチャージする。以上で２回目の読み出し動作が完了する。

図１７は、データ転送レート制御信号ＥＸ２がＨレベルである場合における図１４の半導体メモリシステムの読み出し動作のタイミングチャートである。時刻ｔ０における動作は、図１６の場合と同様であるので省略する。時刻ｔ１では、メモリコントローラ９０１より出力されるアドレス信号ＡＤ０に従って、ロウデコーダ９０５がメインワード線ＭＷＬ＜０＞を選択状態にし、セルプレートドライバ８５０が活性化される。データ転送レート制御信号ＥＸ２がＨレベルであるので、コラムデコーダ９０３がメモリアレイ選択信号ＢＬＫ０とＢＬＫ１をＨレベルにすることにより、ワード線ＷＬ０＜０＞とＷＬ１＜０＞を選択状態にする。

時刻ｔ２では、タイミング発生回路９０６がセルプレート制御線ＰＣＰをＨレベルにする。これにより、セルプレート制御線ＰＣＰ０及びＰＣＰ１がＨレベルになり、セルプレート線ＣＰ＜０＞がＨレベルに遷移し、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞の間、及びビット線ＢＬ１＜０＞，ＸＢＬ１＜０＞の間に電位差が現れる。時刻ｔ３では、メモリコントローラ９０１より出力されるデータ転送レート制御信号ＥＸ２及びアドレス信号ＡＤ１に従って、コラムデコーダ９０３がセンスアンプ起動制御信号ＳＡＥ０，ＳＡ１をＨレベルとする。すると、ビット線ＢＬ０＜０＞，ＸＢＬ０＜０＞の間の電位差、及びビット線ＢＬ１＜０＞，ＸＢＬ１＜０＞の間の電位差の増幅が行われ、同時にビット線ＸＢＬ０＜０＞又はＸＢＬ１＜０＞に接続されたメモリセルへのＬデータ再書込みが行われる。

時刻ｔ３ｙ０では、コラムデコーダ９０３は、アドレス信号ＡＤ１（＝Ｃ０）に従ってコラム選択信号ＹＳ０をＨレベルにする。データ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞にデータＤ０が出力される。時刻ｔ３ｙ１では、コラムデコーダ９０３は、アドレス信号ＡＤ１がＣ１に遷移するとコラム選択信号ＹＳ０，ＹＳ１をそれぞれＬレベル，Ｈレベルにする。データ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞にデータＤ１が出力される。

時刻ｔ４では、タイミング発生回路９０６がセルプレート制御線ＰＣＰをＬレベルにすることで、セルプレート制御線ＰＣＰ０とＰＣＰ１がＬレベルとなり、セルプレート線ＣＰ＜０＞がＬに遷移し、ビット線ＢＬ０＜０＞又はＢＬ１＜０＞に接続されたメモリセルへのＨデータ再書込みが行われる。時刻ｔ５では、ロウデコーダ９０５がメインワード線ＭＷＬ＜０＞を非選択状態とすることでセルプレートドライバ８５０が停止し、同時にコラムデコーダ９０３がメモリアレイ選択信号ＢＬＫ０及びＢＬＫ１をＬレベルとすることでワード線ＷＬ０＜０＞及びＷＬ１＜０＞を非選択状態にする。

時刻ｔ６では、コラムデコーダ９０３がセンスアンプ起動制御信号ＳＡＥ０及びＳＡＥ１をＬレベルにしてセンスアンプを停止させ、同時にコラム選択信号ＹＳ１をＬレベルにしてデータ線ＤＬ＜ｎ：０＞，ＸＤＬ＜ｎ：０＞へのデータ出力を停止させる。時刻ｔ７では、コラムデコーダ９０３がビット線ディスチャージ制御信号ＢＰ０及びＢＰ１をＨレベルにしてビット線をディスチャージする。以上で読み出し動作が完了する。

図１６の読み出し動作では、メモリコントローラ９０１がデータ転送レート制御信号ＥＸ２をＨレベルとすることにより、図１５の場合に対して転送レートが２倍のデータ出力を得ることができる。メモリコントローラ９０１は、システムを低消費電力で動作させる場合にはデータ転送レート制御信号ＥＸ２をＬレベルにし、高いデータ転送レートが必要な場合にはデータ転送レート制御信号ＥＸ２をＨレベルにすればよく、システムとして消費電力とデータ転送レートとのいずれを優先させるかを選択することが可能となる。

例えば、非接触式のＩＣカードシステムでは、カードに供給される電力が、読み取り装置とカードとの間の通信距離に応じて異なる。そこで、近距離の場合には高いデータ転送レートで動作させ、遠距離の場合には低消費電力で動作させるようにすることができる。つまり、システム全体で電力に余裕がある場合には高いデータ転送レートで動作させ、小電力動作が必要な場合には低消費電力動作をさせることが可能になる。また、メモリブロックが２個の場合について説明したが、所望の数のメモリブロックを半導体メモリ装置９０２に搭載することが可能であり、所望の数のメモリブロックを活性化させるように制御することができる。

図１８は、図１４の半導体メモリシステムの変形例の構成を示すブロック図である。図１８の半導体メモリシステムは、メモリコントローラ１００１と、半導体メモリ装置１００２とを有している。半導体メモリ装置１００２は、メモリブロック９１１と同様に構成されたメモリブロック９１３，９１４を更に有し、コラムデコーダ１００３をコラムデコーダ９０３に代えて有する点の他は、図１４の半導体メモリ装置９０２と同様に構成されている。メモリコントローラ１００１は、アクセス制御信号ＥＸ３をコラムデコーダ１００３に出力する点の他は、図１４のメモリコントローラ９０１と同様に構成されている。

コラムデコーダ１００３は、アクセス制御信号ＥＸ３及びアドレス信号ＡＤ１に従って、次のようにメモリブロック９１１〜９１４の活性化を行う。
（１）アクセス制御信号ＥＸ３がＬレベルの場合
ＡＤ１＝Ｃ０： メモリブロック９１１を活性化
ＡＤ１＝Ｃ１： メモリブロック９１２を活性化
ＡＤ１＝Ｃ２： メモリブロック９１３を活性化
ＡＤ１＝Ｃ３： メモリブロック９１４を活性化
（２）アクセス制御信号ＥＸ３がＨレベルの場合
ＡＤ１＝Ｃ０： メモリブロック９１１及び９１２を活性化
ＡＤ１＝Ｃ１： メモリブロック９１２及び９１３を活性化
ＡＤ１＝Ｃ２： メモリブロック９１３及び９１４を活性化
ＡＤ１＝Ｃ３： メモリブロック９１４及び９１１を活性化
コラムデコーダ１００３は、４個のメモリブロック９１１〜９１４のうちの１又は２個を選択してアクセスを行う点の他は、図１４のコラムデコーダ９０３と同様に構成されている。

アクセス制御信号ＥＸ３をＨレベルとすることにより、アドレス信号ＡＤ１で指定されたアドレスのメモリブロックと、その隣のメモリブロックとを活性化することができる。このため、２つのメモリブロックにまたがって存在するデータへのアクセスを効率よく行うことができる。

以上の各実施形態の半導体メモリ装置及びメモリシステムによると、チップサイズの削減と高速動作とが可能になる。

なお、以上の各実施形態では、例として２Ｔ２Ｃ型の強誘電体メモリセルについて説明したが、他の種類のメモリセルを用いるようにしてもよい。例えば、１Ｔ１Ｃ型の強誘電体メモリセルを用いてもよいし、記憶素子と、この記憶素子の端子を駆動するスイッチング素子とを有するメモリセルを用いてもよい。

また、第２のセルプレート駆動素子として、トランスファーゲートを用いるようにしてもよい。

以上説明したように、本発明は、回路面積を抑えることができるので、半導体メモリ装置等について有用である。

従来の強誘電体メモリにおけるブロックの配置の例を示すブロック図である。 従来の強誘電体メモリにおけるブロックの配置の他の例を示すブロック図である。 本発明の第１の実施形態に係る半導体メモリ装置の構成を示すブロック図である。 図３のセンスアンプの構成例を示す回路図である。 図３の半導体メモリ装置における読み出し動作のタイミングチャートである。 本発明の第２の実施形態に係る半導体メモリ装置の構成を示すブロック図である。 図６の半導体メモリ装置における読み出し動作のタイミングチャートである。 本発明の第３の実施形態に係る半導体メモリ装置の構成を示すブロック図である。 図８の半導体メモリ装置における読み出し動作のタイミングチャートである。 図８のメモリセルアレイ及びセルプレートドライバのレイアウト図である。 図１０のレイアウトの変形例を示すレイアウト図である。 図８の半導体メモリ装置における読み出し動作の変形例のタイミングチャートである。 図８の半導体メモリ装置を図１２のように動作させる場合における、メモリセルの強誘電体キャパシタの分極特性を示すグラフである。 本発明の第４の実施形態に係る半導体メモリシステムの構成を示すブロック図である。 図１４のメモリブロックのそれぞれの構成を示すブロック図である。 データ転送レート制御信号ＥＸ２がＬレベルである場合における図１４の半導体メモリシステムの読み出し動作のタイミングチャートである。 データ転送レート制御信号ＥＸ２がＨレベルである場合における図１４の半導体メモリシステムの読み出し動作のタイミングチャートである。 図１４の半導体メモリシステムの変形例の構成を示すブロック図である。

符号の説明

３００，３０１，６００，６０１，８００，８０１ メモリセル
３１０，３１１，６１０，６１１，８１０，８１１ メモリセルアレイ
３２０Ａ，６２０Ａ，８２０Ａ 第１のセルプレート駆動素子
８５０Ａ，８５１Ａ 第２のセルプレート駆動素子
９０３，１００３ コラムデコーダ
ＣＰ＜０＞ セルプレート線
ＷＬ０＜０＞，ＷＬ１＜０＞ ワード線
ＭＷＬ＜０＞ メインワード線

Claims (14)

1. それぞれが、マトリックス状に配置された複数のメモリセルを有する複数のメモリセルアレイと、
   それぞれが、前記複数のメモリセルアレイに共通して、前記複数のメモリセルの各行に対応し、対応する行のメモリセルに接続された複数のセルプレート線とを備え、
   前記複数のメモリセルアレイは、それぞれ、
   当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、
   前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きい
   ことを特徴とする半導体メモリ装置。
2. 請求項１に記載の半導体メモリ装置において、
   ロウアドレスに応じたロウデコード信号に従って前記複数のセルプレート線をそれぞれ駆動する複数の第１のセルプレート駆動素子を更に備える
   ことを特徴とする半導体メモリ装置。
3. 請求項１に記載の半導体メモリ装置において、
   前記複数のセルプレート線のそれぞれに複数個ずつ対応し、対応するセルプレート線をロウアドレスに応じたロウデコード信号に従って駆動する複数の第２のセルプレート駆動素子を更に備える
   ことを特徴とする半導体メモリ装置。
4. 請求項３に記載の半導体メモリ装置において、
   前記複数の第２のセルプレート駆動素子の少なくとも一部としてダミーメモリセルを用いる
   ことを特徴とする半導体メモリ装置。
5. 請求項３に記載の半導体メモリ装置において、
   前記複数の第１のセルプレート駆動素子は、それぞれ、
   前記ロウデコード信号が入力されたＮＡＮＤ回路と、
   前記ＮＡＮＤ回路の出力信号が入力されたインバータ回路とを有し、
   前記複数の第２のセルプレート駆動素子は、それぞれ、トランスファーゲートである
   ことを特徴とする半導体メモリ装置。
6. 請求項１に記載の半導体メモリ装置において、
   前記複数のメモリセルアレイの複数のメモリセルの各行にそれぞれ対応し、ロウアドレスに従って活性化される複数のメインワード線を更に備え、
   前記複数のメインワード線は、それぞれ、
   前記複数のメモリセルアレイの複数のワード線のうち、当該メインワード線が対応する行のメモリセルに接続されたワード線に、制御素子を介して接続されている
   ことを特徴とする半導体メモリ装置。
7. 請求項６に記載の半導体メモリ装置において、
   前記複数のセルプレート線をそれぞれ駆動する複数の第１のセルプレート駆動素子を更に備え、
   前記複数の第１のセルプレート駆動素子は、それぞれ、
   当該第１のセルプレート駆動素子に駆動される前記セルプレート線に接続された前記メモリセルの行に対応する前記メインワード線によって制御される
   ことを特徴とする半導体メモリ装置。
8. 請求項６に記載の半導体メモリ装置において、
   前記複数のセルプレート線のそれぞれに複数個ずつ対応し、対応するセルプレート線を駆動する複数の第２のセルプレート駆動素子を更に備え、
   前記第２のセルプレート駆動素子は、それぞれ、
   当該第２のセルプレート駆動素子に駆動される前記セルプレート線に接続された前記メモリセルの行に対応する前記メインワード線によって制御される
   ことを特徴とする半導体メモリ装置。
9. 請求項８に記載の半導体メモリ装置において、
   前記複数の第２のセルプレート駆動素子の少なくとも一部としてダミーメモリセルを用いる
   ことを特徴とする半導体メモリ装置。
10. 請求項８に記載の半導体メモリ装置において、
    前記複数の第１のセルプレート駆動素子は、それぞれ、
    当該第１のセルプレート駆動素子に駆動される前記セルプレート線に接続された前記メモリセルの行に対応する前記メインワード線の信号が入力されたＮＡＮＤ回路と、
    前記ＮＡＮＤ回路の出力信号が入力されたインバータ回路とを有し、
    前記複数の第２のセルプレート駆動素子は、それぞれ、トランスファーゲートである
    ことを特徴とする半導体メモリ装置。
11. 請求項１に記載の半導体メモリ装置において、
    前記複数のメモリセルは、それぞれ、
    トランジスタと、
    前記トランジスタに接続された強誘電体キャパシタとを有する
    ことを特徴とする半導体メモリ装置。
12. 請求項１１に記載の半導体メモリ装置において、
    前記複数のメモリセルアレイは、それぞれ、
    当該メモリセルアレイの前記複数のメモリセルの各列にそれぞれ対応し、対応する列のメモリセルに接続された複数のビット線対を有し、
    当該半導体メモリ装置は、
    前記複数のビット線対のそれぞれに読み出された電位差を増幅するセンスアンプを更に備え、
    前記センスアンプが増幅を開始するときに、読み出しが行われる前記メモリセルのトランジスタが非導通状態である
    ことを特徴とする半導体メモリ装置。
13. 半導体メモリ装置と、
    前記半導体メモリ装置を制御する制御信号を出力するメモリコントローラとを備え、
    前記半導体メモリ装置は、
    複数のメモリブロックと、
    コラムアドレスをデコードし、活性化させるべきコラムを指定するコラム選択信号を生成するコラムデコーダとを有し、
    前記複数のメモリブロックのそれぞれは、
    それぞれが、マトリックス状に配置された複数のメモリセルを有する複数のメモリセルアレイと、
    それぞれが、前記複数のメモリセルアレイに共通して、前記複数のメモリセルの各行に対応し、対応する行のメモリセルに接続された複数のセルプレート線とを有し、
    前記複数のメモリセルアレイは、それぞれ、
    当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、
    前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きく、
    前記コラムデコーダは、
    前記複数のメモリブロックのうち前記制御信号に応じた数のメモリブロックが、前記複数のセルプレート線のうちの１つが活性化中に活性化するように、前記コラム選択信号を生成する
    ことを特徴とする半導体メモリシステム。
14. 請求項１３に記載の半導体メモリシステムにおいて、
    前記コラムデコーダは、
    前記制御信号に応じた数が２以上である場合には、前記複数のメモリブロックのうち隣接するメモリブロックを活性化するように、前記コラム選択信号を生成する
    ことを特徴とする半導体メモリシステム。

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