JP2004234713A - 間引きリフレッシュ機能を有するダイナミックメモリ - Google Patents
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Abstract
【課題】間引きリフレッシュ時の消費電流を削減する。
【解決手段】リフレッシュ動作が行われるダイナミックメモリにおいて、複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイＭＣＡを有し、各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有する。そして、複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されない。間引き対象メモリセルをワード線方向の一部のメモリセルにも適用することができ、それに伴って駆動される副ワード線の数を減らし、駆動されるセンスアンプの数を減らすことができ、消費電流を削減することができる。
【選択図】図３
【解決手段】リフレッシュ動作が行われるダイナミックメモリにおいて、複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイＭＣＡを有し、各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有する。そして、複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されない。間引き対象メモリセルをワード線方向の一部のメモリセルにも適用することができ、それに伴って駆動される副ワード線の数を減らし、駆動されるセンスアンプの数を減らすことができ、消費電流を削減することができる。
【選択図】図３
Description
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ動作が行われるダイナミックメモリに関し、特に、データ保持特性の良いセルへのリフレッシュを間引きながらリフレッシュを行う間引きリフレッシュ機能を有するダイナミックメモリに関する。
【０００２】
【従来の技術】
半導体記憶装置であるダイナミックメモリは、メモリセルのデータを保持するために定期的にリフレッシュ動作を行う必要がある。このリフレッシュ動作は、メモリがアクティブ状態であってもスタンバイ状態（パワーダウンモード状態）であっても、各メモリセルに対して定期的に行う必要がある。アクティブ状態では、外部のメモリコントローラからの制御により、また、スタンバイ状態においては、内蔵するリフレッシュ制御回路により、定期的にリフレッシュ動作が行われる。そして、そのリフレッシュ動作における消費電流を低減することが要求される。特にスタンバイ状態においては無駄な消費電流を低減することが求められる。
【０００３】
一方、ダイナミックメモリのリフレッシュ周期は、メモリセルがもつデータ保持特性のうち最悪の特性に応じて設定される。つまり、データ保持特性が最悪のセルには、最も短いリフレッシュ周期にする必要がある。このように設定することで、最もデータ保持特性の悪いメモリセルのデータであってもリフレッシュ動作によりデータを保持することができる。しかし、そのようにリフレッシュ周期を短く設定すると、データ保持特性が良いメモリセルに対しては、リフレッシュ周期が短くなりすぎ、無駄なリフレッシュ動作を招くことになり、消費電流低減の弊害になる。
【０００４】
そこで、良好なデータ保持特性を有するメモリセルに対しては、リフレッシュ周期の２周期に１回、または３周期以上に１回しかリフレッシュを行わない、間引きリフレッシュ動作が提案されている（例えば以下の特許文献）。つまり、間引きリフレッシュ動作では、連続するリフレッシュ周期のいずれかの周期では、良好なデータ保持特性を有するメモリセルを間引いてリフレッシュ動作を行う。これにより一定時間当たりのリフレッシュ動作回数が減少し、リフレッシュ動作に要する消費電流を低減することができる。
【０００５】
【特許文献】
特開平７−９３９７１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の先行技術における間引きリフレッシュ動作では、間引きリフレッシュサイクルで、良好なデータ保持特性を有するメモリセルのワード線駆動を行わずに、データ保持特性が悪いメモリセルのワード線駆動を行ってリフレッシュ動作を行う。従って、駆動されたワード線に接続されたメモリセルに対応するビット線に対しては、全てのセンスアンプが駆動され、それに伴って多くの電流消費を招いている。つまり、データ保持特性が悪いメモリセルのワード線に接続される、データ保持特性の良好なメモリセルも同時にリフレッシュ動作の対象となり、それに伴ってセンスアンプの駆動による電流消費を招いている。
【０００７】
そこで、本発明の目的は、リフレッシュに伴う消費電流を削減したダイナミックメモリを提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、リフレッシュ動作が行われるダイナミックメモリにおいて、複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有する。そして、複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されないことを特徴とする。
【０００９】
上記の発明の側面によれば、間引き対象メモリセルをワード線方向の一部のメモリセルにも適用することができ、それに伴って駆動される副ワード線の数を減らし、駆動されるセンスアンプの数を減らすことができ、消費電流を削減することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１１】
図１は、間引きリフレッシュ動作を説明する図である。ダイナミックメモリのメモリセルは、キャパシタにチャージを蓄積することによりデータを記憶する。従って、リーク電流によりセルキャパシタのチャージ量が減少するまえに、そのメモリセルのデータを読み出し、センスアンプで増幅し、同じメモリセルに再書き込みを行うリフレッシュ動作が必要である。つまり、一定のリフレッシュサイクルの間に、全てのワード線を順次駆動して、リフレッシュ動作が行われる。このチャージ保持特性がデータ保持特性である。
【００１２】
図１に示されるとおり、リフレッシュサイクルを規定するリフレッシュクロックＲＥＦの１サイクル（周期）内に、全てのワード線が順次駆動され、各ワード線に接続されたメモリセルのリフレッシュが行われる。しかし、複数のメモリセルのうち、データ保持特性が良いセルと、悪いセルとが存在し、データ保持特性が良いセルには、同特性が悪いセルほど頻繁にリフレッシュ動作を行う必要がない。そこで、図１に示されるように、リフレッシュサイクルのうち、奇数サイクルでは、特性が良いセルと特性が悪いセルの両方をリフレッシュ動作対象とし、偶数サイクルでは、特性が良いセルへのリフレッシュ動作は行わず（間引きリフレッシュし）特性が悪いセルに対してのみリフレッシュ動作対象とする。つまり、図１の例では、奇数サイクルが通常リフレッシュサイクルになり、偶数サイクルが間引きリフレッシュサイクルになる。このようにすることで、リフレッシュ動作を削減して、消費電流を削減することができる。
【００１３】
図２は、本実施の形態におけるメモリセルアレイを示す図である。図２のメモリセルアレイＭＣＡは、行列方向に複数のセルアレイブロックＷ１〜Ｗ１２に分割されている。そして、列方向（図２の横方向）に隣接するセルアレイブロック間にセンスアンプ列Ｓ１〜Ｓ１１が配置され、行方向（図２の縦方向）に隣接するセルアレイブロック間に図示しない主ワード線と副ワード線とのコンタクト部が配置されている。また、行方向に配置されたワード線を選択して駆動するワードデコーダＷＤがメモリセルアレイＭＣＡの一端に設けられている。このワードデコーダＷＤが、図２中に示された矢印の方向に、主ワード線を順次選択し駆動して、リフレッシュ動作が繰り返される。
【００１４】
本実施の形態においても、従来例と同様に、通常のリフレッシュサイクルでは、全ての主ワード線が順次駆動されるが、間引きリフレッシュサイクルでは、データ保持特性が良いセルのみに接続される主ワード線の駆動が行われず、データ保持特性が悪いセルに接続される主ワード線のみが駆動される。そのために、図示しない間引き対象のワード線の行アドレスを記憶する間引きアドレス記憶部と、その間引きアドレス記憶部の行アドレスとアクセス対象の行アドレスとを比較し、一致するときワードデコーダの駆動動作を禁止する比較回路とが設けられる。
【００１５】
更に、本実施の形態においては、主ワード線に対して複数の副ワード線がそれぞれのセルアレイブロックに設けられる。そして、間引きリフレッシュサイクルにおいて、主ワード線が駆動されるときに、その主ワード線に対応する副ワード線であって、データ保持特性が良いセルのみに接続される副ワード線の駆動が禁止される。更に、その駆動が禁止された副ワード線に対応するセンスアンプの駆動も禁止される。
【００１６】
但し、各主ワード線毎にどの副ワード線の駆動を間引くかを記憶することは、記憶データが膨大になるので、以下に説明する例では、ワード線方向とビット線方向に分割されているセルアレイブロック毎に、間引きリフレッシュサイクルにおいて副ワード線の駆動を禁止するか否かのデータが間引きメモリに記憶される。そして、間引きリフレッシュサイクルにおいて、主ワード線が駆動されても、その間引き対象のセルアレイブロックの副ワード線の駆動は禁止され、間引き対象外のセルアレイブロックの副ワード線だけが駆動される。それに伴って、間引き対象のセルアレイブロックのセンスアンプの駆動も禁止される。
【００１７】
図３は、本実施の形態におけるメモリセルアレイの詳細図である。図３には、図２のメモリセルアレイのうちセルアレイブロックＷ１，Ｗ４，Ｗ７と、それに対応するセンスアンプ列Ｓ１，Ｓ４，Ｓ７と、コンタクト部Ｃ１，Ｃ４，Ｃ７とが示される。他のセルアレイブロックに対しても同様の構成が設けられる。
【００１８】
図２の行方向（縦方向）に配置された主ワード線ＭＷＬ０，ＭＷＬ１が、セルアレイブロックＷ１，Ｗ４，Ｗ７に共通に設けられている。そして、各セルアレイブロックＷ１，Ｗ４，Ｗ７内には、複数の副ワード線ＳＷＬ０，ＳＷＬ１と、複数のビット線ＢＬ０，ＢＬ１と、それらの交差位置に配置されたメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１とが設けられる。また、セルアレイブロックＷ１，Ｗ４，Ｗ７内のビット線は、センスアンプ列Ｓ１，Ｓ４，Ｓ７内の各センスアンプに接続されている。また、センスアンプ列Ｓ１，Ｓ４，Ｓ７に沿って、主センスアンプ駆動信号対ＰＳＡ／ＮＳＡが配置され、各センスアンプ列Ｓ１，Ｓ４，Ｓ７に対して副センスアンプ駆動信号対ＰＳＡ／ＮＳＡ１，４，７が設けられている。
【００１９】
主ワード線は、例えば、半導体基板の表面側に形成されるアルミニウムなどの金属配線により実現され、副ワード線は、例えば、半導体基板上のより基板側に形成されるポリシリコン配線により実現される。そして、コンタクト部Ｃ１，Ｃ４，Ｃ７には、主ワード線ＭＷＬ０，ＭＷＬ１と副ワード線ＳＷＬ０，ＳＷＬ１とを選択的に接続するトランジスタ群Ｐ１０、Ｐ１１、Ｐ４０、Ｐ４１、Ｐ７０、Ｐ７１が設けられる。更に、コンタクト部には、主センスアンプ駆動信号対ＰＳＡ／ＮＳＡと各センスアンプ列Ｓ１，Ｓ４，Ｓ７に対応する副センスアンプ駆動信号対ＰＳＡ／ＮＳＡ１、ＰＳＡ／ＮＳＡ４、ＰＳＡ／ＮＳＡ７とを選択的に接続するトランジスタＰＳ１，ＰＳ４，ＰＳ７が設けられる。
【００２０】
これらのトランジスタ群は、各セルアレイブロックＷ１，Ｗ４，Ｗ７毎に設けられた間引きリフレッシュ制御回路ＴＯＷ１、ＴＯＷ４、ＴＯＷ７が生成する間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７により制御される。つまり、コンタクト部Ｃ１，Ｃ４，Ｃ７内のトランジスタ群は、Ｐ型トランジスタであるので、間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７がＬレベルの時に導通に、Ｈレベルの時に非導通にそれぞれ制御される。
【００２１】
リフレッシュ制御回路１０は、間引きリフレッシュを制御し、リフレッシュクロックＲＥＦを供給され、連続するリフレッシュサイクルのうち、間引きリフレッシュサイクルを指示する間引きリフレッシュ制御信号ＴＯＲを生成し、各セルアレイブロックに設けられた間引きリフレッシュ制御回路ＴＯＷ１、ＴＯＷ４、ＴＯＷ７に供給する。間引きリフレッシュ制御回路ＴＯＷ１、ＴＯＷ４、ＴＯＷ７は、間引きリフレッシュ制御信号ＴＯＲが通常リフレッシュサイクルを示す時は、間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７をＬレベルにして、コンタクト部Ｃ１，Ｃ４，Ｃ７のトランジスタ群を導通状態にし、間引きリフレッシュ制御信号ＴＯＲが間引きリフレッシュサイクルを示す時は、内蔵する間引きメモリのデータに応じて、間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７をＨレベルまたはＬレベルにして、コンタクト部Ｃ１，Ｃ４，Ｃ７のトランジスタ群を非導通状態または導通状態にする。
【００２２】
間引き対象のセルアレイブロックの間引きリフレッシュ制御回路内には、間引き対象を示すデータが記憶され、間引きリフレッシュサイクル時に間引き選択信号がＨレベルに制御、選択トランジスタが非導通状態にされる。間引き対象外のセルアレイブロックの間引きリフレッシュ制御回路内には、間引き対象外を示すデータが記憶され、間引きリフレッシュサイクルであっても、間引き選択信号がＬレベルに制御され、選択トランジスタが導通状態に制御される。尚、通常動作時には、選択トランジスタ群は全て導通状態に制御される。
【００２３】
図４は、間引きリフレッシュ制御回路の回路図である。また、図５は、その動作論理値の図表である。間引きリフレッシュ制御回路ＴＯＷ＃（＃はブロック番号）は、間引きリフレッシュ制御信号ＴＯＲと間引きフューズメモリＦＳ０，ＦＳ１の出力とを入力し、間引き選択信号ＴＲ＃を出力するＡＮＤゲート１２を有する。間引きメモリＦＳ０，ＦＳ１は、電源電圧ＶＤＤまたはグランド電圧ＶＳＳに接続され、対応するセルアレイブロックが間引き対象の場合は、フューズメモリＦＳ０が溶断され、対応するセルアレイブロックが間引き対象外の場合は、フューズメモリＦＳ１が溶断される。つまり、セルアレイブロック内にデータ保持特性の悪いメモリセルが存在する場合は、そのセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃内のフューズメモリＦＳ０が溶断され、ＡＮＤゲート１２のフューズメモリ側の入力は常にＬレベルになる。また、セルアレイブロック内にデータ保持特性の悪いメモリセルが存在しない場合は、そのセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃内のフューズメモリＦＳ１が溶断され、ＡＮＤゲート１２のフューズメモリ側の入力は常にＨレベルになり、間引きリフレッシュ制御信号ＴＯＲに応じてその出力がＨ／Ｌレベルに制御される。
【００２４】
図６は、本実施の形態のリフレッシュ動作のタイミングチャート図である。図５と共に参照しながら、間引きリフレッシュの動作について説明する。図６に示されるとおり、リフレッシュクロックＲＥＦにより制御される連続するリフレッシュサイクルのうち、奇数サイクルは通常リフレッシュサイクルであり、偶数サイクルは間引きリフレッシュサイクルとする。
【００２５】
まず、奇数サイクルの通常リフレッシュサイクルの場合は、間引きリフレッシュ制御信号ＴＯＲがＬレベルになる。従って、各セルアレイブロックの間引きリフレッシュ制御回路ＴＯＷ＃では、間引きメモリの状態にかかわらず間引き選択信号ＴＲ＃がＬレベルに制御され、全ての副ワード線が対応する主ワード線に接続され、全ての副センスアンプ駆動信号対ＰＳＡ／ＮＳＡ＃が主センスアンプ駆動信号対ＰＳＡ／ＮＳＡに接続される。これに伴い、ワードデコーダにより選択された主ワード線の駆動に応答して、全ての副ワード線も駆動され、当該主ワード線に対応する全てのセンスアンプＳ１，Ｓ４，Ｓ７が駆動され、主ワード線に対応する全てのセルアレイブロックのメモリセルがリフレッシュされる。この動作は、通常のリード動作と同じである。
【００２６】
次に、偶数サイクルの間引きリフレッシュサイクルの場合は、間引きリフレッシュ制御信号ＴＯＲがＨレベルになる。それに伴って、データ保持特性が悪いセルを有しないセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃では、間引きメモリＦＳ１が溶断され、ＦＳ０が導通状態にあるので、ＡＮＤゲート１２の２つの入力は共にＨレベルとなり、間引き選択信号ＴＲ＃はＨレベルになる。つまり、リフレッシュ動作間引き状態になり、それに対応するコンタクト部のトランジスタ群は全て非導通になる。それに伴って、主ワード線が駆動されても、副ワード線は駆動されず、それに対応するセンスアンプ群も駆動されない。
【００２７】
一方、データ保持特性が悪いセルを有するセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃では、間引きメモリＦＳ０が溶断されているので、ＡＮＤゲート１２の２つの入力はＨレベルとＬレベルであり、間引き選択信号ＴＲ＃はＬレベルになる。つまり、それに対応するトランジスタ群は全て導通状態になり、主ワード線の駆動に伴い副ワード線も駆動され、更に、主センスアンプ駆動信号対の駆動に伴い副センスアンプ駆動信号対も駆動されセンスアンプが駆動され、そのセルアレイブロックはリフレッシュ動作される。
【００２８】
このように、本実施の形態では、セルアレイブロックが間引きリフレッシュ対象か否かを記憶する間引きメモリを有する間引きリフレッシュ制御回路ＴＯＷ＃を、セルアレイブロック毎に設けて、間引きリフレッシュサイクル時に主ワード線が駆動されても、そのセルアレイブロックの副ワード線の駆動を禁止し、それに伴って、その副ワード線に対応するセンスアンプ列の駆動を禁止する。従って、間引き対象のセルアレイブロックのリフレッシュ動作が禁止され、消費電流を削減することができる。
【００２９】
本実施の形態では、間引きリフレッシュ制御回路ＴＯＷ＃をセルアレイブロック毎に設けたが、図２のメモリセルアレイＭＣＡの同じ列方向（横方向）に並ぶ複数のセルアレイブロック毎に設けても良い。その場合、同じ列方向に並ぶ複数のセルアレイブロック内にデータ保持特性が悪いメモリセルが存在しない場合は、そのコラム方向のセルアレイブロック全てがリフレッシュ動作の対象外になる。
【００３０】
本実施の形態で必要となる回路は、間引きリフレッシュ制御回路ＴＯＷ＃と、副ワード線を主ワード線に選択的に接続するトランジスタ群Ｐ１０，Ｐ１１．．．と、副センスアンプ駆動信号対を主センスアンプ駆動信号対に選択的に接続するトランジスタ群ＰＳ１，ＰＳ４，ＰＳ７とであり、それほど多くの回路を追加する必要はない。
【００３１】
図７は、第２の実施の形態におけるメモリセルアレイを示す図である。第２の実施の形態では、メモリセルアレイＭＣＡに共通に主ワード線を選択して駆動するメインデコーダＭＷＤと、各セルアレイブロック毎に設けられ、主ワード線の選択に応答して、複数の副ワード線のいずれかを選択し駆動するサブデコーダＳＤ１〜ＳＤ１２とが設けられている。そして、サブデコーダＳＤ１〜ＳＤ１２が設けられる領域に、前述の選択トランジスタ群が設けられる。
【００３２】
第２の実施の形態においても、間引きリフレッシュサイクルでは、データ保持特性が悪いセルがない主ワード線の駆動は間引かれる。更に、主ワード線が駆動されても、間引き対象のセルアレイブロックの副ワード線は、いずれも選択されず駆動されない。そして、それに対応するセンスアンプも駆動されない。
【００３３】
図８は、第２の実施の形態におけるメモリセルアレイの詳細図である。図８には、セルアレイブロックＷ１〜Ｗ１２のうち、ブロックＷ１，Ｗ４のみが示され、それに対応するセンスアンプ列Ｓ１，Ｓ４と、サブデコーダＳＤ１，ＳＤ４とが示されている。主ワード線ＭＷＬ０，ＭＷＬ１は、行方向（縦方向）に配列された複数のセルアレイブロックに共通に設けられ、メインワードデコーダＭＷＤにより選択され、駆動される。そして、各セルアレイブロックに設けられたサブデコーダＳＤ１，ＳＤ２は、１本の主ワード線に対して４本の副ワード線ＳＷＬ０〜ＳＷＬ３のいずれか１本を選択する。図中には、各サブアレイブロックに２組のサブデコーダＳＤ１−０，ＳＤ１−１が示される。こうすることにより、半導体基板の上層の金属配線からなる主ワード線の本数を減らすことができる。
【００３４】
図８においても、間引きリフレッシュ制御回路ＴＯＷ１，ＴＯＷ４がセルアレイブロックＷ１，Ｗ４毎に設けられる。この間引きリフレッシュ制御回路は、図４に示したものと同じである。また、これらの間引きリフレッシュ制御回路ＴＯＷ＃には、リフレッシュ制御回路１０から供給される間引きリフレッシュ制御信号ＴＯＲが供給され、間引きリフレッシュサイクル時は、内蔵する間引きメモリのデータに応じて、間引き選択信号ＴＲ１，ＴＲ４を出力する。
【００３５】
間引きリフレッシュ制御回路の動作は、前述の例と同じである。つまり、通常リフレッシュサイクルでは、各間引きリフレッシュ制御回路ＴＯＷ１，４は間引き選択信号ＴＲ１，４をＬレベルにし、選択トランジスタＰ１０、Ｐ１１、Ｐ４０、Ｐ４１、ＰＳ１、ＰＳ４が導通状態になる。従って、主ワード線が駆動されれば、それに対応するサブワード線が選択され駆動され、対応するセンスアンプも駆動される。一方、間引きリフレッシュサイクルでは、各間引きリフレッシュ制御回路ＴＯＷ１，４は、間引き選択信号ＴＲ１，ＴＲ４を、内蔵する間引きメモリのデータに応じてＨレベルまたはＬレベルにする。間引き対象セルブロックの制御回路ＴＯＷ＃では、間引き選択信号ＴＲ＃をＨレベルにするので、それに対応する選択トランジスタが非導通になり、副ワード線は駆動されず、それに対応するセンスアンプも駆動されない。従って、間引きリフレッシュ動作時の消費電流を削減することができる。
【００３６】
第２の実施の形態において、間引き選択信号ＴＲ＃を各サブデコーダＳＤ＃に直接与えて、サブデコーダの出力を強制的に全て非選択状態または非活性状態にしても良い。つまり、間引き選択信号をサブデコーダの活性化信号として利用してもよい。その場合は、主ワード線とサブデコーダＳＤ＃との間の選択トランジスタＰ１０，Ｐ１，Ｐ４０，Ｐ４１は不要である。但し、センスアンプ駆動信号を選択するトランジスタは必要である。
【００３７】
第２の実施の形態においても、間引きリフレッシュ制御回路を、メモリセルアレイの同じビット線方向に配置された複数のセルアレイブロック毎に設けても良い。
【００３８】
以上、実施の形態例をまとめると以下の付記の通りである。
【００３９】
（付記１）リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有し、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
【００４０】
（付記２）付記１において、
前記メモリセルアレイは、少なくともワード線方向において複数のブロックに分割され、
当該ブロック毎に設けられ、対応するブロックが間引きリフレッシュ対象か否かに応じて、間引き選択信号を生成する間引きリフレッシュ制御回路を有し、
前記間引き選択信号に応じて、前記一部の副ワード線の駆動が制御されることを特徴とするダイナミックメモリ。
【００４１】
（付記３）付記２において、
前記間引きリフレッシュ制御回路は、対応するブロックが間引きリフレッシュ対象か否かを記憶する間引きメモリを有することを特徴とするダイナミックメモリ。
【００４２】
（付記４）付記２において、
前記メモリセルアレイは、前記主ワード線と副ワード線とを接続するコンタクト部を各ブロック毎に有し、
当該コンタクト部には、前記間引き選択信号に応答して、導通、非導通に制御される副ワード線選択トランジスタを有することを特徴とするダイナミックメモリ。
【００４３】
（付記５）付記２において、
更に、前記主ワード線を選択し駆動するメインワードデコーダを有し、
前記メモリセルアレイは、前記主ワード線の駆動に応答して、前記ブロック内の副ワード線を選択するサブデコーダを有し、
前記間引き選択信号に応答して、前記サブデコーダによる副ワード線の選択が禁止されることを特徴とするダイナミックメモリ。
【００４４】
（付記６）付記１において、
前記メモリセルアレイは、ワード線方向とビット線方向において複数のブロックに分割され、
当該ブロック毎に設けられ、対応するブロックが間引きリフレッシュ対象か否かに応じて、間引き選択信号を生成する間引きリフレッシュ制御回路を有し、
前記間引き選択信号に応じて、前記ブロック内の前記副ワード線の駆動が制御されることを特徴とするダイナミックメモリ。
【００４５】
（付記７）リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
前記メモリセルアレイは、少なくとも前記ワード線配置方向に複数のブロックに分割され、
各ワード線は、前記複数のブロックに共通の主ワード線と当該主ワード線に対応して各ブロック内に設けられた副ワード線とを有し、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、間引きリフレッシュ対象ブロックに対応する副ワード線が駆動されず、当該間引きリフレッシュ対象ブロックに対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
【００４６】
（付記８）リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
前記メモリセルアレイは、少なくとも前記ワード線配置方向に複数のブロックに分割され、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、間引きリフレッシュ対象ブロックに対応するワード線が駆動されず、当該間引きリフレッシュ対象ブロックに対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
【００４７】
【発明の効果】
以上、本発明によれば、間引きリフレッシュ時の消費電流が削減される。
【図面の簡単な説明】
【図１】間引きリフレッシュ動作を説明する図である。
【図２】本実施の形態におけるメモリセルアレイを示す図である。
【図３】本実施の形態におけるメモリセルアレイの詳細図である。
【図４】間引きリフレッシュ制御回路の回路図である。
【図５】間引きリフレッシュ制御回路の動作論理値の図表である。
【図６】本実施の形態のリフレッシュ動作のタイミングチャート図である。
【図７】第２の実施の形態におけるメモリセルアレイを示す図である。
【図８】第２の実施の形態におけるメモリセルアレイの詳細図である。
【符号の説明】
ＭＣＡ：メモリセルアレイ、Ｗ１〜Ｗ１２：ブロック、セルアレイブロック、Ｓ１〜Ｓ１１：センスアンプ列、Ｃ１〜Ｃ１１：コンタクト部、ＭＷＤ：メインワードデコーダ、ＳＤ：サブデコーダ、ＴＯＷ＃：間引きリフレッシュ制御回路、ＴＯＲ：間引きリフレッシュ制御信号、ＴＲ＃：間引き選択信号
【発明の属する技術分野】
本発明は、リフレッシュ動作が行われるダイナミックメモリに関し、特に、データ保持特性の良いセルへのリフレッシュを間引きながらリフレッシュを行う間引きリフレッシュ機能を有するダイナミックメモリに関する。
【０００２】
【従来の技術】
半導体記憶装置であるダイナミックメモリは、メモリセルのデータを保持するために定期的にリフレッシュ動作を行う必要がある。このリフレッシュ動作は、メモリがアクティブ状態であってもスタンバイ状態（パワーダウンモード状態）であっても、各メモリセルに対して定期的に行う必要がある。アクティブ状態では、外部のメモリコントローラからの制御により、また、スタンバイ状態においては、内蔵するリフレッシュ制御回路により、定期的にリフレッシュ動作が行われる。そして、そのリフレッシュ動作における消費電流を低減することが要求される。特にスタンバイ状態においては無駄な消費電流を低減することが求められる。
【０００３】
一方、ダイナミックメモリのリフレッシュ周期は、メモリセルがもつデータ保持特性のうち最悪の特性に応じて設定される。つまり、データ保持特性が最悪のセルには、最も短いリフレッシュ周期にする必要がある。このように設定することで、最もデータ保持特性の悪いメモリセルのデータであってもリフレッシュ動作によりデータを保持することができる。しかし、そのようにリフレッシュ周期を短く設定すると、データ保持特性が良いメモリセルに対しては、リフレッシュ周期が短くなりすぎ、無駄なリフレッシュ動作を招くことになり、消費電流低減の弊害になる。
【０００４】
そこで、良好なデータ保持特性を有するメモリセルに対しては、リフレッシュ周期の２周期に１回、または３周期以上に１回しかリフレッシュを行わない、間引きリフレッシュ動作が提案されている（例えば以下の特許文献）。つまり、間引きリフレッシュ動作では、連続するリフレッシュ周期のいずれかの周期では、良好なデータ保持特性を有するメモリセルを間引いてリフレッシュ動作を行う。これにより一定時間当たりのリフレッシュ動作回数が減少し、リフレッシュ動作に要する消費電流を低減することができる。
【０００５】
【特許文献】
特開平７−９３９７１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の先行技術における間引きリフレッシュ動作では、間引きリフレッシュサイクルで、良好なデータ保持特性を有するメモリセルのワード線駆動を行わずに、データ保持特性が悪いメモリセルのワード線駆動を行ってリフレッシュ動作を行う。従って、駆動されたワード線に接続されたメモリセルに対応するビット線に対しては、全てのセンスアンプが駆動され、それに伴って多くの電流消費を招いている。つまり、データ保持特性が悪いメモリセルのワード線に接続される、データ保持特性の良好なメモリセルも同時にリフレッシュ動作の対象となり、それに伴ってセンスアンプの駆動による電流消費を招いている。
【０００７】
そこで、本発明の目的は、リフレッシュに伴う消費電流を削減したダイナミックメモリを提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、リフレッシュ動作が行われるダイナミックメモリにおいて、複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有する。そして、複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されないことを特徴とする。
【０００９】
上記の発明の側面によれば、間引き対象メモリセルをワード線方向の一部のメモリセルにも適用することができ、それに伴って駆動される副ワード線の数を減らし、駆動されるセンスアンプの数を減らすことができ、消費電流を削減することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１１】
図１は、間引きリフレッシュ動作を説明する図である。ダイナミックメモリのメモリセルは、キャパシタにチャージを蓄積することによりデータを記憶する。従って、リーク電流によりセルキャパシタのチャージ量が減少するまえに、そのメモリセルのデータを読み出し、センスアンプで増幅し、同じメモリセルに再書き込みを行うリフレッシュ動作が必要である。つまり、一定のリフレッシュサイクルの間に、全てのワード線を順次駆動して、リフレッシュ動作が行われる。このチャージ保持特性がデータ保持特性である。
【００１２】
図１に示されるとおり、リフレッシュサイクルを規定するリフレッシュクロックＲＥＦの１サイクル（周期）内に、全てのワード線が順次駆動され、各ワード線に接続されたメモリセルのリフレッシュが行われる。しかし、複数のメモリセルのうち、データ保持特性が良いセルと、悪いセルとが存在し、データ保持特性が良いセルには、同特性が悪いセルほど頻繁にリフレッシュ動作を行う必要がない。そこで、図１に示されるように、リフレッシュサイクルのうち、奇数サイクルでは、特性が良いセルと特性が悪いセルの両方をリフレッシュ動作対象とし、偶数サイクルでは、特性が良いセルへのリフレッシュ動作は行わず（間引きリフレッシュし）特性が悪いセルに対してのみリフレッシュ動作対象とする。つまり、図１の例では、奇数サイクルが通常リフレッシュサイクルになり、偶数サイクルが間引きリフレッシュサイクルになる。このようにすることで、リフレッシュ動作を削減して、消費電流を削減することができる。
【００１３】
図２は、本実施の形態におけるメモリセルアレイを示す図である。図２のメモリセルアレイＭＣＡは、行列方向に複数のセルアレイブロックＷ１〜Ｗ１２に分割されている。そして、列方向（図２の横方向）に隣接するセルアレイブロック間にセンスアンプ列Ｓ１〜Ｓ１１が配置され、行方向（図２の縦方向）に隣接するセルアレイブロック間に図示しない主ワード線と副ワード線とのコンタクト部が配置されている。また、行方向に配置されたワード線を選択して駆動するワードデコーダＷＤがメモリセルアレイＭＣＡの一端に設けられている。このワードデコーダＷＤが、図２中に示された矢印の方向に、主ワード線を順次選択し駆動して、リフレッシュ動作が繰り返される。
【００１４】
本実施の形態においても、従来例と同様に、通常のリフレッシュサイクルでは、全ての主ワード線が順次駆動されるが、間引きリフレッシュサイクルでは、データ保持特性が良いセルのみに接続される主ワード線の駆動が行われず、データ保持特性が悪いセルに接続される主ワード線のみが駆動される。そのために、図示しない間引き対象のワード線の行アドレスを記憶する間引きアドレス記憶部と、その間引きアドレス記憶部の行アドレスとアクセス対象の行アドレスとを比較し、一致するときワードデコーダの駆動動作を禁止する比較回路とが設けられる。
【００１５】
更に、本実施の形態においては、主ワード線に対して複数の副ワード線がそれぞれのセルアレイブロックに設けられる。そして、間引きリフレッシュサイクルにおいて、主ワード線が駆動されるときに、その主ワード線に対応する副ワード線であって、データ保持特性が良いセルのみに接続される副ワード線の駆動が禁止される。更に、その駆動が禁止された副ワード線に対応するセンスアンプの駆動も禁止される。
【００１６】
但し、各主ワード線毎にどの副ワード線の駆動を間引くかを記憶することは、記憶データが膨大になるので、以下に説明する例では、ワード線方向とビット線方向に分割されているセルアレイブロック毎に、間引きリフレッシュサイクルにおいて副ワード線の駆動を禁止するか否かのデータが間引きメモリに記憶される。そして、間引きリフレッシュサイクルにおいて、主ワード線が駆動されても、その間引き対象のセルアレイブロックの副ワード線の駆動は禁止され、間引き対象外のセルアレイブロックの副ワード線だけが駆動される。それに伴って、間引き対象のセルアレイブロックのセンスアンプの駆動も禁止される。
【００１７】
図３は、本実施の形態におけるメモリセルアレイの詳細図である。図３には、図２のメモリセルアレイのうちセルアレイブロックＷ１，Ｗ４，Ｗ７と、それに対応するセンスアンプ列Ｓ１，Ｓ４，Ｓ７と、コンタクト部Ｃ１，Ｃ４，Ｃ７とが示される。他のセルアレイブロックに対しても同様の構成が設けられる。
【００１８】
図２の行方向（縦方向）に配置された主ワード線ＭＷＬ０，ＭＷＬ１が、セルアレイブロックＷ１，Ｗ４，Ｗ７に共通に設けられている。そして、各セルアレイブロックＷ１，Ｗ４，Ｗ７内には、複数の副ワード線ＳＷＬ０，ＳＷＬ１と、複数のビット線ＢＬ０，ＢＬ１と、それらの交差位置に配置されたメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１とが設けられる。また、セルアレイブロックＷ１，Ｗ４，Ｗ７内のビット線は、センスアンプ列Ｓ１，Ｓ４，Ｓ７内の各センスアンプに接続されている。また、センスアンプ列Ｓ１，Ｓ４，Ｓ７に沿って、主センスアンプ駆動信号対ＰＳＡ／ＮＳＡが配置され、各センスアンプ列Ｓ１，Ｓ４，Ｓ７に対して副センスアンプ駆動信号対ＰＳＡ／ＮＳＡ１，４，７が設けられている。
【００１９】
主ワード線は、例えば、半導体基板の表面側に形成されるアルミニウムなどの金属配線により実現され、副ワード線は、例えば、半導体基板上のより基板側に形成されるポリシリコン配線により実現される。そして、コンタクト部Ｃ１，Ｃ４，Ｃ７には、主ワード線ＭＷＬ０，ＭＷＬ１と副ワード線ＳＷＬ０，ＳＷＬ１とを選択的に接続するトランジスタ群Ｐ１０、Ｐ１１、Ｐ４０、Ｐ４１、Ｐ７０、Ｐ７１が設けられる。更に、コンタクト部には、主センスアンプ駆動信号対ＰＳＡ／ＮＳＡと各センスアンプ列Ｓ１，Ｓ４，Ｓ７に対応する副センスアンプ駆動信号対ＰＳＡ／ＮＳＡ１、ＰＳＡ／ＮＳＡ４、ＰＳＡ／ＮＳＡ７とを選択的に接続するトランジスタＰＳ１，ＰＳ４，ＰＳ７が設けられる。
【００２０】
これらのトランジスタ群は、各セルアレイブロックＷ１，Ｗ４，Ｗ７毎に設けられた間引きリフレッシュ制御回路ＴＯＷ１、ＴＯＷ４、ＴＯＷ７が生成する間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７により制御される。つまり、コンタクト部Ｃ１，Ｃ４，Ｃ７内のトランジスタ群は、Ｐ型トランジスタであるので、間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７がＬレベルの時に導通に、Ｈレベルの時に非導通にそれぞれ制御される。
【００２１】
リフレッシュ制御回路１０は、間引きリフレッシュを制御し、リフレッシュクロックＲＥＦを供給され、連続するリフレッシュサイクルのうち、間引きリフレッシュサイクルを指示する間引きリフレッシュ制御信号ＴＯＲを生成し、各セルアレイブロックに設けられた間引きリフレッシュ制御回路ＴＯＷ１、ＴＯＷ４、ＴＯＷ７に供給する。間引きリフレッシュ制御回路ＴＯＷ１、ＴＯＷ４、ＴＯＷ７は、間引きリフレッシュ制御信号ＴＯＲが通常リフレッシュサイクルを示す時は、間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７をＬレベルにして、コンタクト部Ｃ１，Ｃ４，Ｃ７のトランジスタ群を導通状態にし、間引きリフレッシュ制御信号ＴＯＲが間引きリフレッシュサイクルを示す時は、内蔵する間引きメモリのデータに応じて、間引き選択信号ＴＲ１，ＴＲ４，ＴＲ７をＨレベルまたはＬレベルにして、コンタクト部Ｃ１，Ｃ４，Ｃ７のトランジスタ群を非導通状態または導通状態にする。
【００２２】
間引き対象のセルアレイブロックの間引きリフレッシュ制御回路内には、間引き対象を示すデータが記憶され、間引きリフレッシュサイクル時に間引き選択信号がＨレベルに制御、選択トランジスタが非導通状態にされる。間引き対象外のセルアレイブロックの間引きリフレッシュ制御回路内には、間引き対象外を示すデータが記憶され、間引きリフレッシュサイクルであっても、間引き選択信号がＬレベルに制御され、選択トランジスタが導通状態に制御される。尚、通常動作時には、選択トランジスタ群は全て導通状態に制御される。
【００２３】
図４は、間引きリフレッシュ制御回路の回路図である。また、図５は、その動作論理値の図表である。間引きリフレッシュ制御回路ＴＯＷ＃（＃はブロック番号）は、間引きリフレッシュ制御信号ＴＯＲと間引きフューズメモリＦＳ０，ＦＳ１の出力とを入力し、間引き選択信号ＴＲ＃を出力するＡＮＤゲート１２を有する。間引きメモリＦＳ０，ＦＳ１は、電源電圧ＶＤＤまたはグランド電圧ＶＳＳに接続され、対応するセルアレイブロックが間引き対象の場合は、フューズメモリＦＳ０が溶断され、対応するセルアレイブロックが間引き対象外の場合は、フューズメモリＦＳ１が溶断される。つまり、セルアレイブロック内にデータ保持特性の悪いメモリセルが存在する場合は、そのセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃内のフューズメモリＦＳ０が溶断され、ＡＮＤゲート１２のフューズメモリ側の入力は常にＬレベルになる。また、セルアレイブロック内にデータ保持特性の悪いメモリセルが存在しない場合は、そのセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃内のフューズメモリＦＳ１が溶断され、ＡＮＤゲート１２のフューズメモリ側の入力は常にＨレベルになり、間引きリフレッシュ制御信号ＴＯＲに応じてその出力がＨ／Ｌレベルに制御される。
【００２４】
図６は、本実施の形態のリフレッシュ動作のタイミングチャート図である。図５と共に参照しながら、間引きリフレッシュの動作について説明する。図６に示されるとおり、リフレッシュクロックＲＥＦにより制御される連続するリフレッシュサイクルのうち、奇数サイクルは通常リフレッシュサイクルであり、偶数サイクルは間引きリフレッシュサイクルとする。
【００２５】
まず、奇数サイクルの通常リフレッシュサイクルの場合は、間引きリフレッシュ制御信号ＴＯＲがＬレベルになる。従って、各セルアレイブロックの間引きリフレッシュ制御回路ＴＯＷ＃では、間引きメモリの状態にかかわらず間引き選択信号ＴＲ＃がＬレベルに制御され、全ての副ワード線が対応する主ワード線に接続され、全ての副センスアンプ駆動信号対ＰＳＡ／ＮＳＡ＃が主センスアンプ駆動信号対ＰＳＡ／ＮＳＡに接続される。これに伴い、ワードデコーダにより選択された主ワード線の駆動に応答して、全ての副ワード線も駆動され、当該主ワード線に対応する全てのセンスアンプＳ１，Ｓ４，Ｓ７が駆動され、主ワード線に対応する全てのセルアレイブロックのメモリセルがリフレッシュされる。この動作は、通常のリード動作と同じである。
【００２６】
次に、偶数サイクルの間引きリフレッシュサイクルの場合は、間引きリフレッシュ制御信号ＴＯＲがＨレベルになる。それに伴って、データ保持特性が悪いセルを有しないセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃では、間引きメモリＦＳ１が溶断され、ＦＳ０が導通状態にあるので、ＡＮＤゲート１２の２つの入力は共にＨレベルとなり、間引き選択信号ＴＲ＃はＨレベルになる。つまり、リフレッシュ動作間引き状態になり、それに対応するコンタクト部のトランジスタ群は全て非導通になる。それに伴って、主ワード線が駆動されても、副ワード線は駆動されず、それに対応するセンスアンプ群も駆動されない。
【００２７】
一方、データ保持特性が悪いセルを有するセルアレイブロックに対応する間引きリフレッシュ制御回路ＴＯＷ＃では、間引きメモリＦＳ０が溶断されているので、ＡＮＤゲート１２の２つの入力はＨレベルとＬレベルであり、間引き選択信号ＴＲ＃はＬレベルになる。つまり、それに対応するトランジスタ群は全て導通状態になり、主ワード線の駆動に伴い副ワード線も駆動され、更に、主センスアンプ駆動信号対の駆動に伴い副センスアンプ駆動信号対も駆動されセンスアンプが駆動され、そのセルアレイブロックはリフレッシュ動作される。
【００２８】
このように、本実施の形態では、セルアレイブロックが間引きリフレッシュ対象か否かを記憶する間引きメモリを有する間引きリフレッシュ制御回路ＴＯＷ＃を、セルアレイブロック毎に設けて、間引きリフレッシュサイクル時に主ワード線が駆動されても、そのセルアレイブロックの副ワード線の駆動を禁止し、それに伴って、その副ワード線に対応するセンスアンプ列の駆動を禁止する。従って、間引き対象のセルアレイブロックのリフレッシュ動作が禁止され、消費電流を削減することができる。
【００２９】
本実施の形態では、間引きリフレッシュ制御回路ＴＯＷ＃をセルアレイブロック毎に設けたが、図２のメモリセルアレイＭＣＡの同じ列方向（横方向）に並ぶ複数のセルアレイブロック毎に設けても良い。その場合、同じ列方向に並ぶ複数のセルアレイブロック内にデータ保持特性が悪いメモリセルが存在しない場合は、そのコラム方向のセルアレイブロック全てがリフレッシュ動作の対象外になる。
【００３０】
本実施の形態で必要となる回路は、間引きリフレッシュ制御回路ＴＯＷ＃と、副ワード線を主ワード線に選択的に接続するトランジスタ群Ｐ１０，Ｐ１１．．．と、副センスアンプ駆動信号対を主センスアンプ駆動信号対に選択的に接続するトランジスタ群ＰＳ１，ＰＳ４，ＰＳ７とであり、それほど多くの回路を追加する必要はない。
【００３１】
図７は、第２の実施の形態におけるメモリセルアレイを示す図である。第２の実施の形態では、メモリセルアレイＭＣＡに共通に主ワード線を選択して駆動するメインデコーダＭＷＤと、各セルアレイブロック毎に設けられ、主ワード線の選択に応答して、複数の副ワード線のいずれかを選択し駆動するサブデコーダＳＤ１〜ＳＤ１２とが設けられている。そして、サブデコーダＳＤ１〜ＳＤ１２が設けられる領域に、前述の選択トランジスタ群が設けられる。
【００３２】
第２の実施の形態においても、間引きリフレッシュサイクルでは、データ保持特性が悪いセルがない主ワード線の駆動は間引かれる。更に、主ワード線が駆動されても、間引き対象のセルアレイブロックの副ワード線は、いずれも選択されず駆動されない。そして、それに対応するセンスアンプも駆動されない。
【００３３】
図８は、第２の実施の形態におけるメモリセルアレイの詳細図である。図８には、セルアレイブロックＷ１〜Ｗ１２のうち、ブロックＷ１，Ｗ４のみが示され、それに対応するセンスアンプ列Ｓ１，Ｓ４と、サブデコーダＳＤ１，ＳＤ４とが示されている。主ワード線ＭＷＬ０，ＭＷＬ１は、行方向（縦方向）に配列された複数のセルアレイブロックに共通に設けられ、メインワードデコーダＭＷＤにより選択され、駆動される。そして、各セルアレイブロックに設けられたサブデコーダＳＤ１，ＳＤ２は、１本の主ワード線に対して４本の副ワード線ＳＷＬ０〜ＳＷＬ３のいずれか１本を選択する。図中には、各サブアレイブロックに２組のサブデコーダＳＤ１−０，ＳＤ１−１が示される。こうすることにより、半導体基板の上層の金属配線からなる主ワード線の本数を減らすことができる。
【００３４】
図８においても、間引きリフレッシュ制御回路ＴＯＷ１，ＴＯＷ４がセルアレイブロックＷ１，Ｗ４毎に設けられる。この間引きリフレッシュ制御回路は、図４に示したものと同じである。また、これらの間引きリフレッシュ制御回路ＴＯＷ＃には、リフレッシュ制御回路１０から供給される間引きリフレッシュ制御信号ＴＯＲが供給され、間引きリフレッシュサイクル時は、内蔵する間引きメモリのデータに応じて、間引き選択信号ＴＲ１，ＴＲ４を出力する。
【００３５】
間引きリフレッシュ制御回路の動作は、前述の例と同じである。つまり、通常リフレッシュサイクルでは、各間引きリフレッシュ制御回路ＴＯＷ１，４は間引き選択信号ＴＲ１，４をＬレベルにし、選択トランジスタＰ１０、Ｐ１１、Ｐ４０、Ｐ４１、ＰＳ１、ＰＳ４が導通状態になる。従って、主ワード線が駆動されれば、それに対応するサブワード線が選択され駆動され、対応するセンスアンプも駆動される。一方、間引きリフレッシュサイクルでは、各間引きリフレッシュ制御回路ＴＯＷ１，４は、間引き選択信号ＴＲ１，ＴＲ４を、内蔵する間引きメモリのデータに応じてＨレベルまたはＬレベルにする。間引き対象セルブロックの制御回路ＴＯＷ＃では、間引き選択信号ＴＲ＃をＨレベルにするので、それに対応する選択トランジスタが非導通になり、副ワード線は駆動されず、それに対応するセンスアンプも駆動されない。従って、間引きリフレッシュ動作時の消費電流を削減することができる。
【００３６】
第２の実施の形態において、間引き選択信号ＴＲ＃を各サブデコーダＳＤ＃に直接与えて、サブデコーダの出力を強制的に全て非選択状態または非活性状態にしても良い。つまり、間引き選択信号をサブデコーダの活性化信号として利用してもよい。その場合は、主ワード線とサブデコーダＳＤ＃との間の選択トランジスタＰ１０，Ｐ１，Ｐ４０，Ｐ４１は不要である。但し、センスアンプ駆動信号を選択するトランジスタは必要である。
【００３７】
第２の実施の形態においても、間引きリフレッシュ制御回路を、メモリセルアレイの同じビット線方向に配置された複数のセルアレイブロック毎に設けても良い。
【００３８】
以上、実施の形態例をまとめると以下の付記の通りである。
【００３９】
（付記１）リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有し、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
【００４０】
（付記２）付記１において、
前記メモリセルアレイは、少なくともワード線方向において複数のブロックに分割され、
当該ブロック毎に設けられ、対応するブロックが間引きリフレッシュ対象か否かに応じて、間引き選択信号を生成する間引きリフレッシュ制御回路を有し、
前記間引き選択信号に応じて、前記一部の副ワード線の駆動が制御されることを特徴とするダイナミックメモリ。
【００４１】
（付記３）付記２において、
前記間引きリフレッシュ制御回路は、対応するブロックが間引きリフレッシュ対象か否かを記憶する間引きメモリを有することを特徴とするダイナミックメモリ。
【００４２】
（付記４）付記２において、
前記メモリセルアレイは、前記主ワード線と副ワード線とを接続するコンタクト部を各ブロック毎に有し、
当該コンタクト部には、前記間引き選択信号に応答して、導通、非導通に制御される副ワード線選択トランジスタを有することを特徴とするダイナミックメモリ。
【００４３】
（付記５）付記２において、
更に、前記主ワード線を選択し駆動するメインワードデコーダを有し、
前記メモリセルアレイは、前記主ワード線の駆動に応答して、前記ブロック内の副ワード線を選択するサブデコーダを有し、
前記間引き選択信号に応答して、前記サブデコーダによる副ワード線の選択が禁止されることを特徴とするダイナミックメモリ。
【００４４】
（付記６）付記１において、
前記メモリセルアレイは、ワード線方向とビット線方向において複数のブロックに分割され、
当該ブロック毎に設けられ、対応するブロックが間引きリフレッシュ対象か否かに応じて、間引き選択信号を生成する間引きリフレッシュ制御回路を有し、
前記間引き選択信号に応じて、前記ブロック内の前記副ワード線の駆動が制御されることを特徴とするダイナミックメモリ。
【００４５】
（付記７）リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
前記メモリセルアレイは、少なくとも前記ワード線配置方向に複数のブロックに分割され、
各ワード線は、前記複数のブロックに共通の主ワード線と当該主ワード線に対応して各ブロック内に設けられた副ワード線とを有し、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、間引きリフレッシュ対象ブロックに対応する副ワード線が駆動されず、当該間引きリフレッシュ対象ブロックに対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
【００４６】
（付記８）リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
前記メモリセルアレイは、少なくとも前記ワード線配置方向に複数のブロックに分割され、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、間引きリフレッシュ対象ブロックに対応するワード線が駆動されず、当該間引きリフレッシュ対象ブロックに対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
【００４７】
【発明の効果】
以上、本発明によれば、間引きリフレッシュ時の消費電流が削減される。
【図面の簡単な説明】
【図１】間引きリフレッシュ動作を説明する図である。
【図２】本実施の形態におけるメモリセルアレイを示す図である。
【図３】本実施の形態におけるメモリセルアレイの詳細図である。
【図４】間引きリフレッシュ制御回路の回路図である。
【図５】間引きリフレッシュ制御回路の動作論理値の図表である。
【図６】本実施の形態のリフレッシュ動作のタイミングチャート図である。
【図７】第２の実施の形態におけるメモリセルアレイを示す図である。
【図８】第２の実施の形態におけるメモリセルアレイの詳細図である。
【符号の説明】
ＭＣＡ：メモリセルアレイ、Ｗ１〜Ｗ１２：ブロック、セルアレイブロック、Ｓ１〜Ｓ１１：センスアンプ列、Ｃ１〜Ｃ１１：コンタクト部、ＭＷＤ：メインワードデコーダ、ＳＤ：サブデコーダ、ＴＯＷ＃：間引きリフレッシュ制御回路、ＴＯＲ：間引きリフレッシュ制御信号、ＴＲ＃：間引き選択信号
Claims (5)
- リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
各ワード線は、主ワード線と当該主ワード線に対応して設けられた複数の副ワード線とを有し、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、一部の副ワード線が駆動されず、当該駆動されない一部の副ワード線に対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。 - 請求項１において、
前記メモリセルアレイは、少なくともワード線方向において複数のブロックに分割され、
当該ブロック毎に設けられ、対応するブロックが間引きリフレッシュ対象か否かに応じて、間引き選択信号を生成する間引きリフレッシュ制御回路を有し、
前記間引き選択信号に応じて、前記一部の副ワード線の駆動が制御されることを特徴とするダイナミックメモリ。 - 請求項２において、
更に、前記主ワード線を選択し駆動するメインワードデコーダを有し、
前記メモリセルアレイは、前記主ワード線の駆動に応答して、前記ブロック内の副ワード線を選択するサブデコーダを有し、
前記間引き選択信号に応答して、前記サブデコーダによる副ワード線の選択が禁止されることを特徴とするダイナミックメモリ。 - リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
前記メモリセルアレイは、少なくとも前記ワード線配置方向に複数のブロックに分割され、
各ワード線は、前記複数のブロックに共通の主ワード線と当該主ワード線に対応して各ブロック内に設けられた副ワード線とを有し、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、リフレッシュ動作に伴って駆動される主ワード線に対応する複数の副ワード線のうち、間引きリフレッシュ対象ブロックに対応する副ワード線が駆動されず、当該間引きリフレッシュ対象ブロックに対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。 - リフレッシュ動作が行われるダイナミックメモリにおいて、
複数のワード線と、複数のビット線と、当該ワード線とビット線の交差位置に配置された複数のメモリセルと、前記ビット線に接続されたセンスアンプとを有するメモリセルアレイを有し、
前記メモリセルアレイは、少なくとも前記ワード線配置方向に複数のブロックに分割され、
複数のリフレッシュサイクルのうち、間引き対象メモリセルのリフレッシュ動作を間引く間引きリフレッシュサイクルにおいて、間引きリフレッシュ対象ブロックに対応するワード線が駆動されず、当該間引きリフレッシュ対象ブロックに対応するセンスアンプが駆動されないことを特徴とするダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004234713A true JP2004234713A (ja) | 2004-08-19 |
Family
ID=32949029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2003-01-28 JP JP2003019053A patent/JP2004234713A/ja active Pending
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| A977 | Report on retrieval |
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