JP2013008434A - ワード線分割回路、及び記憶装置 - Google Patents
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Abstract
【解決手段】ワード線と、サブワード線との間に、リーク電流が極めて低減されたトランジスタを直列に接続し、ワード線分割回路を構成すればよい。当該トランジスタには、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを適用できる。また、このような回路構成が簡略化されたワード線分割回路を、記憶装置に適用すればよい。
【選択図】図1
Description
本実施の形態では、本発明の一態様のワード線分割回路と、当該ワード線分割回路が適用された記憶装置の構成例について図1乃至図3を用いて説明する。
図1に示す記憶装置100は、m行×(n×l)列(m及びlは1以上の整数であり、nは2以上の整数である。)のマトリクス状に配置された複数のメモリセルを有する記憶装置である。なお、図1には明瞭化のため、m、n及びlがそれぞれ2までの構成を明示している。
続いて、上記記憶装置の動作例について説明する。ここでは簡単のため、図2に示すように1行×4列に配置された4つのメモリセルを有する記憶装置150の動作について説明する。記憶装置150は、上記記憶装置100において、mを1、nを2、またlを2とした記憶装置である。
本実施の形態では、実施の形態1で示した記憶装置について、より具体的な構成例について図4乃至図7を用いて説明する。
図4は、実施の形態1で例示した記憶装置100内のメモリセル110に、DRAMのメモリセルを適用した例である。
ここで、構成例1で例示した記憶装置200において、メモリセル210内の選択トランジスタ211に、上記で例示したリーク電流の極めて低減されたトランジスタを適用することができる。
図6は、実施の形態1で例示した記憶装置100内のメモリセル110に、SRAMのメモリセルを適用した例である。
本構成例では、上記構成例とは異なる形態の記憶装置について説明する。
本実施の形態では、本発明の一態様のワード線分割回路が適用された記憶装置の構成例について、図8を用いて説明する。
本実施の形態では、上記実施の形態に示す記憶装置に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
本実施の形態では、上記実施の形態における記憶装置の構造例について説明する。
酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、CAAC−OS膜とする。
101 トランジスタ
110 メモリセル
111 選択トランジスタ
113 データ保持部
150 記憶装置
200 記憶装置
210 メモリセル
211 選択トランジスタ
213 容量素子
220 記憶装置
230 メモリセル
231 選択トランジスタ
240 記憶装置
250 メモリセル
251 選択トランジスタ
253 選択トランジスタ
255 トランジスタ
256 トランジスタ
257 トランジスタ
258 トランジスタ
260 記憶装置
270 メモリセル
271 選択トランジスタ
273 トランジスタ
275 容量素子
300 記憶装置
301 制御回路
302 駆動回路
303 駆動回路
304 メモリセルアレイ
305 メモリセル
600 被素子形成層
601 導電層
602 絶縁層
603 半導体層
604a 領域
604b 領域
605a 導電層
605b 導電層
606 絶縁層
608 導電層
752a 領域
752b 領域
753 半導体層
754a 導電層
754b 導電層
755 絶縁層
756 導電層
757a 絶縁層
757b 絶縁層
758 絶縁層
759 絶縁層
760a 導電層
760b 導電層
780 半導体層
781a 絶縁領域
781b 絶縁領域
782a 領域
782b 領域
784 絶縁層
785 導電層
786a 絶縁層
786b 絶縁層
788 絶縁層
WL ワード線
SG 選択信号線
BL ビット線
SWL サブワード線
CL 容量線
SL ソース線
Claims (8)
- ワード線と、複数のサブワード線と、複数のトランジスタと、を有し、
前記複数のトランジスタのそれぞれは、ソース又はドレインの一方が前記ワード線と電気的に接続され、ソース又はドレインの他方が前記複数のサブワード線の一つと電気的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である、ワード線分割回路。 - 前記複数のトランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体が適用されている、請求項1に記載のワード線分割回路。
- ビット線と、ワード線と、複数のサブワード線と、複数のトランジスタと、複数のメモリセルと、を有し、
前記複数のメモリセルのそれぞれは、データ保持部と、選択トランジスタと、を有し、
前記選択トランジスタは、ソース又はドレインの一方が前記ビット線に電気的に接続され、ソース又はドレインの他方が前記データ保持部に電気的に接続され、ゲートが前記複数のサブワード線の一つと電気的に接続され、
前記複数のトランジスタのそれぞれは、ソース又はドレインの一方が前記ワード線と電気的に接続され、ソース又はドレインの他方が前記複数のサブワード線の一つと電気的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である、記憶装置。 - 前記メモリセルは、DRAMで構成されていることを特徴とする、請求項3に記載の記憶装置。
- 前記メモリセルは、SRAMで構成されていることを特徴とする、請求項3に記載の記憶装置。
- 前記選択トランジスタは、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下である、請求項3又は請求項4に記載の記憶装置。
- 前記選択トランジスタは、チャネルが形成される半導体層に酸化物半導体が適用されている、請求項6に記載の記憶装置。
- 前記複数のトランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体が適用されている、請求項3乃至請求項7に記載の記憶装置。
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