JP6034941B2 - 半導体装置 - Google Patents
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Description
内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発
性のものとに大別される。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の
記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという劣化の問題
が生じる。この問題を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
ル中に2段階より大きいデータを記憶させる、「多値」のフラッシュメモリが提案されて
いる(例えば、特許文献2参照。)。
要とする回路も増加し、半導体装置の大型化やコスト高を招くという問題がある。
同一の電位であっても各トランジスタのばらつきにより、メモリセル毎に電位値のばらつ
きが発生してしまう。場合によっては、これらのばらつきにより、データの正確な書き込
み、及び読み出しが出来ないという問題がある。このような問題を解決する手法の一つと
して、通常はベリファイ動作が行われる。しかしながら、ベリファイ動作の判定は、情報
の書き込み後のしきい値電位が所定の範囲内にあることを確かめるために、しきい値電位
を超えたところで電位が保持される。この時にデータを読み出す際のしきい値電位が書き
込み時と同等であった場合、書き込み時に保持された電位と読み出し時の電位とのマージ
ンが少ない。すなわち、このような状態で判定を行うと、少しの電荷の抜けでしきい値電
位を下回り、誤った読み出しをしてしまう。また、外部からのノイズ等により、しきい値
電位が変動する現象、所謂チャタリング現象が生じると正確な読み出しを行うことができ
ないという問題がある。
する方法や、スイッチ等の周辺回路により基準電位を制御する方法が考えられる。しかし
ながら、これらの方法では回路規模が大きくなり、消費電力も増加するという問題がある
。
保持が可能で、かつ、書き込み回数にも制限が無い、新たな半導体装置を提供することを
目的の一つとする。
み、読み出しに対する信頼性を向上させることを目的の一つとする。
セルに対して、ベリファイ動作と、読み出しを行う際に、異なるしきい値電圧を示すデュ
アルゲート駆動のトランジスタを抵抗素子として用いることで、一系統の基準電位回路の
みで安定したベリファイ動作、及び読み出し動作が可能となる。
メモリセルに書き込みを行う際に、書き込み電位を段階的に上昇させて、同時に読み出し
電流を確認し、読み出し電流の結果を書き込み電位に利用して多値書き込みを行う。つま
り、書き込みとベリファイ動作を同時に行い、信頼性の高い書き込みが可能となる。
えば、ワイドギャップ材料(より具体的には、例えば、エネルギーギャップEgが3eV
より大きい半導体材料)を半導体層として有するトランジスタを用いる。酸化物半導体材
料がワイドギャップ材料なので、半導体装置のトランジスタが含む酸化物半導体として用
いる。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いること
で、長期間にわたって情報を保持することが可能となる。
され、第1のソース端子がビット線に電気的に接続され、第1のドレイン端子がソース線
に電気的に接続され、半導体材料を含んだ基板により構成された第1のトランジスタと、
第2のゲート端子が酸化物半導体用のワード線に電気的に接続され、第2のソース端子が
酸化物半導体用ビット線と電気的に接続され、第2のドレイン端子が第1のトランジスタ
の第1のゲートに電気的に接続され、酸化物半導体層を含んで構成された第2のトランジ
スタと、第1のトランジスタの第1のゲート端子とワード線に電気的に接続された容量素
子と、を有するメモリセルと、第3のソース端子と、第3のドレイン端子と、第3のゲー
ト端子と、第4のゲート端子からなるデュアルゲート駆動のトランジスタにより構成され
、第3のソース端子及び第3のゲート端子が、電源電圧が入力される端子に電気的に接続
され、第3のドレイン端子が、ビット線に電気的に接続される抵抗素子と、基準電位を出
力する基準電位回路と、基準電位回路及びビット線と電気的に接続され、基準電位回路が
出力する基準電位とビット線の電位を比較する電位比較回路と、電位比較回路と電気的に
接続され、電位比較回路の出力電位が電源制御回路部及び状態遷移回路部に与えられる制
御回路と、を有し、制御回路において、状態遷移回路部は、電源制御回路部の入力部及び
抵抗素子の第4のゲート端子と電気的に接続されて第4のゲート端子に電位を与え、電源
制御回路部は、酸化物半導体用のビット線と電気的に接続され、酸化物半導体用のビット
線に電位を与えることを特徴とする半導体装置である。
ある構成としてもよい。
半導体材料である構成としてもよい。
、開示する発明はこれに限定されない。酸化物半導体材料をはじめとするワイドギャップ
材料(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料
)などを適用しても良い。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の
注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化と
いった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮
発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上す
る。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるた
め、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるとい
うメリットもある。
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。
動作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十
分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
せ、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用することに
より、メモリセルでのトランジスタのばらつきの影響を低減し、安定した書き込みをする
ことができる。
きい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、ベ
リファイ動作用の電位と、読み出し用の電位にマージンを設けることができ、一系統の基
準電位回路のみで、安定した読み出しを行うことができる。したがって、回路規模を縮小
することが可能となる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る半導体装置について、図1乃至図3を参
照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであるこ
とを示すために、OSの符号を併せて付す場合がある。
はじめに回路構成について、図1を参照して説明する。図1に示す回路構成は、NOR型
のメモリ(1bit/cell)であり、複数のメモリセルがマトリクス状に配置された
メモリセルアレイ253と、基準電位回路250と、電位比較回路254と、駆動の制御
を行う制御回路259と、トランジスタにより形成された抵抗素子260により構成され
ている。
ット線選択回路252(Column Decoder)などの周辺回路を適宜設けても
良い。
のトランジスタ211と、酸化物半導体層を含んで構成された第2のトランジスタ212
と、容量素子213と、により構成されており、第1のトランジスタ211は、ワード線
217に電気的に接続された第1のゲート端子と、ビット線214に電気的に接続された
第1のソース端子と、ソース線に電気的に接続された第1のドレイン端子により形成され
、第2のトランジスタ212は、酸化物半導体用ワード線216に電気的に接続された第
2のゲート端子と、酸化物半導体用ビット線215に電気的に接続された第2のソース端
子と、第1のトランジスタ211の第1のゲート端子に電気的に接続された第2のドレイ
ン端子により形成され、第1のトランジスタ211の第1のゲート端子とワード線217
の間には、容量素子213が電気的に接続されている。
配置されている。
適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している。このため、第2のトランジスタ212をオフ状態とすることで、第1のト
ランジスタ211の第1のゲート電極の電位を極めて長時間にわたって保持することが可
能である。そして、容量素子213を有することにより、第1のトランジスタ211の第
1のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出し
が容易になる。
上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッ
チング速度の高いトランジスタを適用するのが好適である。
、メモリセルアレイ253からの電位との比較を行い、制御回路259へ出力を与える。
s Controller)と、各種関連回路(ワード線選択回路251、ビット線選択
回路252、電位比較回路254、電源制御回路257など)に信号を送り、書き込み動
作、ベリファイ動作、及び読み出し動作を制御する状態遷移回路258(FSM:Fin
ite State Machine)と、を有する。
IFY_OUT、READ_OUT含む。))と、情報の保持が可能なラッチ回路256
と、電源制御回路257と、を有する。電源制御回路257は、ラッチ回路256からの
信号により、電源電圧VDDの制御を行う。
電源電圧VDDが与えられる第3のゲート電極および第3のソース電極と、状態遷移回路
258(FSM)と電気的に接続された第4のゲート電極と、メモリセルアレイ253の
ビット線214に電気的に接続された第3のドレイン電極により構成されている。
を備えている構成から、所謂デュアルゲート駆動トランジスタとも言う。
ことが可能である。具体的には、第1のトランジスタ211の第1のゲート電極の電位が
保持可能という特徴を生かすことで、次のように、情報の書き込み、ベリファイ、保持、
読み出しを行うことが出来る。また、抵抗素子260のデュアルゲート駆動トランジスタ
を生かすことで、回路規模を縮小した、ベリファイ動作、及び読み出しを行うことができ
る。
次に、図1の回路構成を用いて具体的な駆動方法について、以下説明を行う。
同時に行い、それぞれ状態遷移回路258からの信号により機能する。
オン状態とする。これにより、酸化物半導体用ビット線215の電位が第1のトランジス
タ211の第1のゲート電極、及び容量素子213に与えられる。なお、酸化物半導体用
ビット線215の電位は、電源制御回路257(Bias Controller)より
段階的に上昇させる。このようにすることで、第1のトランジスタ211の第1のゲート
電極と接続されたノード203(すなわちノードFG。記憶ノードともいう。)の電位も
段階的に上昇し、第1のトランジスタ211に流れる電流も段階的に上昇する。
ト電極に正の電位を与え、ビット線214に電源電圧VDDの電位が与えられる。その後
、ビット線214より第1のトランジスタ211に流れる電流をモニタし、基準電位回路
250から出力される基準電位に達するまで酸化物半導体用ビット線215の電位を段階
的に上昇させ続ける。また、基準電位との比較は電位比較回路254にて行われる。
ジスタのしきい値(Vth)がマイナスシフトし、電源電圧VDDからの電流を流しやす
くなる。すなわちトランジスタを抵抗素子としてみた場合、低抵抗となる。抵抗素子はス
イッチを用いた回路にて形成することも可能であるが、回路規模が大きくなり好ましくな
い。
て図2を用いて説明を行う。
る電流IDをログスケールで示し、横軸は第3のゲート電極の電圧をリニアスケールで示
している。(ID−VGカーブともいう。)実線280は第4のゲート電極に正の電位を
与えたときのトランジスタ特性であり、実線282は第4のゲート電極に電位を与えてい
ないときのトランジスタ特性である。第4のゲート電極に正の電位を与えることで、トラ
ンジスタのしきい値(Vth)がマイナスシフトする。すなわち、電源電圧VDDが固定
の際、第4のゲート電極に電位を与えていない時よりも正の電位を与えたときの方が、よ
り多くの電流が流れる。
非選択のワード線への誤書き込み、及び誤ベリファイ動作の防止として、非選択のワード
線に負の電位を与えることが好ましい。具体的には、非選択のワード線の書き込み用電圧
、及び非選択のワード線の読み出し用電圧は、それぞれ−3Vの電位を用いることができ
る。
に流れる電流が基準電位に達した段階(すなわちベリファイ動作で正しい判定がされた段
階)で、酸化物半導体用ビット線215をオフ状態とする信号を送る。これにより、第1
のトランジスタ211の第1のゲート電極に与えられた電荷が保持される。
作を行う。状態遷移回路258は、抵抗素子260の第4のゲート電極には電位を与えな
い。すなわち、抵抗素子260は、図2に示す実線282のトランジスタ特性となり、高
抵抗となる。
に接続されたワード線217に適切な電位(読み出し電位)を与えると、第1のトランジ
スタ211の第1のゲート電極に保持された電荷量に応じて、第1のトランジスタ211
のソース電流、またはドレイン電流は異なる電位をとる。例えば、保持された電荷量が多
い場合は、第1のトランジスタ211に流れる電流が大きいため、電位比較回路254に
入力される電位のノード204(V_MEM)は小さくなる。
高抵抗となり、ベリファイ時と比較し低い電位で読み出しが可能となる。
出しを行うことが可能となる。
トを示す。
の動作を示すタイミングチャート302である。ここで、図3に示すタイミングチャート
において、V_RAMPは書き込み電圧(電位)、V_KEEPはノード203(ノード
FG)の電位、V_REFは基準電位、V_MEM(VERIFY)はベリファイ時のノ
ード204の電位(メモリセルアレイ253の電位)、V_MEM(READ)は読み出
し時のノード204の電位(メモリセルアレイ253の電位)、VERIFY_OUTは
ベリファイ時の判定結果、READ_OUTは読み出し時の判定結果をそれぞれ示してい
る。
3に保持される電位(V_KEEP)も段階的に上昇する。また、書き込み時と同時に開
始するベリファイ動作は、まず抵抗素子260の第4のゲート電極に正の電位が与えられ
低抵抗となる。その後、ノード203に保持される電位(V_KEEP)の上昇に伴い、
第1のトランジスタ211に流れる電流が上昇するため、ノード204の電位(V_ME
M(VERIFY))は、段階的に下降し、基準電位(V_REF)を満たした段階で書
き込み電位は一定の値になる。その後、書き込み電圧(V_RAMP)の供給は停止する
。一方、ノード203の電位V_KEEPは、書き込み電圧(V_RAMP)の供給停止
後も、そのまま一定の値を保持している。
力255に相当)は正しい書き込みが行われた判定(correct)を返す。
のトランジスタ211のノード203の電位(V_KEEP)に保持された電荷量を読み
出す。この時の電源電圧VDDは、ベリファイ動作時と同電位である。しかし、抵抗素子
260の第4のゲート電極は、正の電位が与えられていない。すなわち、抵抗素子260
は高抵抗となる。したがって、読み出し時のノード204の電位(V_MEM(READ
))は、ベリファイ時と比較し、低い電位で読み出しを行うことができる。
している場合においては、読み出し時の判定結果(READ_OUT)は、正しく読み出
される。
り、異なる値をとる。すなわち、一系統の基準電位回路250のみで、みかけ上2種類の
基準電位回路250を有する構造と同等の機能を有する。従って、基準電位回路250を
増加させることがないため、回路規模を小さくすることが可能となる。
半導体基板上に作製する第1のトランジスタ、または、酸化物半導体を含む第2のトラン
ジスタのどちらか一方のトランジスタの作製工程で同時に作製することで、工程を増加さ
せることなく形成できるため好適である。
保持と同様に行われる。つまり、酸化物半導体用ワード線216の電位を、第2のトラン
ジスタ212がオン状態となる電位にして、第2のトランジスタ212をオン状態とする
。これにより、酸化物半導体用ビット線215の電位(新たな情報に係る電位)が、第1
のトランジスタ211の第1のゲート電極および容量素子213に与えられる。また、書
き込み時と同様に、酸化物半導体用ビット線215の電位も段階的に上昇させ、第1のト
ランジスタ211に流れる電流をモニタし、あらかじめ設定した電位に達するまで、酸化
物半導体用ビット線215の電位を段階的に上昇させ続ける。基準電位になった後、酸化
物半導体用ワード線216の電位を、第2のトランジスタ212がオフ状態となる電位に
して、第1のトランジスタ211の第1のゲート電極は、新たな情報に係る電荷が与えら
れた状態となることで情報が書き換えられる。
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。また、書き込み動作中に読み出し電位をベリファイし、読み出し電位が基準電
位に達するまで、書き込み電位を段階的に上昇させることにより、誤書き込みの防止が可
能であり、且つベリファイ時と読み出し時においては、基準電位に対し異なる電源電圧を
用いることにより、安定した読み出しを行うことが可能となる。
第1のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられ
るフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。
このため、図1に示す第2のトランジスタ212の第2のドレイン電極と、第1のトラン
ジスタ211の第1のゲート電極が電気的に接続されたノード203をフローティングゲ
ート(FG)と呼ぶ場合がある。第2のトランジスタ212がオフ状態の場合、当該フロ
ーティングゲート(FG)は絶縁体中に埋設されたと見ることができ、フローティングゲ
ート(FG)には電荷が保持される。酸化物半導体を用いた第2のトランジスタ212の
オフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるた
め、第2のトランジスタ212のリークによる、フローティングゲート(FG)に蓄積さ
れる電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第2のトラ
ンジスタ212により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を
実現することが可能である。
ゼプトアンペア)は1×10−21A)以下であり、容量素子213の容量値が10fF
程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保
持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
ート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
ュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート(FG)は、フラッシュメモリ等のフロ
ーティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロール
ゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティング
ゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。こ
のことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高
電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因す
るものである。
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差)の最大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて
、5V以下、好ましくは3V以下とすることができる。
高集積化が可能である。
としてデュアルゲート駆動トランジスタを用いている。これにより、ベリファイ時と読み
出し時に抵抗素子を使い分け、基準電位に対して異なる電源電圧VDDを持たせることが
可能となる。このような構成とすることで、ベリファイ用と読み出し用と2種類の基準電
位回路を設ける必要が無く、回路規模を縮小することが可能である。
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
ャリアとするp型トランジスタを用いることができるのはいうまでもない。
め、セル毎のトランジスタ特性のばらつきを吸収した書き込み、ベリファイ、及び読み出
しを行うことができる。従って、メモリとしての書き込み、読み出しに対する信頼性が大
幅に向上する。
合わせて用いることができる。
次に、図1に示した回路構成と異なる回路構成及び駆動方法について、図4乃至図8を参
照して説明する。
図1と図4の相違点は、図1に示した回路構成は1bit/cellであったのに対し、
図4に示す回路構成は2bit/cellの多値メモリ回路となる。
nce Bias1)、基準電位回路360(Reference Bias2)、及び
基準電位回路370(Reference Bias3)と、ワード線のアドレスを選択
/制御するワード線選択回路351(Row Decoder)と、ビット線のアドレス
を選択/制御するビット線選択回路352(Column Decoder)と、データ
を格納するメモリセルアレイ353と、基準電位回路350、基準電位回路360、及び
基準電位回路370から出力された基準電位とメモリセルアレイ353との電位を比較す
る電位比較回路354a、電位比較回路354b、及び電位比較回路354cと、制御と
確認を可能とする制御回路359と、電源電圧VDDからの電位を変える抵抗素子380
により形成されている。
cから論理和に相当する出力355(Output)の保持が可能なラッチ回路356(
LAT)と、ラッチ回路356からの信号により電位を制御する電位制御回路357(B
ias Controller)と、制御を実現する状態遷移回路358(FSM)によ
り構成されている。
DDが与えられる第3のゲート電極および第3のソース電極と、状態遷移回路358(F
SM)と電気的に接続された第4のゲート電極と、メモリセルアレイ353の第1のビッ
ト線314と電気的に接続された第3のドレイン電極により構成されたデュアルゲート駆
動トランジスタである。
12と、容量素子313と、第1のビット線314と、第1の酸化物半導体用ビット線3
15と、第1の酸化物半導体用ワード線316と、第1のワード線317により一つのメ
モリセルが構成され、複数のメモリセルが形成されている。また、第2のトランジスタ3
12のドレイン電極と、第1のトランジスタ311のゲート電極と、容量素子313の一
方の電極の接続箇所には、ノード303(ノードFG)を付記している。
の信号を送る基準電位回路が3種類必要である。また、同時に各基準電位回路から出力さ
れる基準電位と比較する電位比較回路も基準電位回路に合わせて必要となる。
明を行う。なお、図5乃至図8のタイミングチャートは、図3に示すタイミングチャート
と同一の符号については、同様の機能を有し、その繰り返しの説明は省略する。
3(ノードFG)の電位、V_REFは基準電位、V_MEM(VERIFY)はベリフ
ァイ時のメモリセルアレイ353の電位、V_MEM(READ)は読み出し時のメモリ
セルアレイ353の電位、VERIFY_OUTはベリファイ時の判定結果、READ_
OUTは読み出し時の判定結果をそれぞれ示している。
で異なる電位とする。よって、判定結果(VERIFY_OUT)は、3種類設けた基準
電位回路350(Reference Bias1)、基準電位回路360(Refer
ence Bias2)、および基準電位回路370(Reference Bias3
)の、いずれかの基準電位に対して、確認/判定するかによって決まる。
ートである。なお、図5(A)は、書き込み、及びベリファイ動作のタイミングチャート
を示し、図5(B)は、読み出し動作を示すタイミングチャートを示している。
M(VERIFY)は、既に基準電位(V_REF)を満たしているので、判定結果(V
ERIFY_OUT)は、基準電位(V_REF)に対し一致した信号(correct
)が電位制御回路357(Bias Controller)に送られ、書き込み電圧は
保持される。つまり書き込み電圧(V_RAMP)が上昇する前に、一致(correc
t)した信号を出力するため、書き込み電圧(V_RAMP)が上昇しない。
VERIFY)よりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリ
ファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子38
0として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号に
より、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時にお
いては第4のゲート電極に電位が与えられない。
グチャートである。なお、図6(A)は、書き込み、及びベリファイ動作のタイミングチ
ャートを示し、図6(B)は、読み出し動作を示すタイミングチャートを示している。
EM(VERIFY)が、基準電位(V_REF)を満たした時点で、判定結果(VER
IFY_OUT)は、基準電位(V_REF)に対し一致した信号(correct)を
電位制御回路357(Bias Controller)に送り、V_KEEP(ノード
303(ノードFG))の電位は、保持される。
VERIFY)よりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリ
ファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子38
0として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号に
より、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時にお
いては第4のゲート電極に電位が与えられない。
グチャートである。なお、図7(A)は、書き込み、及びベリファイ動作のタイミングチ
ャートを示し、図7(B)は、読み出し動作を示すタイミングチャートを示している。
EM(VERIFY)が、基準電位(V_REF)を満たした時点で、判定結果(VER
IFY_OUT)は、基準電位(V_REF)に対し一致した信号(correct)を
電位制御回路357(Bias Controller)に送り、V_KEEP(ノード
303(ノードFG))の電位は、保持される。
VERIFY)よりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリ
ファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子38
0として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号に
より、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時にお
いては第4のゲート電極に電位が与えられない。
グチャートである。なお、図8(A)は、書き込み、及びベリファイ動作のタイミングチ
ャートを示し、図8(B)は、読み出し動作を示すタイミングチャートを示している。
EM(VERIFY)が、基準電位(V_REF)を満たした時点で、判定結果(VER
IFY_OUT)は、基準電位(V_REF)に対し一致した信号(correct)を
電位制御回路357(Bias Controller)に送り、V_KEEP(ノード
303(ノードFG))の電位は、保持される。
VERIFY)よりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリ
ファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子38
0として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号に
より、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時にお
いては第4のゲート電極に電位が与えられない。
、読み出し用トランジスタである第1のトランジスタ311、及び書き込み用トランジス
タである第2のトランジスタ312に特性のばらつきがあった場合においても、設定した
電位で書き込むことが可能である。
に、保持電位が調整されているため、メモリセル毎のトランジスタ特性の、ばらつきを吸
収した書き込みを行うことができる。
としてデュアルゲート駆動トランジスタを用いている。これにより、ベリファイ時と読み
出し時に抵抗素子を使い分け、基準電位に対して異なる電源電圧VDDを持たせることが
可能となる。このような構成とすることで、ベリファイ用と読み出し用と2種類の基準電
位回路を設ける必要が無く、回路規模を縮小し、マージンのある読み出しを行うことが可
能となる。
宜組み合わせて用いることができる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図9乃至図13を参照して説明する。
図9は、図1に示すメモリセルアレイ253が有する第1のトランジスタ211、及び第
2のトランジスタ212、または図4に示すメモリセルアレイ353が有する第1のトラ
ンジスタ311、及び第2のトランジスタ312に対応する半導体装置の構成の一例であ
る。図9(A)には、半導体装置の断面を、図9(B)には、半導体装置の平面を、それ
ぞれ示す。ここで、図9(A)は、図9(B)のA1−A2における断面に相当する。な
お、図9(B)では、煩雑になることを避けるため、当該半導体装置の構成要素の一部(
絶縁層154、絶縁層172、配線171、及び配線158)を省略している。図9(A
)および図9(B)に示される半導体装置は、下部に第1の半導体材料を用いたトランジ
スタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するもので
ある。
1と対応し、トランジスタ162が、第2のトランジスタ212、及び第2のトランジス
タ312と対応する。また、トランジスタ160、トランジスタ162、及び容量素子1
64により、メモリセル190が構成されている。
えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の
半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトラン
ジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その
特性により長時間の電荷保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
コンなど)を含む基板100に設けられたチャネル形成領域116を挟むように設けられ
た不純物領域120aおよび不純物領域120bと、不純物領域120aおよび不純物領
域120bに接する金属化合物領域124aおよび金属化合物領域124bと、チャネル
形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられ
たゲート電極110と、を有する。なお、図9(A)のように、明示的にはソース電極や
ドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと
呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領
域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本
明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはド
レイン領域が、含まれうる。
れており、トランジスタ160を覆うように絶縁層128が設けられている。なお、高集
積化を実現するためには、図9(A)および図9(B)に示すようにトランジスタ160
がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ1
60の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け
、不純物濃度が異なる領域を設けても良い。
層128の表面は、二乗平均平方根(RMS)粗さを1nm以下とすることが好ましい。
た絶縁層140に埋め込まれたソース電極142aおよびドレイン電極142bと、絶縁
層140、ソース電極142aおよびドレイン電極142bの一部と接する酸化物半導体
層144と、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上
に酸化物半導体層144と重畳するように設けられたゲート電極148と、を有する。
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法(SIMS:Secondary Ion Mass Spectro
scopy)で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1
012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45
×1010/cm3未満となる。また、例えば、室温(25℃)でのオフ電流(ここでは
、単位チャネル幅(1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1
×10−21A)以下、望ましくは10zA以下となる。このように、i型化(真性化)
または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の
トランジスタ162を得ることができる。
平方根(RMS)粗さを1nm以下とすることが好ましい。このように、二乗平均平方根
(RMS)粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形
成領域を設けることにより、トランジスタ162が微細化される状況においても、短チャ
ネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供すること
が可能である。
素子164の電極152上には絶縁層154が設けられている。絶縁層150及び絶縁層
154にはゲート電極148に達する開口が形成され、該開口には電極170が形成され
ている。絶縁層154上に、絶縁層154に埋め込まれるように形成された電極170に
接して配線171を形成することで、ゲート電極148と配線171とが電気的に接続し
ている。絶縁層154及び配線171上には絶縁層172が設けられている。
には、電極156が設けられ、絶縁層172上には電極156と接続する配線158が形
成される。ゲート絶縁層146、絶縁層150、絶縁層154、及び絶縁層172に形成
された開口に設けられた電極156と、絶縁層140に埋め込まれたドレイン電極142
bと、絶縁層128に埋め込まれた電極126と、を介して配線158とトランジスタ1
60のドレイン領域として機能する金属化合物領域124bとが電気的に接続される。
ものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半
導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細
については、適宜変更することができる。
ランジスタ160の作製方法について図10および図11を参照して説明し、その後、上
部のトランジスタ162および容量素子164の作製方法について図12および図13を
参照して説明する。
基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することがで
きる。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成
の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導
体層が設けられた構成の基板も含む概念として用いる。つまり、「SOI基板」が有する
半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板など
の絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
について示すものとする。半導体材料を含む基板100として、特に、シリコンなどの単
結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができる
ため好適である。
ル形成領域116となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ
160のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体
材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、
ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活
性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
る(図10(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図10(B)参照)。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図10(C)参
照)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMP(化学的機械的研磨)処理などの研磨処理やエ
ッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成
後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。
成する。
熱酸化処理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良
い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSix
Oy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(
x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>
0、y>0))等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の
厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とす
ることができる。
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
およびゲート電極110を形成する(図10(C)参照)。
116、不純物領域120a、及び不純物領域120bを形成する(図10(D)参照)
。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型
トランジスタを形成する場合には、硼素(B)やアルミニウム(Al)などの不純物元素
を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導
体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
濃度で添加された不純物領域を形成しても良い。
属層122を形成する(図11(A)参照)。当該金属層122は、真空蒸着法やスパッ
タリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層
122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属
化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、
例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
純物領域120a、不純物領域120bに接する金属化合物領域124a、及び金属化合
物領域124bが形成される(図11(A)参照)。なお、ゲート電極110として多結
晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも
、金属化合物領域が形成されることになる。
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124a、及び金属化合物領域124bを形成した後には、金属層122は除去する
。
する(図11(B)参照)。電極126は、スパッタリング法をはじめとするPVD法や
、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形
状にエッチング加工することによって形成される。また、導電層の材料としては、アルミ
ニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や
、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジ
ルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み
合わせた材料を用いてもよい。
11(B)参照)。このようなトランジスタ160は、高速動作が可能であるという特徴
を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで
、情報の読み出しを高速に行うことができる。
1(C)参照)。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
128に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、
これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層128は、ポリイミド、アクリル樹脂等の有機絶縁材料
を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としてい
るが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造
としても良い。
にCMP処理を施して、ゲート電極110および電極126の上面を露出させる(図11
(D)参照)。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエ
ッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させ
るために、絶縁層128の表面は可能な限り平坦にしておくことが望ましく、例えば、絶
縁層128の表面は、二乗平均平方根(RMS)粗さを1nm以下とすることが好ましい
。
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電
層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する(
図12(A)参照)。
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極142aおよびドレイン電極142bへの加工が容易であるというメリット
がある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3−SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3−ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適で
ある。また、形成されるソース電極142aおよびドレイン電極142bがテーパー形状
となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることが
できる。
電極142bの上端部の間隔によって決定される。なお、チャネル長(L)が25nm未
満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm〜数1
0nmと波長の短い超紫外線(Extreme Ultraviolet)を用いるのが
望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成さ
れるトランジスタのチャネル長(L)を、2μm未満、好ましくは10nm以上350n
m(0.35μm)以下とすることも可能であり、回路の動作速度を高めることが可能で
ある。また、微細化によって、半導体装置の消費電力を低減することも可能である。
、PVD法やCVD法などを用いて形成することができる。
成した後、ソース電極142aおよびドレイン電極142bが露出されるように、CMP
(化学的機械的研磨)処理によって絶縁層140を平坦化する(図12(A)参照)。
無機絶縁材料を含む材料を用いて形成することができる。絶縁層140には、後に酸化物
半導体層144が接することになるから、特に、酸化シリコンを用いたものにするのが好
適である。絶縁層140の形成方法に特に限定はないが、酸化物半導体層144と接する
ことを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このよ
うな方法としては、例えば、スパッタリング法がある。もちろん、プラズマCVD法をは
じめとする他の成膜法を用いても良い。
bの表面の少なくとも一部が露出する条件で行う。また、当該CMP処理は、絶縁層14
0表面の二乗平均平方根(RMS)粗さが1nm以下(好ましくは0.5nm以下)とな
る条件で行うのが好ましい。このような条件でCMP処理を行うことにより、後に酸化物
半導体層144が形成される表面の平坦性を向上させ、トランジスタ162の特性を向上
させることができる。
MP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁層140の表面の平坦性をさらに向上させることができる。
上面に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層144を形成する。
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系、Sn−O系
、Zn−O系などを用いて形成することができる。また、上記酸化物半導体にSiO2を
含んでもよい。
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
m(m>0)で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3
(ZnO)m(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、ガ
リウム(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マンガン(M
n)、コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、Gaおよ
びMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。
Zn)とを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物
半導体材料を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーと
して、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザー
としてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(
Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有
することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外
の金属元素が入っていてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:
1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/
6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原
子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
In:Ga:Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成比で表され
るものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]
(x=1、y=1)、(すなわち、In2O3:Ga2O3:ZnO=1:1:2[mo
l数比])の組成比を有するターゲットなどを用いることができる。また、In:Ga:
Zn=1:1:0.5[atom比](x=1、y=0.5)の組成比を有するターゲッ
トや、In:Ga:Zn=1:1:2[atom比](x=1、y=2)の組成比を有す
るターゲットや、In:Ga:Zn=1:0:1[atom比](x=0、y=1)の組
成比を有するターゲットを用いることもできる。
属酸化物ターゲットを用いるスパッタリング法により形成することとする。また、その膜
厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3
nm以上15nm以下とする。
さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下
(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適
である。
を保持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上400
℃以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処
理物の温度は、室温(25℃±10℃)としてもよい。そして、処理室内の水分を除去し
つつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて
酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成す
ることにより、酸化物半導体層144に含まれる不純物を低減することができる。また、
スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプに
コールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気するこ
とで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物
濃度を低減できる。
リ金属、及びアルカリ土類金属の不純物濃度も低減させる必要がある。
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不
純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体
膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の
水素の濃度が5×1019cm−3以下、特に5×1018cm−3以下である場合には
、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法による
Na濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下
、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は
、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様
に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以
下とするとよい。
の距離が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素
(酸素100%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とア
ルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)
電源を用いると、ごみ(成膜時に形成される粉状の物質など)を低減でき、膜厚分布も均
一となるため好ましい。酸化物半導体層144の厚さは、前記の通り1nm以上50nm
以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とす
る。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144
を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。た
だし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるか
ら、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のよ
うに絶縁層140を形成することにより、酸化物半導体層144のチャネル形成領域に相
当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体
層であっても、好適に形成することが可能である。また、図12(B)に示すように、酸
化物半導体層144のチャネル形成領域に相当する部分の断面形状を、平坦な形状とする
ことが好ましい。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を
平坦な形状とすることすることにより、酸化物半導体層144の断面形状が平坦でない場
合と比較して、リーク電流を低減することができる。
導入してプラズマを発生させる逆スパッタリングを行い、形成表面(例えば絶縁層140
の表面)の付着物を除去しても良い。ここで、逆スパッタリングとは、通常のスパッタリ
ングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面に
イオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオ
ンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、
被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素
、ヘリウム、酸素などによる雰囲気を適用してもよい。
理)を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰
な水素(水や水酸基を含む)を除去し、酸化物半導体層144の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300
℃以上550℃未満、好ましくは400℃以上500℃以下とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
によって、被処理物を加熱する装置を用いても良い。例えば、GRTA(Gas Rap
id Thermal Anneal)装置、LRTA(Lamp Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
て、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成することで、極
めて優れた特性のトランジスタを実現することができる。
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層144の形成後やゲート絶縁層146の形成後、ゲー
ト電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱
水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
において行っても良い。また、素子の微細化という観点からはドライエッチングを用いる
のが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液
については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリ
ークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い
。
域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。
、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料とし
ては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムな
どを適用することができる。膜厚は50nm以上300nm以下の範囲内で適宜選択する
。また、上記材料に酸化珪素を含ませてもよい。
程によって形状を加工することができる。また、該酸化物導電層を、酸化物半導体層14
4を形成するためのフォトリソグラフィ工程においてさらに同じマスクによって形状を加
工してもよい。
142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の
低抵抗化を図ることができ、トランジスタ162の高速動作をすることができる。
よって、トランジスタ162の耐圧を向上させることができる。
の周波数特性を向上させるためにも有効である。金属電極(モリブデンやタングステン等
)と酸化物半導体層との接触に比べ、金属電極(モリブデンやタングステン等)と酸化物
導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース
電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき
、周辺回路(駆動回路)の周波数特性を向上させることができる。
参照)。
また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アル
ミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(
HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfS
ixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlx
Oy(x>0、y>0))などを含むように形成するのが好適である。また、ゲート絶縁
層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限
定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために
薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm
以下、好ましくは10nm以上50nm以下とすることができる。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶
縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり
、酸化シリコンの比誘電率の3〜4と比較して非常に大きな値を有している。このような
材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10
nm以下のゲート絶縁層を実現することも容易になる。なお、high−k材料を含む膜
と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニ
ウムなどのいずれかを含む膜との積層構造としてもよい。
化膜、または金属酸化物膜を用いることが好ましく、例えば、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、13族元
素および酸素を含む材料を用いて形成することもできる。13族元素および酸素を含む材
料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよ
び酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸
化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(
原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%
)がアルミニウムの含有量(原子%)以上のものを示す。金属酸化物膜は、上述の材料を
用いて、単層構造または積層構造で形成することができる。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
的にエッチングすることによって形成することができる。ゲート電極148となる導電層
は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。詳細は、ソース電極142aまたはドレイン電極142bな
どの場合と同様であり、これらの記載を参酌できる。
る(図12(C)参照)。このようなトランジスタ162は、オフ電流が十分低減されて
いるという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとし
て用いることで、長時間の電荷保持を行うことができる。
2(D)参照)。絶縁層150は、PVD法やCVD法などを用いて形成することができ
る。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
を用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極など
の間に生じる容量を低減し、動作の高速化を図ることができるためである。
図13(A)参照)。電極152は、ゲート電極148と同様の方法および材料で形成す
ることができるので、詳細は、上記ゲート電極148の記載を参酌することができる。以
上により、容量素子164が完成する。
縁層154に、ゲート電極148にまで達する開口を形成した後、開口に電極170を形
成し、絶縁層154上に、電極170に接する配線171を形成する(図13(B)参照
)。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
層146、絶縁層150、絶縁層154、および絶縁層172に、ドレイン電極142b
にまで達する開口を形成した後、開口に電極156を形成し、絶縁層172上に、電極1
56に接する配線158を形成する(図13(C)参照)。当該開口の形成は、マスクな
どを用いた選択的なエッチングにより行われる。
用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層
で形成することができる。
多孔性の構造など)を用いることが望ましい。絶縁層154および絶縁層172の誘電率
を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図る
ことができるためである。
とが望ましい。表面が平坦になるように絶縁層154および絶縁層172を形成すること
で、半導体装置を微細化した場合などにおいても、絶縁層154および絶縁層172上に
、電極や配線などを好適に形成することができるためである。なお、絶縁層154および
絶縁層172の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行うことがで
きる。
いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の
一部を除去することにより形成することができる。
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここではドレイン電極14
2b)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
CVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形状にエッチ
ング加工することによって形成される。また、導電層の材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。詳細は、ソース電極142aなどと同様である。
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
ができる。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ16
2の室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は
100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA
以下となる。
スタ162のオフ電流を十分に低減することが容易になる。そして、このようなトランジ
スタ162を用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体
装置が得られる。
宜組み合わせて用いることができる。
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す
。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例
えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いるこ
とができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構
造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造で
あっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲー
ト電極層を有する、デュアルゲート型でもよい。
適用できるトランジスタの断面構造の例を図14(A)乃至(D)に示す。図14(A)
乃至(D)に示すトランジスタは絶縁層400上に設ける例を示すが、ガラス基板などの
基板上に設けられてもよい。
であり、逆スタガ型薄膜トランジスタともいう。
酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを含む。ま
た、トランジスタ410を覆い、酸化物半導体層403に積層する絶縁層407が設けら
れている。絶縁層407上にはさらに絶縁層409が形成されている。
う)と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
酸化物半導体層403、酸化物半導体層403のチャネル形成領域を覆うチャネル保護層
として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含
む。また、トランジスタ420を覆い、絶縁層409が形成されている。
表面を有する基板である絶縁層400上に、ゲート電極層401、ゲート絶縁層402、
ソース電極層405a、ドレイン電極層405b、及び酸化物半導体層403を含む。ま
た、トランジスタ430を覆い、酸化物半導体層403に接する絶縁層407が設けられ
ている。絶縁層407上にはさらに絶縁層409が形成されている。
01上に接して設けられ、ゲート絶縁層402上にソース電極層405a、ドレイン電極
層405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極層4
05a、ドレイン電極層405b上に酸化物半導体層403が設けられている。
である。トランジスタ440は、絶縁層400上に、絶縁層437、酸化物半導体層40
3、ソース電極層405a、及びドレイン電極層405b、ゲート絶縁層402、ゲート
電極層401を含み、ソース電極層405a、ドレイン電極層405bにそれぞれ配線層
436a、配線層436bが接して設けられ電気的に接続している。
となる絶縁膜を絶縁層400とゲート電極層の間に設けてもよい。下地膜は、絶縁層40
0からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒
化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造
により形成することができる。
アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて、単層でまたは積層して形成することができる。
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層して形成することができる。例えば、第1のゲート絶縁層と
してプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層(SiN
y(y>0))を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm
以上300nm以下の酸化シリコン層(SiOx(x>0))を積層して、合計膜厚20
0nmのゲート絶縁層とする。
、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Al
、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属
層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を
防止する元素(Si、Nd、Scなど)が添加されているAl材料を用いることで耐熱性
を向上させることが可能となる。
6bのような導電膜も、ソース電極層405a、ドレイン電極層405bと同様な材料を
用いることができる。
層を含む)となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸
化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO
)、酸化インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する)、酸化イ
ンジウム酸化亜鉛合金(In2O3―ZnO)またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を
用いることができる。
アルミニウム膜などの無機絶縁膜を用いることができる。
成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン
系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(
low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させることで、平坦化絶縁膜を形成してもよい。
、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けても
よい。図14(D)のトランジスタ440に酸化物導電層を設けたトランジスタ441、
及びトランジスタ442を図15(A)(B)に示す。
半導体層403とソース電極層405a、ドレイン電極層405bとの間に、ソース領域
及びドレイン領域として機能する酸化物導電層404a、及び酸化物導電層404bが形
成されている。図15(A)、及び図15(B)のトランジスタ441、及びトランジス
タ442は作製工程により酸化物導電層404a、酸化物導電層404bの形状が異なる
例である。
、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を
加工して島状の酸化物半導体層403と酸化物導電膜を形成する。酸化物半導体層及び酸
化物導電膜上にソース電極層405a、ドレイン電極層405bを形成した後、ソース電
極層405a、ドレイン電極層405bをマスクとして、島状の酸化物導電膜をエッチン
グし、ソース領域およびドレイン領域となる酸化物導電層404a、および酸化物導電層
404bを形成する。
し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラ
フィ工程によって加工して、酸化物導電層404a、酸化物導電層404b、ソース電極
層405a、およびドレイン電極層405bを形成する。
にエッチングされないように、エッチング条件(エッチング材の種類、濃度、エッチング
時間等)を適宜調整する。
真空蒸着法(電子ビーム蒸着法など)や、アーク放電イオンプレーティング法や、スプレ
ー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化
亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸
化珪素を含ませてもよい。
層405a、ドレイン電極層405bとの間に設けることで、ソース領域及びドレイン領
域の低抵抗化を図ることができ、トランジスタ441、442が高速動作をすることがで
きる。
ース電極層405a、ドレイン電極層405bの構成とすることによって、トランジスタ
441、およびトランジスタ442の耐圧を向上させることができる。
である。
上記実施の形態1乃至4において、トランジスタの半導体層に用いることのできる酸化物
半導体層の一形態を、図16を用いて説明する。
半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。
CVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物
絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸
化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一
層またはこれらの積層を用いることができる。
。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法によ
る成膜時における基板温度は200℃以上400℃以下とする。
ト(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、基板とタ
ーゲットの間との距離を170mm、基板温度を250℃、圧力を0.4Pa、直流(D
C)電源を0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚
5nmの第1の酸化物半導体膜を成膜する。
を行う。第1の加熱処理の温度は、400℃以上750℃以下とする。第1の加熱処理に
よって第1の結晶性酸化物半導体層450aを形成する(図16(A)参照)。
、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処
理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からな
るグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向
に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から
底部と結晶成長が進行する。
物半導体層450aとの界面またはその近傍(界面からプラスマイナス5nm)に拡散さ
せて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用
いられる絶縁層437は、膜中(バルク中)、第1の結晶性酸化物半導体層450aと絶
縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在するこ
とが好ましい。
体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時
における基板温度は200℃以上400℃以下とする。成膜時における基板温度を200
℃以上400℃以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成
膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる
。
ト(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、基板とタ
ーゲットの間との距離を170mm、基板温度を400℃、圧力を0.4Pa、直流(D
C)電源を0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚
25nmの第2の酸化物半導体膜を成膜する。
酸素の混合雰囲気下とし、第2の加熱処理を行う。第2の加熱処理の温度は、400℃以
上750℃以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを
形成する(図16(B)参照)。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或い
は窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層450bの
高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体
層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸
化物半導体層450bが形成される。
に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び
水分をほとんど含まない雰囲気(不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など)下に
制御することが好ましく、例えば、水分については露点−40℃以下、好ましくは露点−
50℃以下の乾燥窒素雰囲気とする。
らなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層45
3を形成する(図16(C)参照)。図では、第1の結晶性酸化物半導体層450aと第
2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明してい
るが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示
している。
該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、
フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット
法などの方法を用いてマスクを形成しても良い。
よい。もちろん、これらを組み合わせて用いてもよい。
結晶性酸化物半導体層450bは、C軸配向を有していることを特徴の一つとしている。
ただし、第1の結晶性酸化物半導体層450a、及び第2の結晶性酸化物半導体層450
bは、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶(C
Axis Aligned Crystal; CAACとも呼ぶ)を含む酸化物を有
する。なお、第1の結晶性酸化物半導体層450a、及び第2の結晶性酸化物半導体層4
50bは、一部に結晶粒界を有している。
うにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そ
のためには、基板加熱温度を100℃〜500℃、好適には200℃〜400℃、さらに
好適には250℃〜300℃にすると好ましい。また、これに加えて、成膜時の基板加熱
温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミ
クロな欠陥や、積層界面の欠陥を修復することができる。
り、四元系金属酸化物であるIn−Al−Ga−Zn−O系の材料や、In−Sn−Ga
−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In−
Al−Zn−O系の材料、In−Sn−Zn−O系の材料、Sn−Ga−Zn−O系の材
料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸化
物であるIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、
Zn−Mg−O系の材料や、Zn−O系の材料などがある。また、In−Si−Ga−Z
n−O系の材料や、In−Ga−B−Zn−O系の材料や、In−B−Zn−O系の材料
を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In
−Ga−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)
を有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaと
Zn以外の元素を含んでいてもよい。
に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形
成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としても
よい。
に開示する半導体装置に適用できるトランジスタ(例えば、実施の形態1におけるトラン
ジスタ212、実施の形態2におけるトランジスタ312)に、適宜用いることができる
。
流が酸化物半導体積層の厚さ方向(一方の面から他方の面に流れる方向、具体的に図16
(C)では上下方向)に流れる構造ではない。電流は、主として、酸化物半導体積層の界
面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTス
トレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高
いトランジスタを実現できる。
である。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図17を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
表示部703、キーボード704などによって構成されている。筐体701と筐体702
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長
期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込み
および読み出しに対する信頼性が高いノート型のパーソナルコンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込
みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携
帯情報端末が実現される。
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源731、操作キー733、スピーカー735などを備えている。筐体721
、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情
報の書き込みおよび読み出しに対する信頼性が高い電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図17(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み
出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携帯電話機が実
現される。
3、操作スイッチ764、表示部765、バッテリー766などによって構成されている
。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、長
期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込み
および読み出しに対する信頼性が高いデジタルビデオカメラが実現される。
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操
作機780には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間
の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよ
び読み出しに対する信頼性が高いテレビジョン装置が実現される。
けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが
高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子機器が実現される
。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
108a ゲート絶縁層
110 ゲート電極
110a ゲート電極
116 チャネル形成領域
120 不純物領域
120a 不純物領域
120b 不純物領域
122 金属層
124 金属化合物領域
124a 金属化合物領域
124b 金属化合物領域
126 電極
128 絶縁層
140 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148 ゲート電極
150 絶縁層
152 電極
154 絶縁層
156 電極
158 配線
160 トランジスタ
162 トランジスタ
164 容量素子
170 電極
171 配線
172 絶縁層
202 トランジスタ
203 ノード
204 ノード
211 トランジスタ
212 トランジスタ
213 容量素子
214 ビット線
215 酸化物半導体用ビット線
216 酸化物半導体用ワード線
217 ワード線
250 基準電位回路
251 ワード線選択回路
252 ビット線選択回路
253 メモリセルアレイ
254 電位比較回路
255 出力
256 ラッチ回路
257 電源制御回路
258 状態遷移回路
259 制御回路
260 抵抗素子
280 実線
282 実線
300 タイミングチャート
302 タイミングチャート
303 ノード
311 トランジスタ
312 トランジスタ
313 容量素子
314 ビット線
315 酸化物半導体用ビット線
316 酸化物半導体用ワード線
317 ワード線
350 基準電位回路
351 ワード線選択回路
352 ビット線選択回路
353 メモリセルアレイ
354a 電位比較回路
354b 電位比較回路
354c 電位比較回路
355 出力
356 ラッチ回路
357 電位制御回路
358 状態遷移回路
359 制御回路
360 基準電位回路
370 基準電位回路
380 抵抗素子
400 絶縁層
401 ゲート電極層
402 ゲート絶縁層
403 酸化物半導体層
403b 酸化物半導体層
404a 酸化物導電層
404b 酸化物導電層
405a ソース電極層
405b ドレイン電極層
407 絶縁層
409 絶縁層
410 トランジスタ
420 トランジスタ
427 絶縁層
430 トランジスタ
436a 配線層
436b 配線層
437 絶縁層
440 トランジスタ
441 トランジスタ
442 トランジスタ
450a 結晶性酸化物半導体層
450b 結晶性酸化物半導体層
453 酸化物半導体層
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
Claims (6)
- メモリセルと、制御回路と、電位比較回路と、を有し、
前記メモリセルは、第1のトランジスタと、第2のトランジスタと、容量素子と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲート、及び前記容量素子と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、第2の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、
前記制御回路は、前記第2のトランジスタのゲートに段階的に変化する電位を供給する機能を有し、
前記第2の配線は、前記第2のトランジスタのゲートの電位に応じた電位を伝える機能を有し、
前記電位比較回路は、前記第2の配線の電位と基準電位とを比較する機能を有し、
前記第2の配線が前記基準電位に達した際に、前記第1のトランジスタをオフ状態とする機能を有することを特徴とする半導体装置。 - 請求項1において、
第3のトランジスタを有し、
前記第3のトランジスタの第1のゲートは、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタの第2のゲートは、前記制御回路と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、電源電圧が供給される配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続され、
前記制御回路は、前記第2のゲートに第1の電位を供給する機能と、前記第2のゲートに第2の電位を供給する機能と、を有し、
前記第1の電位と前記第2の電位は異なる電位であることを特徴とする半導体装置。 - 請求項1又は2において、
前記第1のトランジスタは、酸化物半導体を有し、
前記酸化物半導体は、In及びZnを含むことを特徴とする半導体装置。 - 請求項3において、
前記酸化物半導体は、C軸配向を有する結晶を含むことを特徴とする半導体装置。 - 請求項1乃至4のいずれか一項において、
前記第2のトランジスタは、単結晶半導体を有することを特徴とする半導体装置。 - 請求項1乃至5のいずれか一項において、
前記電位比較回路を複数有し、
前記複数の電位比較回路には、それぞれ異なる前記基準電位が入力されることを特徴とする半導体装置。
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