JPH11120777A

JPH11120777A - 不揮発性半導体記憶装置

Info

Publication number: JPH11120777A
Application number: JP27477297A
Authority: JP
Inventors: Shunsuke Takagi; 俊介高木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-10-07
Filing date: 1997-10-07
Publication date: 1999-04-30

Abstract

(57)【要約】【課題】設計が容易で高速読み出しを実現できる不揮発
性半導体記憶装置を提供する。【解決手段】読み出し時に、ワード線ＷＬ１への印加電
圧とメモリセルトランジスタＭＴ１のフローティングゲ
ートにおける電荷蓄積量に基づいてビット線ＢＬ１に流
れた電流をその値に応じた電圧に変換して並列比較回路
１２０に出力する電流・電圧変換回路１１０と、メモリ
セルトランジスタに記録され得る複数のデータに応じて
異なる値をとる読み出し電流毎に対応して設定された３
つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を生
成し、電流・電圧変換回路１１０から出力された電圧Ｖ
１１０と各参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ
３との大小をそれぞれ並列に比較し、３つの比較結果を
データ変換回路１３０に出力する並列比較回路１２０と
を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルトラン
ジスタに少なくとも３値以上のデータを記録する多値型
の不揮発性半導体記憶装置に係り、特にセンスアンプの
改良に関するものである。

【０００２】

【従来の技術】ＥＲＰＯＭ、フラッシュメモリ等の不揮
発性半導体記憶装置においては、１個のメモリセルトラ
ンジスタに「０」、「１」の２つの値をとるデータを記
録する２値型のメモリセル構造が通常である。しかし、
最近の不揮発性半導体記憶装置の大容量化の要望に伴
い、１個のメモリセルトランジスタに少なくとも３値以
上のデータを記録する、いわゆる多値型の不揮発性半導
体記憶装置が提案されている（たとえば、「ＡＭｕｌ
ｔｉ−Ｌｅｖｅｌ３２ＭｂＦｌａｓｈＭｅｍｏｒ
ｙ」’９５ＩＳＳＣＣｐ１３２〜参照）。

【０００３】図４は、ＮＯＲ型フラッシュメモリにおい
て、１個のメモリセルトランジスタに２ビットからなる
４値をとるデータを記録する場合の、しきい値電圧Ｖｔ
ｈレベルとデータ内容（分布）との関係を示す図であ
る。

【０００４】図４において、縦軸はメモリセルトランジ
スタのしきい値電圧Ｖｔｈ、横軸はメモリセルトランジ
スタのしきい値分布頻度をそれぞれ表している。また、
１個のメモリセルトランジスタに記録するデータを構成
する２ビットデータの内容〔ＩＯ１，ＩＯ０〕として
は、〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕
の４状態が存在する。

【０００５】このような多値データが記録されるメモリ
セルトランジスタは、記録データ値に応じてたとえばフ
ローティングゲートのおける電荷蓄積量が調整され、そ
のしきい値電圧Ｖｔｈが記録データ値に応じた量に設定
される。このように記録された多値データを読み出す場
合には、メモリセルトランジスタのコントロールゲート
電極が接続されたワード線に所定の電圧が印加される。
そして、記録データ値に応じて調整された電荷蓄積量に
基づく値の電流がビット線に流れ、センスアンプにおい
て、このビット線に流れた電流値に基づく電圧と参照電
圧とが比較されてデータの判定等が行われる。

【０００６】図５は、従来型のランダムアクセス用途
（たとえばＮＯＲ型フラッシュ）の多値読み出し方式の
フラッシュメモリ用センスアンプの構成例を示す回路図
である。このセンスアンプは４値用のもので、参照電圧
はＲＥＦ１，ＲＥＦ２，ＲＥＦ３の３種類が用いられ
る。

【０００７】このセンスアンプは、ビット線ＢＬ１に流
れた電流をその値に応じた電圧に反変換する電流・電圧
変換回路１０と、３つの参照電圧を選択的に供給する参
照電圧供給回路２０と、比較器３０とを有している。

【０００８】電流・電圧変換回路１０は、ｐチャネルＭ
ＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、ｎチャネルＭ
ＯＳ（ＮＭＯＳ）トランジスタＮＴ１１、および２入力
ＮＯＲゲートＮＲＧＴ１１により構成されている。

【０００９】ＰＭＯＳトランジスタＰＴ１１のソースが
電源電圧Ｖ_CCの供給ラインに接続され、ドレインがゲー
トおよびＮＭＯＳトランジスタＮＴ１１のドレインに接
続されて、その接続点が比較器３０の反転入力（−）に
接続されている。ＮＭＯＳトランジスタＮＴ１１のソー
スは、一端がメモリセルトランジスタＭＴ１のドレイン
に接続されたビット線ＢＬ１の他端およびＮＯＲゲート
ＮＲＧＴ１１の一方の入力端子に接続されている。そし
て、ＮＭＯＳトランジスタＮＴ１１のゲートがＮＯＲゲ
ートＮＲＧＴ１１の出力に接続されている。また、ＮＯ
ＲゲートＮＲＧＴ１１の他方の入力端子はセンスアンプ
用クロック（イネーブル）信号S/A CLK の入力ラインに
接続されている。

【００１０】参照電圧供給回路２０は、ＰＭＯＳトラン
ジスタＰＴ２１、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ
２４、ＮＯＲゲートＮＲＧＴ２１、参照電圧生成回路２
１〜２３により構成されている。

【００１１】ＰＭＯＳトランジスタＰＴ２１のソースが
電源電圧Ｖ_CCの供給ラインに接続され、ドレインがゲー
トおよびＮＭＯＳトランジスタＮＴ２１のドレインに接
続されて、その接続点が比較器３０の非反転入力（＋）
に接続されている。ＮＭＯＳトランジスタＮＴ２１のソ
ースは、ＮＭＯＳトランジスタＮＴ２２，ＮＴ２３，Ｎ
Ｔ２４のドレインに接続され、これらの接続点がＮＯＲ
ゲートＮＲＧＴ１１の一方の入力端子に接続されてい
る。ＮＭＯＳトランジスタＮＴ２１のソースが参照電圧
（ＲＥＦ１）生成回路２１の出力に接続され、ＮＭＯＳ
トランジスタＮＴ２２のソースが参照電圧（ＲＥＦ２）
生成回路２２の出力に接続され、ＮＭＯＳトランジスタ
ＮＴ２３のソースが参照電圧（ＲＥＦ３）生成回路２３
の出力に接続されている。そして、ＮＭＯＳトランジス
タＮＴ２１のゲートがＮＯＲゲートＮＲＧＴ２１の出力
に接続されている。また、ＮＯＲゲートＮＲＧＴ２１の
他方の入力端子はセンスアンプ用クロック（イネーブ
ル）信号S/A CLK の入力ラインに接続されている。

【００１２】このような構成において、メモリセルトラ
ンジスタＭＴ１に記録された多値データを読み出す場合
には、ワード線ＷＬ１に所定の電圧が印加される。そし
て、記録データ値に応じて調整された電荷蓄積量に基づ
く値の電流がビット線ＢＬ１に流れ、電流・電圧変換回
路１０に入力される。電流・電圧変換回路１０では、ビ
ット線ＢＬ１の電流値に応じてＮＭＯＳトランジスタＮ
Ｔ１１のオン抵抗が調整され、ノードＮＤ１０の電位が
ビット線電流値に応じたレベルとなり、比較器３０の反
転入力（−）に供給される。

【００１３】一方、参照電圧供給回路２０においては、
参照電圧ＲＥＦ１，ＲＥＦ２，ＲＥＦ３の生成回路２
１，２２，２３が接続されたＮＭＯＳトランジスタＮＴ
２２，ＮＴ２３，ＮＴ２４のゲートに位相をずらしたク
ロック信号φ１，φ２，φ３が供給される。これによ
り、ノードＮＤ２０の電位が参照電圧生成回路２１，２
２，２３で生成された参照電圧ＲＥＦ１，ＲＥＦ２，Ｒ
ＥＦ３に応じたレベルに時間的に切り替えれる。このノ
ードＮＤ２０の電位は比較器３０の非反転入力（＋）に
供給される。

【００１４】そして、比較器３０において、電流・電圧
変換回路１０によるビット線電流に応じた電圧と参照電
圧ＲＥＦ１，ＲＥＦ２，ＲＥＦ３とが比較され、その結
果に応じた信号ＯＵＴが出力される。

【００１５】

【発明が解決しようとする課題】しかしながら、上述し
た従来型のセンスアンプでは、必要な個数だけ参照電圧
を用意し、それぞれ位相をずらしたクロック信号φ１、
φ２、φ３を入力することにより、参照電圧を時間的に
切り替え、メモリセルとリファレンスとに流れる電流値
を比較するという動作を、リファレンスの個数分だけ繰
り返す必要があるため、読み出し時間がどうしても長く
なってしまう。

【００１６】また、センスアンプを設計する上で、最も
マージナルな項目の一つがクロックのタイミング設定で
あるが、上記のように参照電圧を時間的に切り替えなけ
ればならないと、タイミングの設定がさらに困難なもの
になってしまう。

【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、設計が容易で高速読み出しを実
現できる不揮発性半導体記憶装置を提供することにあ
る。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを有し、上記メモリセルトランジスタの
しきい値電圧に応じて当該メモリセルトランジスタに３
値以上の多値データを記録し、読み出し時には、ワード
線電圧と電荷蓄積量に基づく値の電流をビット線に流す
不揮発性半導体記憶装置であって、上記ビットに流れた
読み出し電流をその値に応じた電圧に変換する電流・電
圧変換回路と、上記メモリセルトランジスタに記録され
得る複数のデータに応じて異なる値をとる読み出し電流
毎に対応して設定された複数の参照電圧が供給され、上
記電流・電圧変換回路から出力された電圧と各参照電圧
との大小をそれぞれ並列に比較する並列比較回路とを有
する。

【００１９】また、本発明では、上記電流・電圧変換回
路は、上記メモリセルトランジスタに略対応している参
照用トランジスタと、上記参照用トランジスタに接続さ
れた参照用ビット線と、上記ビット線の電位と上記参照
用ビット線の電位との差動出力電圧を得、上記並列比較
回路の出力するとともに、上記参照用トランジスタのゲ
ートに帰還させる差動型アンプとを有する。また、本発
明では、好適には、上記ビット線および参照用ビット線
は、負荷素子を介して電源電圧源に接続されている。

【００２０】また、本発明では、上記並列比較回路の複
数の比較結果に基づいてデータ変換を行うデータ変換回
路を有する。

【００２１】本発明によれば、メモリセルトランジスタ
に記録された多値データを読み出す場合には、ワード線
に所定の電圧が印加される。そして、記録データ値に応
じて調整された電荷蓄積量に基づく値の電流がビット線
に流れ、電流・電圧変換回路に入力される。電流・電圧
変換回路では、ビットに流れた読み出し電流がその値に
応じた電圧に変換され、並列比較回路に入力される。並
列比較回路においては、メモリセルトランジスタに記録
され得る複数のデータに応じて異なる値をとる読み出し
電流毎に対応して設定された複数の参照電圧と電流・電
圧変換回路から出力された電圧との大小が並列して比較
される。そして、複数の比較結果がデータ変換回路に入
力されて、所定のデータに変換される。

【００２２】

【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置の一実施形態を示す回路図である。

【００２３】この不揮発性半導体記憶装置１００は、電
流・電圧変換回路１１０、並列比較回路１２０、および
データ変換回路１３０により構成されている。

【００２４】電流・電圧変換回路１１０は、読み出し時
に、ワード線ＷＬ１への印加電圧とメモリセルトランジ
スタＭＴ１のたとえばフローティングゲートにおける電
荷蓄積量に基づいてビット線ＢＬ１に流れた電流をその
値に応じた電圧に変換して並列比較回路１２０に出力す
る。

【００２５】この電流・電圧変換回路１１０は、たとえ
ば図１に示すように、ＰＭＯＳトランジスタＰＴ１１
１、ＮＭＯＳトランジスタＮＴ１１１、および２入力Ｎ
ＯＲゲートＮＲＧＴ１１１により構成される。

【００２６】ＰＭＯＳトランジスタＰＴ１１１のソース
が電源電圧Ｖ_CCの供給ラインに接続され、ドレインがゲ
ートおよびＮＭＯＳトランジスタＮＴ１１のドレインに
接続されて、その接続点（ノード）ＮＤ１１０が並列比
較回路１２０の入力端子に接続されている。ＮＭＯＳト
ランジスタＮＴ１１１のソースは、一端がメモリセルト
ランジスタＭＴ１のドレインに接続されたビット線ＢＬ
１の他端およびＮＯＲゲートＮＲＧＴ１１１の一方の入
力端子に接続されている。そして、ＮＭＯＳトランジス
タＮＴ１１１のゲートがＮＯＲゲートＮＲＧＴ１１１の
出力に接続されている。また、ＮＯＲゲートＮＲＧＴ１
１１の他方の入力端子はセンスアンプ用クロック（イネ
ーブル）信号S/A CLK の入力ラインに接続されている。

【００２７】並列比較回路１２０は、メモリセルトラン
ジスタに記録され得る複数のデータ（本実施形態では４
値）に応じて異なる値をとる読み出し電流毎に対応して
設定された３つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖ
ｒｅｆ３を生成し、電流・電圧変換回路１１０から出力
された電圧Ｖ１１０と各参照電圧Ｖｒｅｆ１，Ｖｒｅｆ
２，Ｖｒｅｆ３との大小をそれぞれ並列に比較し、３つ
の比較結果をデータ変換回路１３０に出力する。

【００２８】この並列比較回路１２０は、たとえば図１
に示すように、参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒ
ｅｆ３を生成するための抵抗素子Ｒ１２１，Ｒ１２２，
Ｒ１２３，Ｒ１２４、および比較器１２１，１２２，１
２３により構成される。

【００２９】電源電圧Ｖ_CCの供給ラインと接地ラインＧ
ＮＤとの間に抵抗素子Ｒ１２１，Ｒ１２２，Ｒ１２３，
Ｒ１２４が直列に接続されている。すなわち、抵抗分割
により参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３が
生成される。具体的には、抵抗素子Ｒ１２１とＲ１２２
との接続部に参照電圧Ｖｒｅｆ１が発生し、抵抗素子Ｒ
１２２とＲ１２３との接続部に参照電圧Ｖｒｅｆ２が発
生し、抵抗素子Ｒ１２３とＲ１２４との接続部に参照電
圧Ｖｒｅｆ３が発生する。

【００３０】比較器１２１は、電流・電圧変換回路１１
０の出力電圧Ｖ１１０を反転入力端子（−）に入力し、
参照電圧Ｖｒｅｆ１を非反転入力端子（＋）に入力し、
両入力電圧の大小を比較し、その結果を信号Ｓ１２１と
して出力する。具体的には、参照電圧Ｖｒｅｆ１が電圧
Ｖ１１０より大きい場合にはハイレベルの信号Ｓ１２１
を出力し、参照電圧Ｖｒｅｆ１が電圧Ｖ１１０より小さ
い場合にはローレベルの信号Ｓ１２１を出力する。

【００３１】比較器１２２は、電流・電圧変換回路１１
０の出力電圧Ｖ１１０を反転入力端子（−）に入力し、
参照電圧Ｖｒｅｆ２を非反転入力端子（＋）に入力し、
両入力電圧の大小を比較し、その結果を信号Ｓ１２２と
して出力する。具体的には、参照電圧Ｖｒｅｆ２が電圧
Ｖ１１０より大きい場合にはハイレベルの信号Ｓ１２２
を出力し、参照電圧Ｖｒｅｆ２が電圧Ｖ１１０より小さ
い場合にはローレベルの信号Ｓ１２２を出力する。

【００３２】比較器１２３は、電流・電圧変換回路１１
０の出力電圧Ｖ１１０を反転入力端子（−）に入力し、
参照電圧Ｖｒｅｆ３を非反転入力端子（＋）に入力し、
両入力電圧の大小を比較し、その結果を信号Ｓ１２３と
して出力する。具体的には、参照電圧Ｖｒｅｆ３が電圧
Ｖ１１０より大きい場合にはハイレベルの信号Ｓ１２３
を出力し、参照電圧Ｖｒｅｆ３が電圧Ｖ１１０より小さ
い場合にはローレベルの信号Ｓ１２３を出力する。

【００３３】データ変換回路１３０は、並列比較回路１
２０の出力信号Ｓ１２１，Ｓ１２２，Ｓ１２３を受け
て、メモリセルトランジスタＭＴ１から読み出されたデ
ータを２ビットデータ〔ＩＯ１，ＩＯ０〕に変換する。
この変換された２ビットデータ〔ＩＯ１，ＩＯ０〕は、
〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４
状態をとり得る。

【００３４】このデータ変換回路１３０は、たとえば図
１に示すように、インバータＩＮＶ１３１，ＩＮＶ１３
２，ＩＮＶ１３３，ＩＮＶ１３４、２入力ＡＮＤゲート
ＡＤＧＴ１３１、および２入力ＮＯＲゲートＮＲＧＴ１
３１により構成される。

【００３５】インバータＩＮＶ１３１，ＩＮＶ１３２が
直列に接続され、インバータＩＮＶ１３１の入力端子に
並列比較回路１２０の比較器１２２の出力信号Ｓ１２２
が入力され、インバータＩＮＶ１３２の出力端子からデ
ータＩＯ１を出力する。インバータＩＮＶ１３３の入力
端子に並列比較回路１２０の比較器１２１の出力信号Ｓ
１２１が入力され、出力端子がＮＯＲゲートＮＲＧＴ１
３１の一方の入力端子に接続されている。インバータＩ
ＮＶ１３４の入力端子に並列比較回路１２０の比較器１
２３の出力信号Ｓ１２３が入力され、出力端子がＡＮＤ
ゲートＡＤＧＴ１３１の一方の入力端子に接続されてい
る。ＡＮＤゲートＡＤＧＴ１３１の他方の入力端子に並
列比較回路１２０の比較器１２２の出力信号Ｓ１２２が
入力され、出力端子がＮＯＲゲートＮＲＧＴ１３１の多
他方の入力端子に接続されている。そして、ＮＯＲゲー
トＮＲＧＴ１３１の出力端子からデータＩＯ０を出力す
る。

【００３６】次に、上記構成による動作を説明する。メ
モリセルトランジスタＭＴ１に記録された多値データを
読み出す場合には、ワード線ＷＬ１に所定の電圧が印加
される。そして、記録データ値に応じて調整された電荷
蓄積量に基づく値の電流がビット線ＢＬ１に流れ、電流
・電圧変換回路１１０に入力される。

【００３７】電流・電圧変換回路１１０では、ビット線
ＢＬ１の電流値に応じてＮＭＯＳトランジスタＮＴ１１
１のオン抵抗が調整され、ノードＮＤ１１０の電位がビ
ット線電流値に応じたレベルとなり、電圧信号Ｖ１１０
として並列比較回路１２０の３つの比較器１２１，１２
２，１２３の反転入力端子（−）に並列に入力される。

【００３８】並列比較回路１２０においては、比較器１
２１で電流・電圧変換回路１１０の出力電圧Ｖ１１０と
参照電圧Ｖｒｅｆ１との大小が、比較器１２２で電流・
電圧変換回路１１０の出力電圧Ｖ１１０と参照電圧Ｖｒ
ｅｆ２との大小が、比較器１２３で電流・電圧変換回路
１１０の出力電圧Ｖ１１０と参照電圧Ｖｒｅｆ３との大
小が並行して比較される。

【００３９】このとき、たとえばメモリセルトランジス
タＭＴ１のしきい値電圧Ｖｔｈが第１番目に低い状態で
ある場合には、セル電流が多く流れるため、電流・電圧
変換回路１１０の出力電圧Ｖ１１０のレベルが低くな
る。すなわち出力電圧Ｖ１１０が参照電圧Ｖｒｅｆ３よ
り低い場合には、比較器１２１，１２２，１２３の出力
信号Ｓ１２１，Ｓ１２２，Ｓ１２３は全てハイレベルで
データ変換回路１３０に入力される。その結果、インバ
ータＩＮＶ１３２の出力およびＮＯＲゲートＮＲＧＴ１
３１の出力信号ＩＯ１，ＩＯ０はハイレベルで出力され
る。すなわち、メモリセルトランジスタＭＴ１からの読
み出しデータが〔１，１〕に変換され出力される。

【００４０】また、メモリセルトランジスタＭＴ１のし
きい値電圧Ｖｔｈが第２番目に低い状態である場合で、
出力電圧Ｖ１１０が参照電圧Ｖｒｅｆ３より高く、参照
電圧Ｖｒｅｆ２より低い場合には、比較器１２１の出力
信号Ｓ１２１がローレベルで、比較器１２２，１２３の
出力信号Ｓ１２２，Ｓ１２３はハイレベルでデータ変換
回路１３０に入力される。その結果、インバータＩＮＶ
１３２の出力信号ＩＯ１はハイレベルで出力され、ＮＯ
ＲゲートＮＲＧＴ１３１の出力信号ＩＯ０はローレベル
で出力される。すなわち、メモリセルトランジスタＭＴ
１からの読み出しデータが、〔１，０〕に変換され出力
される。

【００４１】メモリセルトランジスタＭＴ１のしきい値
電圧Ｖｔｈが第３番目に低い状態（第２番目に高い状
態）である場合で、出力電圧Ｖ１１０が参照電圧Ｖｒｅ
ｆ３，Ｖｒｅｆ２より高く、参照電圧Ｖｒｅｆ１より低
い場合には、比較器１２１，１２２の出力信号Ｓ１２
１，Ｓ１２２がローレベルで、比較器１２３の出力信号
Ｓ１２３はハイレベルでデータ変換回路１３０に入力さ
れる。その結果、インバータＩＮＶ１３２の出力信号Ｉ
Ｏ１はローレベルで出力され、ＮＯＲゲートＮＲＧＴ１
３１の出力信号ＩＯ０はハイレベルで出力される。すな
わち、メモリセルトランジスタＭＴ１からの読み出しデ
ータが、〔０，１〕に変換され出力される。

【００４２】メモリセルトランジスタＭＴ１のしきい値
電圧Ｖｔｈが第４番目に低い状態（第１番目に高い状
態）である場合で、出力電圧Ｖ１１０が参照電圧Ｖｒｅ
ｆ３，Ｖｒｅｆ２，Ｖｒｅｆ１より高い場合には、比較
器１２１，１２２，１２３の出力信号Ｓ１２１，Ｓ１２
２Ｓ１２３が全てローレベルでデータ変換回路１３０に
入力される。その結果、インバータＩＮＶ１３２および
ＮＯＲゲートＮＲＧＴ１３１の出力信号ＩＯ１，ＩＯ０
はローレベルで出力される。すなわち、メモリセルトラ
ンジスタＭＴ１からの読み出しデータが、〔０，０〕に
変換され出力される。

【００４３】以上説明したように、本実施形態によれ
ば、読み出し時に、ワード線ＷＬ１への印加電圧とメモ
リセルトランジスタＭＴ１のフローティングゲートにお
ける電荷蓄積量に基づいてビット線ＢＬ１に流れた電流
をその値に応じた電圧に変換して並列比較回路１２０に
出力する電流・電圧変換回路１１０と、メモリセルトラ
ンジスタに記録され得る複数のデータ（本実施形態では
４値）に応じて異なる値をとる読み出し電流毎に対応し
て設定された３つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，
Ｖｒｅｆ３を生成し、電流・電圧変換回路１１０から出
力された電圧Ｖ１１０と各参照電圧Ｖｒｅｆ１，Ｖｒｅ
ｆ２，Ｖｒｅｆ３との大小をそれぞれ並列に比較し、３
つの比較結果をデータ変換回路１３０に出力する並列比
較回路１２０とを設けたので、参照電圧を切り換えてい
く必要がないことから、読み出し時間の高速化を図るこ
とができる。

【００４４】また、このセンスアンプは、出力結果をラ
ッチするためのクロックを除けば、クロックは１系統だ
けでよく、タイミング設計は２値並に容易に行える。さ
らに、並列比較回路１２０は、一種のアナログ・ディジ
タルコンバータ（ＡＤＣ）であるが、参照電圧Ｖｒｅｆ
の発生方法や、比較器の回路方式については、電源電圧
特性、レイアウト面積、動作速度などを考慮して最適な
ものを選べばよい。

【００４５】図２は、本発明に係る不揮発性半導体記憶
装置における電流・電圧変換回路の他の構成例を示す回
路図である。

【００４６】この電流・電圧変換回路１１０ａは、ｎチ
ャネルの参照用トランジスタＴｒｅｆ、ＮＭＯＳトラン
ジスタＮＴ１１１ａ，ＮＴ１１２ａ，ＮＴ１１３ａ，Ｎ
Ｔ１１４ａ，ＮＴ１１５ａ，ＮＴ１１６ａ、ＰＭＯＳト
ランジスタＰＴ１１１ａ，ＰＴ１１２ａ、２入力ＮＯＲ
ゲートＮＲＧＴ１１１ａ、および参照ビット線ＲＢＬに
より構成されている。そして、ＮＭＯＳトランジスタＮ
Ｔ１１４ａ，ＮＴ１１５ａ，ＮＴ１１６ａおよびＰＭＯ
ＳトランジスタＰＴ１１１ａ，ＰＴ１１２ａにより差動
型アンプ１１１が構成されている。なお、参照用トラン
ジスタＴｒｅｆとしては、たとえばメモリセルトランジ
スタＭＴ１と同様の構成のものを適用でき、そのしきい
値電圧Ｖｔｈは最低のＶｔｈ分布の場所よりやや低めに
設定すればよい。また、メモリトランジスタと同程度の
能力の、通常のトランジスタでもよい。

【００４７】ＮＭＯＳトランジスタＮＴ１１１ａのソー
スが電源電圧Ｖ_CCの供給ラインに接続され、ドレインが
一端がメモリセルトランジスタＭＴ１のドレインに接続
されたビット線ＢＬ１の他端およびＮＯＲゲートＮＲＧ
Ｔ１１１ａの一方の入力端子に接続されている。電源電
圧Ｖ_CCの供給ラインと接地との間にＮＭＯＳトランジス
タＮＴ１１２ａおよび参照用トランジスタＴｒｅｆが直
列に接続されている。両トランジスタＮＴ１１２ａおよ
びＴｒｅｆの接続点によりノードＮＤ１１１ａが構成さ
れている。そして、ＮＭＯＳトランジスタＮＴ１１１ａ
およびＮＴ１１２ａのゲートがＮＯＲゲートＮＲＧＴ１
１１ａの出力端子に共通に接続されている。また、ＮＯ
ＲゲートＮＲＧＴ１１１ａの他方の入力端子はセンスア
ンプ用クロック（イネーブル）信号S/A CLK の入力ライ
ンに接続されている。さらに、イコライズ用ＮＭＯＳト
ランジスタＮＴ１１３ａがビット線ＢＬ１の他端とノー
ドＮＤ１１１ａとの間に接続され、そのゲートがセンス
アンプ用クロック信号S/A CLK の入力ラインに接続され
ている。

【００４８】ＰＭＯＳトランジスタＰＴ１１１ａ，ＰＴ
１１２ａのソースが電源電圧Ｖ_CCの供給ラインに接続さ
れている。ＰＭＯＳトランジスタＰＴ１１１ａのドレイ
ンはゲートおよびＮＭＯＳトランジスタＮＴ１１４ａの
ドレインに接続されている。ＰＭＯＳトランジスタＰＴ
１１２ａのドレインはＮＭＯＳトランジスタＮＴ１１５
ａのドレインに接続され、その接続点が参照用トランジ
スタＴｒｅｆのゲートに接続されるとともに、電流・電
圧変換回路１１０ａの電圧Ｖ１１０ａの出力ノードＮＤ
１１２ａに接続されている。また、ＰＭＯＳトランジス
タＰＴ１１２ａのゲートはＰＭＯＳトランジスタＰＴ１
１１ａのゲートおよびドレインに接続されている。ＮＭ
ＯＳトランジスタＮＴ１１４ａ，ＮＴ１１５ａのソース
同士が接続され、このソース同士の接続点と接地ＧＮＤ
との間にＮＭＯＳトランジスタＮ１１６ａが接続されて
いる。そして、差動型アンプ１１１の入力となるＮＭＯ
ＳトランジスタＮＴ１１４ａのゲートが参照用ビットＲ
ＢＬの一端に接続され、ＮＭＯＳトランジスタ１１５ａ
のゲートがビット線ＢＬ１に接続されている。さらに、
ＮＭＯＳトランジスタＮＴ１１６ａのゲートがセンスア
ンプ用クロック信号S/A CLK の反転信号／S/A CLK の入
力ラインに接続されている。

【００４９】この電流・電圧変換回路１１０ａにおいて
は、ＮＭＯＳトランジスタＮＴ１１１ａ，ＮＴ１１２ａ
のゲートがＮＯＲゲートＮＲ１１１ａの出力に共通に接
続されていることから、ビット線ＢＬ１と参照用ビット
線ＲＢＬとの電位が等しい場合、この２つのＮＭＯＳト
ランジスタＮＭＯＳトランジスタＮＴ１１１ａ，ＮＴ１
１２ａに流れる電流、つまりメモリセルトランジスタＭ
Ｔ１および参照用トランジスタＴｒｅｆに流れる電流が
等しい。換言すれば、電流・電圧変換回路１１０ａで
は、ビット線ＢＬ１と参照用トランジスタＲＢＬの電位
が等しくなるように、差動型アンプ１１１の出力信号Ｓ
１１１が参照用トランジスタＴｒｅｆにゲートにフィー
ドバックされている。これにより、メモリセルトランジ
スタＭＴ１と参照用トランジスタＴｒｅｆに流れる電流
が等しくなるように制御される。

【００５０】したがって、メモリセルトランジスタＭＴ
１のしきい値電圧Ｖｔｈが低いときは出力電圧Ｖ１１０
ａ、すなわち参照用トランジスタＴｒｅｆのゲート電圧
は高くなる。一方、メモリセルトランジスタＭＴ１のし
きい値電圧Ｖｔｈが高いときは出力電圧Ｖ１１０ａは低
くなる。

【００５１】ここで、図１の電流・電圧回路１１０の出
力電圧Ｖ１１０と図２の電流・電圧変換回路１１０ａの
出力電圧Ｖ１１０ａとの振幅について考察する。

【００５２】図１の電流・電圧変換回路１１０の場合、
出力電圧Ｖ１１０の振幅が（ビット線ＢＬ１の電位）−
Ｖｔｈｎ〜Ｖｃｃ−Ｖｔｈｐであり、Ｖｃｃ＝３．３
Ｖ、（ビット線ＢＬ１の電位）＝約１．５Ｖとすると、
出力電圧Ｖ１１０の振幅は０．５Ｖ弱となる。この振幅
を、たとえば４つのレベルに分割すると、Ｖｒｅｆ１，
Ｖｒｅｆ２，Ｖｒｅｆ３が非常に近い値となり、ノイズ
の影響を受けるおそれがある。これに対して、図２の電
流・電圧変換回路１１０ａでは、出力電圧Ｖ１１０ａ
は、差動型アンプ１１１の出力信号Ｓ１１１であるた
め、振幅はＶｔｈｎ〜Ｖｃｃ−Ｖｔｈｐで、Ｖｃｃ＝
３．３Ｖで約２Ｖの振幅が取れる。参照用トランジスタ
Ｔｒｅｆのサイズを最適化すれば、この図２の電流・電
圧変換回路１１０ａの振幅は十分に取ることができる。

【００５３】このように図２の電流・電圧変換回路１１
０ａによれば、出力電圧Ｖ１１０ａの振幅を、図１の電
流・電圧変換回路１１０より出力電圧Ｖ１１０の振幅よ
り大きくすることができ、いわゆるノイズマージンを大
きくできる利点がある。

【００５４】図３は、図２の電流・電圧変換回路１１０
ａのシミュレーション結果を示す図である。図３におい
て、横軸が時間を、縦軸が電圧を表している。図３に示
すように、メモリセルトランジスタＭＴ１のしきい値電
圧Ｖｔｈが０．５Ｖ〜３．５Ｖに変化するに伴い、出力
電圧Ｖ１１０ａの電位も１．０Ｖ〜２．２Ｖと変化して
いる。

【００５５】ただし、図２の電流−電圧変換回路１１０
ａを図１の電流・電圧変換回路１１０と置き換え、並列
比較回路１２０と組み合わせると、メモリセルトランジ
スタＭＴ１のしきい値電圧Ｖｔｈが低い状態から高くな
るに従い、〔ＩＯ１ＩＯ０〕の出力は〔０，０〕，
〔０，１〕，〔１，０〕，〔１，１〕と変化し、図１の
回路とは出力が反対となる。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
参照電圧を切り換えていく必要がないことから、設計が
容易で、読み出し時間の高速化を図ることができる。

【００５７】また、差動型アンプを有する電流・電圧変
換回路を設けることにより、ノイズマージンの大きいセ
ンスアンプを実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。

【図２】本発明に係る不揮発性半導体記憶装置における
電流・電圧変換回路の他の構成例を示す回路図である。

【図３】図２の電流・電圧変換回路のシミュレーション
結果を示す図である。

【図４】ＮＯＲ型フラッシュメモリにおいて、１個のメ
モリセルトランジスタに２ビットからなる４値をとるデ
ータを記録する場合の、しきい値電圧Ｖｔｈレベルとデ
ータ内容（分布）との関係を示す図である。

【図５】従来型のランダムアクセス用途（たとえばＮＯ
Ｒ型フラッシュ）の多値読み出し方式のフラッシュメモ
リ用センスアンプの構成例を示す回路図である。

【符号の説明】

１００…不揮発性半導体記憶装置、１１０，１１０ａ…
電流・電圧変換回路、１２０…並列比較回路、１３０…
データ変換回路。

Claims

【特許請求の範囲】

【請求項１】接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリセ
ルトランジスタを有し、上記メモリセルトランジスタの
しきい値電圧に応じて当該メモリセルトランジスタに３
値以上の多値データを記録し、読み出し時には、ワード
線電圧と電荷蓄積量に基づく値の電流をビット線に流す
不揮発性半導体記憶装置であって、上記ビットに流れた読み出し電流をその値に応じた電圧
に変換する電流・電圧変換回路と、上記メモリセルトランジスタに記録され得る複数のデー
タに応じて異なる値をとる読み出し電流毎に対応して設
定された複数の参照電圧が供給され、上記電流・電圧変
換回路から出力された電圧と各参照電圧との大小をそれ
ぞれ並列に比較する並列比較回路とを有する不揮発性半
導体記憶装置。
【請求項２】上記電流・電圧変換回路は、上記メモリ
セルトランジスタに略対応している参照用トランジスタ
と、上記参照用トランジスタに接続された参照用ビット線
と、上記ビット線の電位と上記参照用ビット線の電位との差
動出力電圧を得、上記並列比較回路の出力するととも
に、上記参照用トランジスタのゲートに帰還させる差動
型アンプとを有する請求項１記載の不揮発性半導体記憶
装置。
【請求項３】上記ビット線および参照用ビット線は、
負荷素子を介して電源電圧源に接続されている請求項２
記載の不揮発性半導体記憶装置。
【請求項４】上記並列比較回路の複数の比較結果に基
づいてデータ変換を行うデータ変換回路を有する請求項
１記載の不揮発性半導体記憶装置。
【請求項５】上記並列比較回路の複数の比較結果に基
づいてデータ変換を行うデータ変換回路を有する請求項
２記載の不揮発性半導体記憶装置。
【請求項６】上記並列比較回路の複数の比較結果に基
づいてデータ変換を行うデータ変換回路を有する請求項
３記載の不揮発性半導体記憶装置。