JP2002260395A - メモリセル、特にマルチレベル不揮発性メモリセルの動的読取り方法および回路 - Google Patents

Abstract

(57)【要約】 【課題】 微小であってもセル電流が存在しさえすれば
適正に作動し、マルチレベルメモリセルを読みとる方法
および回路を提供する。 【解決手段】 メモリセルを読む方法は容量性エレメン
トによってメモリセルに供給される電流の時間積分に基
づく。容量性エレメントは最初に充電され、その後で、
事前設定された時間内に線形放出される。この期間中、
メモリセルは一定電圧でバイアスされた状態にある。第
１作動モードにおいては、最初に第１キャパシタ（２
２）及び第２キャパシタ（２３）がそれぞれ第１充電値
および第２充電値に充電される。第２キャパシタは当該
メモリセルを経て事前決定された時間内に一定電流で放
電され、第１充電は第１キャパシタと第２キャパシタの
間で分割され、その後で、分割された電荷が測定され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリセル、詳細に
はマルチレベル不揮発性メモリセルの動的読取り回路お
よび動的読取り方法に関する。

【０００２】

【従来の技術】周知のように、ますます大きい密度の不
揮発性メモリの必要性はマルチレベルメモリの製造を促
し、浮動ゲート領域における帯電量として記憶される情
報はエントラップされた電荷をフラクションすることに
よってコード化される。この場合、マルチレベルフラッ
シュセルの特性はドレーン電流Ｉｄｓのパターンをゲー
ト電圧Ｖｇｓの関数として表す幾つかの曲線によって示
され、各曲線はそれぞれ異なる論理値に関連する。例え
ば、しきい値電圧Ｖｔ１、Ｖｔ２、Ｖｔ３、Ｖｔ４に対
応するビット「１１」、「１０」、「０１」、「００」
を記憶する４レベル（２ビット）フラッシュセルの特性
を図１に示す。

【０００３】実際には、複数のメモリセルを有するメモ
リアレイに関する特性は１つの単一直線によって表すこ
とは不可能であり、図２及び３に示すように、それらを
相互に区別するに十分な量だけ間隔を保った振幅の種々
異なる分布体を形成する。この場合、図２はセル１つ当
たり２ビットで構成されるフラッシュセルのアレイ（配
列体）に関するしきい値電圧の分布を示し、図３はこれ
らに対応する特性の分布を示す。

【０００４】マルチレベルセルの読取りは電流または電
圧を評価することによって実施される。

【０００５】電流読取りは、図３に示すように、プリセ
ットされたゲート電圧Ｖｇｓにおいてセル内を流れる電
流とその特性がプログラムされたセルの分布の中間に相
当する標準セル内を流れる電流の比較に基づく。比較
は、セルの電流と標準電流の両方について電流から電圧
への変換を行った後で実施される。電流読取りは電流を
吸収するセルを必要とするので、セルの制御ゲート端子
に印加される読取り電圧Ｖｒは、少なくとも最後のしき
い値電圧よりも更に高くなくてはならない（４レベルの
場合にはＶｔ３より高い）。

【０００６】

【本発明が解決しようとする課題】電流読取りには多数
の問題がある。それらの主要な原因の幾つかを次に示
す。すなわち、 ・ 分布「１１」に属するセルにとって、また、電流吸
収が大きいので、望ましくない電圧降下の原因となり、
ひいてはセルの利得変動の原因となるセルの電源抵抗、 ・ 上記と類似の影響を及ぼす原因であるドレーン接触
抵抗、 ・ 新規製作プロセスにおいて、重要性がますます増加
する金属接続抵抗、および ・ カラムデコーダのパストランジスタに起因する抵
抗。

【０００７】結果として、全体的に電流の変動範囲を減
少させる。従って、電流から電圧への変換後に電圧を比
較するコンパレータの感度は更に大きくなくてはならな
い。更に、実際の特性は、図４に示すように理想的な特
性とは異なる。実際には、配列体セルにおける実際のプ
ロットと理想的プロットとの間の差は、セルによって吸
収される電流が大きくなればなる程大きくなる。標準セ
ルは上述の寄生的な影響を最小限化するように設計可能
であるが、これらセルの特性はこれと同じ方法では修正
されない。

【０００８】例えば、利得が２０μＡ／Ｖのセルについ
て考察することとすれば、０．５Ｖで消去されるセルに
おいて、ゲート電圧Ｖｒ＝６Ｖにおける吸収電流は１１
０μＡであるが、このセルのしきい値電圧が５．５Ｖで
あれば、その吸収電流は１０μＡである。

【０００９】これらの条件下において、理想的な電流変
動範囲は１００μＡであり、各標準電流と最も近接した
セルの電流との間の差は１０μＡであるが、これらのし
きい値電圧の差は０．５Ｖである。実際の変動範囲は寄
生効果によって減少し、一般に約２０μＡである。この
種の効果を補償するために、セル曲線と標準曲線との差
は、一般に、最小差が６〜８μＡになるように最適化さ
れる。ただし、これは、相互に非常に近似した特性を区
別することが困難であるために、１つの単一セル内に記
憶可能なレベル数を制限する。

【００１０】実際には、１つの単一メモリセル内に４ビ
ットが記憶されるものと仮定する。特性を含む電圧範囲
は、信頼性および操作の問題に関して、読取り電圧Ｖｒ
＝６Ｖにおいて、２ビットの場合（０．５Ｖから６．５
Ｖの間）と同じ状態に維持される。

【００１１】説明を簡素化するために、変動範囲が１０
０μＡであり、等間隔をもつ１６個の分布体であるもの
と仮定する。これらの条件において、分布体およびその
次の分布体からの距離の幅の和は７μＡ未満である。各
分布体の振幅を分布体間の差に等しく設定すると、各分
布体の幅は３．５μＡであり、隣接分布体との差は３．
５μＡであり、２つの分布体の間の標準特性は相互に
１．７５μＡの差をもつように設定される。現実の条件
としては、コンパレータの感度は約１μＡでなければな
らない。

【００１２】要するに、１つのセル当たり複数のビット
を持つマルチレベルセルの読取りは複雑になる。

【００１３】前述の問題を克服するために、STMicroele
ctronics Srlに譲渡済みの米国特許第６，０３４，８８
８号は閉ループ回路を用いる電圧読み取り方法を提案し
ている（図５参照）。この回路においては、読取られる
べきセルの電流が標準電流と比較され、当該セルのゲー
ト電圧はシステムの均衡に到達するまで調節される。そ
れにより、セルのゲート電圧は当該セルのしきい値とし
て画定可能な値に達する。

【００１４】ただし、当該セルのゲート端子上の電圧読
取りを可能にするＡ／Ｄコンバータが必要であること、
及び、行は複数のセルに共用され、異なる電圧値を共用
できないので一時に複数セルの読取りが可能でないとい
う拘束条件があるために前記の解決方法も問題解決には
至らない。

【００１５】前述の問題を解決するために考案された解
決方法は更に他の欠点を包含し（読取り時間の増加と更
に大きい対象部位）、いずれにせよ、非常に小さい電流
を識別する能力が必要である。他方、セル寸法の縮小を
含む新規技術は解決方法が直線性の損失を決定する寄生
効果の軽減方法として知られている場合であってもセル
電流の減少へと導く。

【００１６】実際に、新規セルは、特性が平行に維持さ
れ得る場合であっても更に小さい電流で作動する。

【００１７】

【課題を解決するための手段】本発明の一実施形態は、
小さくてもセル電流が存在すれば適正に作動し、マルチ
レベルメモリセルを読みとる方法および回路を提供す
る。

【００１８】実際には、本発明は、読み取られるべきメ
モリセルに供給される電荷を、容量性エレメントの充電
ステップまたは放電ステップを介して、時間積分するこ
とに基づく。

【００１９】

【発明の実施の形態】本発明の更に良好な理解を目的と
して、添付図面を参照しながら、単に限定しない例を提
供するために、以下、本発明の好ましい実施の形態につ
いて説明する。

【００２０】図６において、電流供給源（ソース）１０
は、以後接地線１９と称する接地線または接続部と電荷
転送ノード１１との間に接続され、かつ第１制御信号ｓ
を受信する制御ノード１０ａを備える。電流ソース１０
は、第１制御信号ｓによって作動可能化された時に、接
地線１９に向けられた一定の電流Ｉを吸収する。電荷転
送ノード１１は、結合解除ステージ２１と、キャパシタ
ンスＣａを持つ第１キャパシタ２２と、キャパシタンス
Ｃｂを持つ第２キャパシタ２３とを有する読取り回路２
０に接続される。

【００２１】詳細には、「カスコード」として知られて
いる回路によって形成される結合解除ステージ２１は、
電荷転送ノード１１に接続された入力およびＮＭＯＳタ
イプのカスコードトランジスタ２５のゲート端子に接続
された出力を備えた、ここではインバータ２４である反
転エレメントを有する。カスコードトランジスタ２５
は、更に、電荷転送ノード１１に接続されたソース端子
およびＮＭＯＳタイプのパストランジスタ２７のドレー
ン端子に接続されたドレーン端子を備える。パストラン
ジスタ２７は、第２制御信号Ｖｐを受信するゲート端子
および電荷積分ノード２８に接続されたドレーン端子を
備える。

【００２２】第１キャパシタ２２は、電荷積分２８に接
続された第１端子２２ａおよび接地線１９に接続された
第２端子２２ｂを備える。電荷積分ノード２８はＰＭＯ
Ｓタイプの充電トランジスタ２９のドレーン端子に接続
される。充電トランジスタ２９は、電源電圧Ｖｄｄに設
定された電源線３０に接続されたソース端子および充電
可能化信号ｅｎを受信するゲート端子を備える。

【００２３】最後に、電荷積分ノード２８は読取り回路
２０の出力を形成し、以下に説明するように、電流ソー
ス１０内を流れる電流Ｉに比例する電圧Ｖａを生成す
る。電圧Ｖｂは電荷転送ノード１１上に存在する。

【００２４】本発明の第１の実施形態による、図６の回
路の動作を次に示す（図７ａも参照）。

【００２５】初めに、電荷ノード２８および電荷転送ノ
ード１１上の電圧Ｖａ及びＶｂはローである。第１制御
信号ｓは電流ソース１０をオフ状態に維持する。更に、
電荷作動化信号ｅｎはローであり、充電トランジスタ２
９をオン状態に維持する。第２制御信号Ｖｐはハイであ
り、パストランジスタ２７をオンに維持する。この状態
において、インバータ２４の出力はハイであり、カスコ
ードトランジスタ２５はオンであって、第２キャパシタ
２３をインバータ２４のしきい値電圧まで充電すること
を作動可能化する。電荷転送ノード１１上の電圧Ｖｂが
インバータ２４のトリガ電圧に達すると、直ちに、後者
が切り替わり、カスコードトランジスタ２５をオフに
し、第２キャパシタ２３の充電を中断する。更に、第１
キャパシタ２２は電源電圧（即ちＶａ＝Ｖｄｄ）まで充
電する。

【００２６】充電の終点における定常状態条件下におい
て、次に示す関係が成立する。

【００２７】

【数１】

【００２８】ここで、Ｖ_aiは充電段階の終点における電
圧Ｖ_aの値であり、Ｑ_aiは第１キャパシタ２２に蓄えら
れた電荷であり、Ｖ_biは充電段階の終点における電圧Ｖ
_bの値であり、Ｑ_biは第２番キャパシタ２３に蓄えられ
た電荷である。

【００２９】瞬間ｔ１において、充電可能化信号ｅｎは
ハイ状態（Ｖｄｄ）にスイッチし、充電−可能にするス
イッチで充電トランジスタ２９をオフにする（このよう
にして、第１キャパシタ２２を電源線３０から隔離す
る）。次に（瞬間ｔ２）において、第２制御信号Ｖｐは
ローにスイッチし、パストランジスタ２７をオフにする
（それによって、電荷転送ノード１１と電荷積分ノード
２８を隔離する）。最後に、（瞬間ｔ３）において、第
１制御信号ｓはスイッチし、電流ソース１０をオンにす
る。この場合、第２キャパシタ２３が電流過渡現象によ
って影響されないように、第１近似を用いて、無視でき
る程度の短時間に定常状態になる。

【００３０】従って、第２キャパシタ２３は直線的に放
電し、電荷転送ノード１１を介して電流ソース１０へ一
定電流Ｉを供給する。瞬間ｔ４において、制御信号ｓが
再びスイッチし、電流ソース１０をオフして、放電段階
を中断する。実際には、電流ソース１０がオン状態であ
る時の時間間隔がΔｔ＝ｔ４−ｔ３であれば、ΔＶｂは
時間間隔Δｔ中における電荷転送ノード１１上の電圧変
動であり、ΔＱ_bは電流ソース１０に供給される電荷、
即ち第２キャパシタ２３によって失われる電荷であるの
で、次式が得られる。

【００３１】

【数２】

【００３２】例えば、Ｃ_a＝０．５ｐＦ、及び、Ｃ_b＝５
ｐＦであれば、第２キャパシタ２３の放電が行われる時
の時間間隔Δｔは６０ｎｓｅｃである。

【００３３】次に（瞬間ｔ５）、第２制御信号Ｖｐが再
びハイにスイッチし、パストランジスタ２７をオン状態
にして、結合解除段階２１を介して、電荷積分ノード２
８と電荷転送ノード１１を一緒に接続する。従って、第
１キャパシタ２２は第２キャパシタ２３へ急速に放電
し、後者によって失われた電荷を電荷共用プロセスに従
って再積分する。実際には、第１キャパシタ２２は電荷
リザーバ（蓄積器）として機能する。ただし、電荷積分
ノード２８と電荷転送ノード１１は同じ電位を帯びるこ
とはない。事実、結合解除段階２１は電荷転送ノード１
１がインバータ２４のトリガ電圧値にのみ到達すること
を可能にし、その後でインバータ２４がカスコードトラ
ンジスタ２５をオン状態にし、従って、電荷転送ノード
１１から電荷積分ノード２８をも一度隔離する。その代
りに、電荷積分ノード２８は、第２キャパシタ２３と第
１キャパシタ２２との間を容量的に共有する（電荷共有
段階）ことによって与えられる電圧値Ｖ_afになる。

【００３４】最後に、定常状態において、第１キャパシ
タ２２上の最終電圧はＶ_afに等しく、第１キャパシタ２
２の最終電荷はＱ_afに等しく、第１キャパシタ２２から
第２キャパシタ２３に転送される電荷は第１キャパシタ
によって失われた電荷ΔＱ_bに等しいΔＱ_aである（初期
状態に復帰済み）。従って、次式が得られる。

【００３５】

【数３】

【００３６】従って、

【００３７】

【数４】

【００３８】実際には、電荷積分ノード２８上の最終電
圧Ｖａと電流源１０によって吸収される電流との間には
線形関係が存在する。従って、事前設定された時限（積
分時間Ａｔ）内に電流源１０によって吸収される電流を
積分することにより、電荷積分ノード２８上の電圧Ｖａ
は電流Ｉに比例することとなる。従って、積分時間Δｔ
およびキャパシタンスＣａを適切にサイズ決定（サイジ
ング）することによって、電流Ｉの値は、非常に小さく
ても、現行電流回路によって読取り可能な振幅を持つ電
圧値（電圧Ｖａ）に変換可能である。

【００３９】更に、電流源１０の電流変動ΔＩによって
生成される電荷積分ノード２８上の電圧Ｖａの変動ΔＶ
ａは方程式（１）から算定可能である。実際には、方程
式（１）から次式が得られる。

【００４０】

【数５】

【００４１】比較式（２）は、電荷積分ノード２８上に
おいて得られる可能性のある電圧差ΔＶａを測定するこ
とにより、相互間の非常に小さい電流変動を区別するこ
とが可能である。

【００４２】例えば、Δｔ＝５０ｎｓに設定した状態
で、電流変動ΔＩ＝１μＡを生じさせるために１００ｍ
Ｖの変動ΔＶａが望ましい場合にが、次式が得られる。

【００４３】

【数６】

【００４４】電荷転送ノード１１上の電圧Ｖｂを最大電
流５μＡに対して５０ｎｓ中に０．５Ｖだけ低下させる
ことが望ましい場合には（概略的に電流源１０によって
表されるメモリセルに関する変動範囲の最大値であるも
のと仮定される）、次式が得られる。

【００４５】

【数７】

【００４６】次に、このサイジングを用いると、電流源
１０の電流Ｉが１μＡだけ変動する毎に、電荷積分ノー
ド２８上の電圧Ｖａは１００ｍＶだけ変化し、この変化
は何等問題なしに検出可能である。

【００４７】本発明の第２の実施の形態によれば、電流
源１０（ひいては、メモリセル）を流れる電流の測定は
動的に実施される。実際には、以上の記述において、第
１キャパシタ２２によって第２キャパシタ２３へ蓄積し
直される（リストアされる）電荷は放電ステップにおい
て第２キャパシタ２３によって失われる電荷に等しいこ
とに留意されたい。次に、電流源１０へ転送される電荷
は第１キャパシタ２２によって直接供給され得る。

【００４８】詳細には、この場合における読取り回路２
０の動作は次のようである（共通した瞬間を７ａの場合
と同じ添字によって示す図７ｂのタイミングダイアグラ
ムも参照）。初期充電段階（瞬間ｔ１まで）の後で、電
荷可能化信号ｅｎがハイ状態に切り替わる。次に、パス
トランジスタ２７がオフ状態にされることなしに（従っ
て、第２制御信号Ｖｐはハイに維持されたままで）、電
圧源１０がオンされる（瞬間ｔ３）。この状況におい
て、第１キャパシタ２２によって電流源１０へ供給され
る電流は明らかに電流Ｉに等しく、かつ図７ａに示す充
電分割ステップにおける初期状態に戻すために第１キャ
パシタ２２によって第２キャパシタ２３へ供給されるべ
き電流と同じである。この状況において、第２キャパシ
タ２３は無効力である、時限Δｔの端末部において、電
荷積分ノード２８上の電圧Ｖａの値は前記の電圧が充電
分割ステップの端末部における電圧値に等しい。

【００４９】図６の電流源１０を実現し、メモリセル３
６を有する回路３５を図８に示す。

【００５０】詳細には、メモリセル３６、特に例えばフ
ラッシュセルなどの不揮発性メモリセルは接地線１９
と、行デコーダ３９を介して読取り電圧Ｖｒでバイアス
された端子３６ｂ（概略的に示す）と、単に概略的に示
される列デコーダに属する復号用トランジスタ３７所属
の電源端子に接続されたドレーン端子３６ｃとに接続さ
れた電源端子３６ａを有する。読取り電圧Ｖｒは、一般
に、例えば６Ｖである電源電圧Ｖｄｄに等しい。

【００５１】復号用トランジスタ３７は列作動化信号Ｖ
ｙｏを受け取るゲート端子３７ａ及び被制御可能なカス
コード回路によって実現されるバイアス回路４０を介し
て電荷転送ノード１１に接続されたドレーン端子３７ｂ
を有する。

【００５２】詳細には、バイアス回路４０はＮＯＲゲー
ト４１及び減結合トランジスタ４２を有する。ＮＯＲゲ
ート４１は、電源入れ信号ｃｓｍを受け取る第１入力
と、復号用トランジスタ３７のドレーン端子３７ｂに接
続された第２入力と、減結合トランジスタ４２のゲート
端子に接続された出力とを有する。ＮＭＯＳタイプの減
結合トランジスタ４２は復号用トランジスタ３７のドレ
ーン端子３７ｂに接続された電源端子および電荷転送ノ
ード１１に接続されたドレーン端子を有する。

【００５３】図８は、更に、メモリセル３６及び図６の
第２キャパシタ２３に接続されたビット線と連携したキ
ャパシタンスを表す列キャパシタ４５を示す。

【００５４】図８（図９も参照）の回路３５において、
メモリセル３６のゲート端子３６ａは初めに読取り電圧
Ｖｒ（例えば６Ｖ）でバイアスされる。ゲート端子３６
ｂが定常状態値に達した（電流フラッシュメモリでは数
十ナノセカンドを必要とする）後に限り列作動化信号Ｖ
ｙｏが０Ｖからハイの値（図９の例では３Ｖ）にスイッ
チし、それによって、数ナノセカンド内に復号用トラン
ジスタ３７をオン状態にする。

【００５５】この段階において、オンにする信号ｃｓｍ
はローであり、バイアス回路４０を作動可能化する。カ
スコード構造である後者は復号用トランジスタ３７のド
レーン端子３７ｂ上の電圧を一定に維持し、ひいては、
メモリセル３６のドレーン端子３６ｃ上の電圧Ｖ１も一
定値、即ち同様に図９に示すようにほぼ１Ｖに維持す
る。これらの状態において、メモリセル３６は一定電流
を吸収し、列作動化信号Ｖｙｏがハイ状態を維持する限
り第２キャパシタ２３は線形状に放電する（図９参
照）。従って、回路３５は定電流源として効果的に機能
し、電源１０に等価であり、メモリセル３６を流れる電
流はＩであって、更に、実際には、列作動化信号Ｖｙｏ
は図６の第１制御信号ｓを実現する。

【００５６】従って、異なる記憶レベルを電荷転送ノー
ド２８上の検出可能電圧Ｖａの各値、ひいては、メモリ
セル３４を流れる電流Ｉの各値と関連付けることによっ
て、各セル内に多数のビットを記憶することが可能であ
ることは明白である。同じ方法は、あらゆる場合に、２
レベルメモリセル用として読み取り時間を短縮するため
にのために使用可能である。

【００５７】図１０は、出力電圧Ｖａの変動範囲を更に
低い値、例えば−Ｖｄｄ／２から＋Ｖｄｄ／２までの間
にシフトするように作動する読取り回路５０を示す。こ
こで、Ｖｄｄは第１キャパシタ２２を充電するために用
いられる電源電圧である。読取り回路５０がＶｄｄより
低い第２電源電圧Ｖｃｃから出発して充電ポンプ回路
（図示せず）によって生成される第１電源電圧Ｖｄｄに
おいて供給されるときに、これは特に有利である図１０
の読取り回路５０において、図６の読取り回路２０の場
合と同じ構成要素は同じ参照番号によって表示される。
次に、図６の読取り回路２０の場合と同様に、図１０の
読取り回路５０は電流源１０と、第１キャパシタ２２
と、第２キャパシタ２３と、減結合ステージ２１と、パ
ストランジスタ２７と、充電トランジスタ２９とを有す
る。

【００５８】図１０の実施形態において、ＮＭＯＳタイ
プの負荷トランジスタ５１は電荷転送ノード１１とカス
コードトランジスタ２５の電源端子との間に接続され、
第２電源電圧Ｖｃｃに設定された第２電源線５４に接続
されたゲート端子を備え、従って、常にオン状態にあ
る。負荷トランジスタ５１は列デコーダの負荷をシミュ
レートする。減結合ステージ２１は反転エレメントとし
てＮＯＲゲート５２を有する。負荷トランジスタ５１の
ドレーン端子に接続された第１入力、及び、第３制御信
号ｃｓを受け取り、かつ第２電源電圧Ｖｃｃにおいて供
給される第２入力を備える。

【００５９】ＰＭＯＳタイプの補助トランジスタ５３は
電荷積分ノード２８と充電トランジスタ２９のドレーン
端子の間に接続される。接地線１９に接続され、従って
常時オン状態にあるゲート端子を備えた補助トランジス
タ５３は、充電トランジスタ２９がオフ状態にある時
に、第１キャパシタ２２と充電可能化信号ｅｎとの間の
結合を減少させる。

【００６０】ここに、第１キャパシタ２２は、電荷転送
ノード２８に接続された第１端子２２ａおよびシフトノ
ード５５に接続され、電圧Ｖｃに設定された第２端子２
２ｂを有する。シフトノード５５は、接地線１９または
例えば−Ｖｃｃに等しい負電圧Ｖｎｅｇに設定された負
電圧ノード５６に交互に接続される。詳細には、第１シ
フトトランジスタ５８及び第２シフトトランジスタ５９
はシフトノード５５と接地線１９との間に直列接続され
る。第３シフトトランジスタ６０はシフトノード５５と
負電圧ノード５６との間に接続される。３個全てのシフ
トトランジスタ５８〜６０はＮＭＯＳタイプであって、
負電圧ノード５６に接続されたバルク端子を備える。シ
フトトランジスタ５８〜６０は第１キャパシタ２２と共
にシフチングステージ６１を形成する。

【００６１】第１シフトトランジスタ５８（カスコード
トランジスタとして機能する）は接地線１９に接続され
た電源端子と、第２測定バイアシング信号ｅｎ１を受け
取るゲート端子と、第２シフトトランジスタ５９の電源
端子へ接続されたそのドレーン端子とを有する。第２シ
フトトランジスタ５９は第２電源線５４に接続されたゲ
ート端子およびシフトノード５５に接続されたドレーン
端子を有する。

【００６２】第３シフトトランジスタ６０はシフトノー
ド５５に接続されたドレーン端子と、負電圧ノード５６
に接続された電源端子と、シフトバイアシング信号ｅｎ
２を受け取るゲート端子とを有する。

【００６３】電流源１０、第２キャパシタ２３、減結合
ステージ２１、パストランジスタ２７、充電トランジス
タ２９、負荷トランジスタ５１、及び、補助トランジス
タ５３は主ステージ６２を形成する。

【００６４】パストランジスタ２７は負電圧ノード５６
に接続されたバルク端子を有する。充電トランジスタ２
９および補助トランジスタ５６は第１電源線３０に接続
されたバルク端子を有する。

【００６５】読取り回路５０において、エンドスケール
値が５０μＡ（上記で検討済みであるように）である場
合に、電流源１０の電流Ｉの１μＡ毎の各変動値に関し
て電圧Ｖａが電荷積分ノード２８上の電圧Ｖａの１００
ｍＶの変動に対応する５Ｖの電圧変動範囲を持つように
第１電源電圧Ｖｄｄは６Ｖであることが好ましい。

【００６６】読取り回路５０の動作を以下に説明する
（図１１も参照、ここに、図７ａの場合と共通の瞬間は
同じ添字によって表示される）。

【００６７】最初は、第３制御信号ｃｓおよび充電可能
化信号ｅｎは０Ｖである。バイアス測定信号ｅｎ１はＶ
ｃｃであり、バイアスシフト信号ｅｎ２は−Ｖｃｃであ
る。従って、減結合ステージ２１が作動可能化され、充
電トランジスタ２９がオン状態であり、第１キャパシタ
２２の第２端子は接地に設定される。第２制御信号Ｖｐ
（図１１には図示されず）のスイッチングの後で、測定
キャパシタ２２及び放電キャパシタ２３は図７ａの場合
と同様に充電される。

【００６８】瞬間ｔ０において、第３制御信号ｃｓがハ
イ（即ちＶｃｃ）にスイッチし、減結合ステージ２１を
作動不能にする。次に（瞬間ｔ１において）、充電可能
化信号ｅｎがハイ（即ちＶｄｄ）にスイッチし、充電ト
ランジスタ２９をオフ状態にする。第１制御信号ｓのス
イッチング（この場合にも、図１１には図示せず）、お
よび、結果としての電流源１０の活動化の後で、後者
（電流源）は電流Ｉを吸収する（図示されるように、メ
モリセルによって吸収される電流に等しく、その値はセ
ル時限ｔ３〜ｔ４のプログラミング電圧に依存する）。

【００６９】次に（瞬間ｔ６において）、第３制御信号
ｃｓが再びロー状態（０Ｖ）へスイッチし、減結合ステ
ージ２１を再作動可能化する。信号Ｖｐがハイにスイッ
チされ（図示されない方法において）、充電分割ステッ
プが作動化され、ひいては、図７ａに示すように、電荷
積分ノード２８上の電圧Ｖａが方程式（１）によって与
えられる値まで低下する。

【００７０】充電分割ステップの末端部において（瞬間
ｔ７）、第３制御信号ｃｓがハイ状態に再びスイッチ
し、減結合ステージ２１をオフにし、電流源１０を隔離
する。次に（瞬間ｔ８において）、バイアス測定信号ｅ
ｎ１スイッチがロー（０Ｖ）にスイッチし、第２シフト
トランジスタ５９をオフにして、シフトノード５５を接
地線１９から隔離する。次に（瞬間ｔ９において）、バ
イアスシフト信号ｅｎ２がハイ（即ちＶｃｃ）にスイッ
チし、シフトノード５５に接続する第３シフトトランジ
スタ６０をオンし、ひいては、第１キャパシタ２２の第
２端子２２ｂを負電圧Ｖｎｅｇにスイッチし、電圧変動
範囲シフトステップを活動可能化する。

【００７１】従って、第１キャパシタ２２の第２端子２
２ｂが接地電圧（０Ｖ）から負電圧Ｖｎｅｇにシフトさ
れる。更に、電荷保存に起因して、図１２のシミュレー
ションにも（部分的に）示すように、１μＡから５０μ
Ａまで１μＡの段階的に変化する電流Ｉの値に関して電
荷積分ノード２８上の電圧ＶａもＶｎｅｇに等しい値だ
け低下する。

【００７２】実際には、第２キャパシタ２３との充電分
割に関して０Ｖから６Ｖまでの間である電荷積分ノード
２８上の電圧Ｖａの変動範囲は−３Ｖから＋３Ｖまでの
間である。

【００７３】図１３は、図６の読取り回路２０の出力
に、従って、電荷積分ノード２８上の電圧Ｖａをシフト
することなしに接続可能であるコンバータ回路６５を示
す。従って、電圧Ｖａの変動範囲はＶｄｄ（２Ｖｃｃに
等しい）から約０Ｖまでの間で変動する。

【００７４】図１３は図６の読取り回路２０の第１キャ
パシタ２２のみを示し、第１キャパシタ２２の第２端子
２２ｂは（図６の場合と同様に、直接接続される代り
に）バイアシングスイッチ６６を介して接地線１９に接
続される。ここに、バイアシングスイッチ６６は、接地
に接続された電源端子、第１キャパシタ２２の第２端子
２２ｂに接続されたドレーン端子、及び、インバータ６
８を介してブースト制御ノード６７に接続されたゲート
端子を有するＮＭＯＳトランジスタによって実現され
る。

【００７５】電荷転送ノード２８はコンパレータ７０の
非反転入力へ接続される。更に、コンパレータ７０は、
Ｖａの変動範囲の１／２に等しい（従って、Ｖｃｃに等
しい）比較電圧Ｖ２を受け取る反転入力、Ｖ２（例えば
４Ｖ）より大きい電圧を受け取る第１電源入力、及び、
接地線１９に接続された第２電源入力を有する。コンパ
レータ７０の出力７０ａは外部と直接利用可能であり、
Ａ／Ｄ変換の最上位ビットを表す論理信号ＭＳＢを供給
する。コンパレータ７０の出力７０ａは、相互に反対の
第４信号ｓ１及び第５信号ｓ１ｎがそれぞれ供給される
第１出力７１ａ及び第２出力７１ｂを有するラッチスイ
ッチ７１に接続される。

【００７６】更に、電荷転送ノード２８は、並列接続さ
れた第１および第２制御スイッチ７４，７５を介してＡ
／Ｄコンバータ７３の入力７３ａに接続される。第１制
御スイッチ７４は第４の制御信号ｓ１によって制御さ
れ、第２制御スイッチ７４は第５制御スイッチｓ１ｎに
よって制御されるので、これらのスイッチは一時に一度
だけ閉じられる。Ａ／Ｄコンバータ７３は０ＶとＶｃｃ
との間に含まれるアナログ電圧を変換し、出力７３ｂ上
に事前設定された精度に対応するディジタル信号を供給
する。

【００７７】ラッチスイッチ７１の第２出力７は、作動
ステップに従って、ブースト作動可能化ノード６７を接
地線１９またはラッチコンバータ７１の第２出力７１ｂ
へ接続する第１作動可能化回路７２へ接続される。図に
示す例において、第１作動可能化回路７２は、変換回路
６５の他の構成部材に同様に（図示されない方法におい
て）供給されるシフト作動可能化信号ｅｎ３によって制
御われる転換スイッチ７２ａを有する。ブースト作動可
能化ノード６７は、電圧シフト回路７７（詳細には図示
されず）を介してＮＭＯＳタイプの第１ブーストトラン
ジスタ７６のドレーン端子へ接続される。更に、第１ブ
ーストトランジスタ７６は、第１キャパシタ２２の第２
端子２２ｂに接続されるドレーン端子および−Ｖｃｃ
（ここでは、−３Ｖ）のブースト電圧Ｖｂｏｏｓｔを受
け取る電源端子を有する。第１ブーストトランジスタ７
６及びバイアシングスイッチ６６を実現するＮＭＯＳト
ランジスタのウェル端子は、不完全な動作を防止するた
めに、公知の一方法により、適切に接続される。

【００７８】コンバータ回路６５の動作を次に示す。初
めに、読取り回路２０の充電、放電、及び、充電分割ス
テップの期間中、コンバータ回路６５は非活動状態にあ
り（シフト作動可能化信号ｅｎ３の結果として）、ブー
スト作動可能化ノード６７はロー論理電圧であって、イ
ンバータ６８及び電圧シフチング回路７７を介して、バ
イアシングスイッチ６６を閉じた状態に、また、第１ブ
ーストトランジスタ７６をオフ状態に維持する。

【００７９】充電分割ステップの終端において、シフト
作動可能化信号ｅｎ３がスイッチし、ラッチスイッチ７
１の第２出力７１ｂをブースト作動可能化ノード６７に
接続し、変換回路６５を作動可能化する。次に、コンパ
レータ７０は電荷転送ノード２８上の電圧Ｖａと電圧Ｖ
２を比較し、電圧Ｖａが電圧Ｖ２より高いか又は低いか
に従って、出力７０ａ上に、ハイ論理値（Ｖｃｃに等し
い）か又はロー論理値（０Ｖに等しい）かの論理信号Ｍ
ＳＢを生成する。次に、ラッチスイッチ７１は、第４制
御信号ｓ１および第５制御信号ｓ１ｎを生成する。精確
には、論理信号ＭＳＢがロー（Ｖａ＜Ｖ２）ならば、第
４制御信号ｓ１はハイであり、第５制御信号ｓ１ｎはロ
ーであるが、これに反して、論理信号ＭＳＢがハイ（Ｖ
ａ＞Ｖ２）ならば、第４制御信号ｓ１はローであり、第
５制御信号ｓ１ｎはハイである。

【００８０】前者の場合（ｓ１＝１；ｓ１ｎ＝０；電圧
Ｖａが平均値未満）、第１制御スイッチ７４は閉じら
れ、第２制御スイッチ７５は開いたままに保たれ、その
結果、Ａ／Ｄ変換器７３には電荷転送ノード２８上の電
圧Ｖａが直接供給され、論理信号ＭＳＢと共に、電荷転
送ノード２８上の電圧Ｖａのデジタル変換に等価である
ｎビット出力信号０を構成するデジタル信号を即座に出
力可能である。更に、ラッチスイッチ７１の第２出力７
１ｂ上のロー信号はバイアシングスイッチ６６を閉じた
状態に維持し、第１ブーストトランジスタ７６をオフ状
態にする。

【００８１】後者の場合（ｓ１＝０；ｓ１ｎ＝１；電圧
Ｖａが平均値以上）、第１制御スイッチ７４は開いた状
態に維持され、第２制御スイッチ７５は閉じられる。更
に、ラッチスイッチ７１の第２出力７１ｂ上のハイ信号
はバイアシングスイッチ６６をオフにし、および第１ブ
ーストトランジスタ７６をオンする。従って、ブースト
電圧Ｖｂｏｏｓｔは第１キャパシタ２２の第２端子２２
ｂに供給され、図１０のシフトテップの場合と同様に電
荷転送ノード２８上の電圧Ｖａを下方シフトさせる。次
に、電圧Ｖａは０Ｖから３Ｖの間に戻され、第２制御ス
イッチ７５を介してＡ／Ｄコンバータ７３に供給され
る。このステップにおいて、適切な制御信号がコンパレ
ータ７０を作動不能にする。従って、この場合にも、Ａ
／Ｄコンバータ７３の出力７３ｂ上のデジタル信号は、
論理信号ＭＳＢと共にデジタル出力信号０を形成する。

【００８２】図１４は、図１０の読取り回路５０の出力
に接続可能な変換回路８０および何時電圧Ｖａが電荷積
分ノード２８へシフトされるかを示す。従って、電圧Ｖ
ａの変動範囲はＶｃｃから―Ｖｃｃまでである。

【００８３】図１４は、図１０の読取り回路５０の第１
キャパシタ２２のみを示す。この図において、図１３の
変換回路６５の場合と同じ構成成分は同じ参照番号によ
って示される。

【００８４】図１４において、コンパレータ７０の反転
入力は接地接続される。更に、コンパレータ７０は、Ｖ
ｃｃに設定された第２電源線５４に接続された第１電源
入力、及び、低い値の負電圧、例えば−１Ｖに接続され
た第２電源入力を備える。

【００８５】ラッチスイッチ７１の第２出力７１ｂは、
第２作動可能化回路８２を介して、ＰＭＯＳタイプの第
２ブーストトランジスタ８３のゲート端子へ接続され
る。第２作動可能化回路８２は、第２ブーストトランジ
スタ８３のゲート端子を、作動ステップに従って、Ｖｃ
ｃに設定された第２電源線５４又はラッチスイッチ７１
の第２出力７１ｂに接続する機能を有する。図に示す例
において、第２作動可能化回路８２はインバータ８２ａ
及びシフト可能化信号ｅｎ３によって制御される転換ス
イッチ８２ｂを有する。この場合、前記信号は（図示さ
れない方法において）変換回路８０の他の構成部材にも
供給される。

【００８６】第２ブーストトランジスタ８３は、第２電
源線５４に接続された電源端子およびシフトノード５５
に接続されたドレーン端子を備える。

【００８７】図１０はシフトトランジスタ５８〜６０は
示さない。ただし、バイアシングスイッチ６６と同様
に、かつ以下に更に詳しく説明するように、これらのシ
フトトランジスタは第２ブーストトランジスタ８３の干
渉によりオフ常置になるように制御される。

【００８８】最後に、分離スイッチ９０が電荷転送ノー
ド２８と第１キャパシタ２２の第１端子２２ａとの間に
結合される。例えば全ＣＭＯＳパストランジスタによっ
て形成される分離スイッチ９０はシフト作動可能化信号
ｅｎ３によって制御され、変換ステップに際して、読取
り回路５０の残りの部分から第１キャパシタ２２を分離
する。

【００８９】図１４の変換回路８０の動作を以下に説明
する。

【００９０】初めに、読取り回路５０の電荷、放電、お
よび、充電分割ステップに際して、スイッチ９０が閉じ
られ、変換回路８０が活動不能化され（シフト作動可能
化信号ｅｎ３の結果）、第２ブーストトランジスタ８３
のゲート端子上の電圧Ｖｃｃが第２ブーストトランジス
タ８３をオフ状態に維持する。

【００９１】充電分割ステップの終点において、シフト
作動可能化信号ｅｎ３がスイッチし、スイッチ９０を開
き、ラッチスイッチ７１の第２出力７１ｂを第２ブース
トトランジスタ８３のゲート端子に接続し、変換回路８
０を作動可能にする。次に、コンパレータ７０は 電荷
転送ノード２８上の電圧Ｖａを接地電位と比較し、出力
７０ａ上に、電圧Ｖａが０Ｖより高いか又は低いかに従
って、ハイ論理値（Ｖｃｃに等しい）又はロー論理値
（０Ｖに等しい）の論理信号ＭＳＢを生成する。この場
合、論理信号ＭＳＢがハイであるか（Ｖａ＞０Ｖ）、そ
の逆であるかに応じて、ラッチスイッチ７１は第４制御
信号ｓ１に対するハイ論理値を、第５制御信号ｓ１ｎに
対するロー論理値を生成する。

【００９２】電圧Ｖａが正（プラス）である（ｓ１＝
１；ｓ１ｎ＝０）とき、第１制御スイッチ７４が閉じら
れ、第２制御スイッチ７５が開かれて、その結果、Ａ／
Ｄ変換器７３は電荷転送ノード２８上の電圧Ｖａの供給
を直接受け、出力７３ｂ上にデジタル信号を即座に生成
可能であり、前記デジタル信号は論理信号ＭＳＢと共
に、電荷転送ノード２８上の電圧Ｖａのデジタル変換値
に等価のｎビット出力信号０を構成する。ラッチスイッ
チ７１の第２出力７１ｂ上のロー信号は第２ブーストト
ランジスタ８３をオフにする。

【００９３】電圧Ｖａが負である（ｓ１＝０；ｓ１ｎ＝
１）とき、第１制御スイッチ７４が開かれ、第２制御ス
イッチ７５が閉じられる。更に、ラッチスイッチ７１の
第２出力７１ｂ上のハイ信号が第２ブーストトランジス
タ８３をオンにする（そして、図示されていないシフト
トランジスタ５８〜６０をオフにする）。次に、電圧Ｖ
ｃｃが第１キャパシタ２２の第２端子２２ｂに供給さ
れ、電荷転送ノード２８上の電圧Ｖａを上方シフトさせ
る。従って、電圧Ｖａは０Ｖから３Ｖの間の値に戻さ
れ、第２制御スイッチ７５を介してＡ／Ｄコンバータ７
３に供給される。

【００９４】上述した場合の代替として、第２トランジ
スタ８３が無くても差し支えなく、論理信号ＭＳＢを生
成した後で、シフトトランジスタ５８〜６０は、−Ｖｃ
ｃに対応するシフト操作を排除するような方法で制御可
能である。

【００９５】ここで記述する読取り方法および回路の利
点を以下に説明する。先ず、メモリセルに供給される電
荷を時間積分すれば、当該メモリセルを流れる電流を測
定することによっては直接的に殆ど検出不可能な電気量
（メモリセル内電流）に関係する動的事象を何等の困難
なしに測定可能な量（電圧Ｖａ）に変換可能である。

【００９６】これは、メモリセル電流を検出可能な他の
回路に移すための電流ミラーを一切必要とすることなし
に求められる。この方法において、次元的変化と連結し
た問題を回避すること、および、メモリセル電流の転送
経路上に寄生的構成成分が存在することは可能であり、
これは、マイクロアンペアオーダの電流および非常に短
い評価時間（１００ｎｓのオーダ）に関して、評価困難
な効果、従って巨視的誤差を生成する。

【００９７】特に、本方法は短距離間隔に設定された多
数の電圧レベルを記憶するマルチレベルセルの読取りを
作動可能化する。

【００９８】最後に、ここに記述および解説された読取
り方法および回路に多数の修正および改変を施すことが
可能であること、及び、これら全ての修正および改変が
添付特許請求項の範囲に定義された本発明の範囲の中に
含まれることは明瞭である。特に、揮発性または不揮発
性メモリセル、例えばフラッシュ及び２レベル又はマル
チレベルタイプのメモリセルであるかどうかに拘わら
ず、ここに記述された方法は異なるタイプのメモリセル
を読み取ることに使用可能である。メモリセルに供給さ
れ、かつ一層容易に測定可能な量に変換するために積分
される電流Ｉは、第２キャパシタ２３の放電（または、
種々の変動範囲において、第１キャパシタ２２の放電）
による代わりに当該メモリセルに適切に接続すられた容
量性エレメントの充電によって供給されることが可能な
はずである。

【００９９】更に、減結合回路２１は異なる方法、即
ち、一般に、事前設定されたバイアス電圧をカスコード
トランジスタ２５に供給することにより、従って反転エ
レメント２４を除去することにより作成可能である。こ
の場合、前期の事前設定されたバイアス電圧は、当該メ
モリセル（ドレーン端子）に接続されたその端子上の電
圧Ｖｂに従ってこのトランジスタの導電率を調節する。
特定の実施の形態においては、パストランジスタ２７は
無くても差し支えない。

【図面の簡単な説明】

【図１】２ビットフラッシュメモリセルの電流電圧特性
を示す図である。

【図２】２ビットフラッシュメモリセルのしきい値電圧
の分布を示す図である。

【図３】電流読み取り方法用の２ビットフラッシュメモ
リセルおよび標準セルの特性の分布を示す図である。

【図４】寄生効果による図１の理想特性の修正を示す図
である。

【図５】電圧読み取り方法用の既知の回路を示す図であ
る。

【図６】本発明による読取り回路の第１実施形態の簡素
化された電気結線図である。

【図７ａ】図６の回路の第１タイミングダイアグラムを
示す図である。

【図７ｂ】図６の回路の第２タイミングダイアグラムを
示す図である。

【図８】図６の読取り回路を用いて読取り可能なメモリ
セルを有する回路の電気結線図である。

【図９】図８の回路に関するシミュレーションにおいて
求められた電気量のプロットを示す図である。

【図１０】本発明による読取り回路の第２の実施形態の
電気結線図である。

【図１１】図１０の回路のタイミングダイアグラムを示
す図である。

【図１２】図１０の読取り回路に関するシミュレーショ
ンにおいて求められた電気量のプロットを示す図であ
る。

【図１３】図６による読取り回路と共に使用可能な変換
回路の第１の実施形態の簡素化された回路図である。

【図１４】図１０による読取り回路と共に使用可能な変
換回路の第２の実施形態の簡素化された回路図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リノ・ミケローニ イタリア国、22078 ツラーテ、ヴィア・ ルイーニ、11 Ｆターム(参考） 5B025 AD05 AE08

Claims (18)

【特許請求の範囲】
1. 【請求項１】 メモリセルの読取り方法であって、 容量性エレメントを介して前記メモリセルに電流を供給
   するステップと、 前記電流を時間積分するステップとを含むことを特徴と
   する方法。
2. 【請求項２】 請求項１に記載の方法であって、 電流供給および時間積分する前記ステップが事前設定さ
   れた時間内に前記容量性エレメントを線形放電するステ
   ップを含むことを特徴とするメモリセルの読取り方法。
3. 【請求項３】 請求項１に記載の方法であって、 電流を供給する前記ステップが前記メモリセルを一定電
   圧にバイアスするステップを含むことを特徴とするメモ
   リセルの読取り方法。
4. 【請求項４】 請求項１に記載の方法であって、 更に、第１および第２のキャパシタをそれぞれ第１およ
   び第２充電値に充電するステップと、 前記第２キャパシタを事前設定された時間内に前記メモ
   リセルを介して一定電流で放電するステップと、 前記第１電荷を前記第１キャパシタと前記第２キャパシ
   タの間で分割するステップと、 分割した電気電荷を測定するステップとを含むことを特
   徴とするメモリセルの読取り方法。
5. 【請求項５】 請求項１に記載の方法であって、 第１キャパシタを第１電荷値まで充電するステップと、 前記第１キャパシタを事前設定された時間内に前記メモ
   リセルを介して一定電流で放電するステップと、 前記第１キャパシタによって前記メモリセルへ供給され
   た電荷を測定するステップとを含むことを特徴とするメ
   モリセルの読取り方法。
6. 【請求項６】 請求項５に記載の方法であって、 測定する前記ステップが前記第１キャパシタ上に存在す
   る電圧を検出するステップを含むことを特徴とするメモ
   リセルの読取り方法。
7. 【請求項７】 請求項６に記載の方法であって、 更に前記第１キャパシタ上に存在する前記電圧をシフト
   するステップを含むことを特徴とするメモリセルの読取
   り方法。
8. 【請求項８】 メモリセルの読取り装置であって、 容量性エレメントと、 前記容量性エレメントを前記メモリセルへ接続し、かつ
   一定電流を前記メモリセルに供給する接続バイアス手段
   と、 前記電流を時間内に積分する積分手段とを有することを
   特徴とする装置。
9. 【請求項９】 請求項８記載の装置であって、 前記積分手段が事前設定された時間に亙り前記メモリセ
   ルを活動化する活動化手段と、前記容量性エレメントの
   電圧を測定する測定手段とを有することを特徴とするメ
   モリセルの読取り装置。
10. 【請求項１０】 請求項８に記載の装置であって、 前記容量性エレメントが第１および第２キャパシタを有
    し、更に前記装置が電源供給線と、前記第１キャパシタ
    と前記電源供給線との間に接続された第１スイッチング
    手段と、前記第１キャパシタと前記第２キャパシタの間
    に接続された第２スイッチング手段と、前記メモリセル
    と前記第２キャパシタの間に接続された一定電圧バイア
    シング回路と、前記第１キャパシタ上の電圧を検出する
    電圧検出手段とを有することを特徴とするメモリセルの
    読取り装置。
11. 【請求項１１】 請求項１０に記載の装置であって、 前記第１キャパシタが第１および第２端子を有し、前記
    第２キャパシタが端子を有し、前記第１スイッチング手
    段が、前記第１キャパシタの前記第１端子と前記電源供
    給線との間に接続され、前記第２スイッチング手段が、
    前記第１キャパシタの前記第１端子と前記第２キャパシ
    タの前記端子との間に接続され、前記一定電圧バイアシ
    ング回路が前記メモリセルと前記第２キャパシタの前記
    端子との間に接続され、前記検出手段が前記第１キャパ
    シタの前記第１端子に接続されることを特徴とするメモ
    リセルの読取り装置。
12. 【請求項１２】 請求項１１に記載の装置であって、 前記第２スイッチング手段がカスコードテージを有する
    ことを特徴とするメモリセルの読取り装置。
13. 【請求項１３】 請求項１２に記載の装置であって、 前記カスコードステージにおいて、第１端子、第２端子
    および制御端子を備えた第１トランジスタを有し、前記
    第１端子が前記第１キャパシタの前記第１端子に接続さ
    れ、前記第２端子が前記第２キャパシタの前記端子に接
    続され、 前記カスコードステージにおいて、少なくとも１つの入
    力および１つの出力を備えた反転エレメントを有し、前
    記入力が前記第２キャパシタの前記端に接続され、前記
    出力が前記第１トランジスタの前記制御端子に接続され
    ることを特徴とするメモリセルの読取り装置。
14. 【請求項１４】 請求項１１記載の装置であって、 前記一定電圧バイアシング回路が前記メモリセルと前記
    第２キャパシタの前記端子との間に接続されるカスコー
    ドステージを有することを特徴とするメモリセルの読取
    り装置。
15. 【請求項１５】 請求項１４に記載の装置であって、 前記カスコードステージにおいて、 第１端子、第２端子および制御端子を備えた第２トラン
    ジスタを有し、前記第１端子が前記第２キャパシタの前
    記端子に接続され、前記第２端子が前記メモリセルに接
    続され、 少なくとも１つの入力および１つの出力を備えた反転エ
    レメントを有し、前記入力が前記メモリセルに接続さ
    れ、前記出力が前記第２トランジスタの前記制御端子に
    接続されることを特徴とするメモリセルの読取り装置。
16. 【請求項１６】 請求項１１に記載の装置であって、 更に、標準電位ノード及びシフト電圧ノードを有し、前
    記シフト電圧ノードが前記標準電圧ノードより低い位電
    に設定され、前記第１キャパシタの前記第２端子が前記
    標準電位ノード及び交互に作動化される第１シフチング
    スイッチ及び第２シフチングスイッチを介して前記シフ
    ト電圧ノードにそれぞれ接続されることを特徴とするメ
    モリセルの読取り装置。
17. 【請求項１７】 請求項１１に記載の装置であって、 前記第１キャパシタの前記第１端子に接続された第１入
    力と標準電圧を受け取る第２入力と出力とを備えたコン
    パレータと、スイッチング手段を介して前記第１キャパ
    シタの前記第１端子に接続されたＡ／Ｄ変換器と、前記
    第１キャパシタの前記第２端子に接続された第１端子と
    ブースト電圧へ接続された第２端子と前記コンパレータ
    の前記出力に接続された制御端子とを備えたブーストト
    ランジスタとを有することを特徴とするメモリセルの読
    取り装置。
18. 【請求項１８】 メモリセルの読取り装置であって、 放電しながら前記メモリセルに電流を供給するように構
    成された容量性エレメントと、 前記メモリセルに供給される電流に比例するセンス電圧
    を感知するように構成された電圧感知回路と、 前記容量性エレメントに接続され、前記メモリセルと前
    記電圧感知回路との間に接続された積分スイッチとを有
    し、前記積分スイッチが前記電圧感知回路へ結合された
    第１導通端子と前記メモリセルへ結合された第２導通端
    子と前記第２導通端子に結合された制御端子とを備える
    ことを特徴とするメモリセルの読取り装置。