KR100382693B1 - 플래시 메모리용 센스 증폭기 - Google Patents

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Abstract

비휘발성 기록가능 메모리를 위한 센스 증폭기(800)에 관해 기재되어 있다. 이 센스 증폭기(800)는 접지된-게이트 p-채널 MOS 입력 스테이지로부터 신호를 수신하도록 연결된 전치증폭기(802)를 포함하고 있다. 이 전치증폭기에는 차동 입력 래치(804)가 연결된다. 이 차동 입력 래치(804)는 한쌍의 교차-결합된 인버터를 이용한다. 이 차동 입력 래치 출력에는 하나의 논리 소자(806)가 연결되어 있으며, 이 논리 소자는 센스 증폭기 출력 신호를 제공한다. 이 논리 소자(806)는 차동 입력 래치(804)의 오프셋을 감소시키고, 셀의 다수의 스테이지 또는 전압 레벨 중 하나를 나타내는 출력을 제공한다.

Description

플래시 메모리용 센스 증폭기{SENSE AMPLIFIER FOR FLASH MEMORIES}
개인용 컴퓨터, 자동차 및 항공기 제어장치, 셀룰러폰, 디지털 카메라, 핸드헬드 통신장치와 같은 많은 컴퓨팅 시스템들은 데이터나 코드 또는 둘 모두를 저장하기 위해 비휘발성 기록가능 메모리(nonvolatile writeable memory)를 사용한다. 이러한 비휘발성 기록가능 메모리는 EEPROM 및 플래시 EPROM을 포함한다. 비휘발성은 컴퓨팅 시스템으로부터 전원이 제거될 때에도 컴퓨팅 시스템이 그 데이터 및 코드를 유지할 수 있도록 허용한다는 점에서 유익하다. 그러므로, 시스템이 턴오프되거나 전원 장애가 일어난 경우에도, 코드 또는 데이터의 손실이 없다.
비휘발성 반도체 메모리 장치는 종래기술의 컴퓨터 시스템 설계에 있어 주요 빌딩 블록이다. 비휘발성 메모리에 데이터가 저장되도록 하는 기본적인 메카니즘은 메모리 셀이다. 통상적인 종래의 메모리 기술체계는 하나의 셀에 대해 1비트 또는 2가지 상태의 최대 저장 용량을 제공한다. 그러나, 2가지 이상의 가능한 상태를 가진 반도체 메모리 셀도 종래기술에 알려져 있다.
종래의 비휘발성 반도체 메모리의 한가지 형태는 플래시(flash) EEPROM이다. 종래기술의 플래시 EEPROM은 통상적으로 수개의 플래시 셀들의 동시 판독을 허용한다. 또한, 통상적인 종래기술의 플래시 EEPROM은 한 번에 출력될 수 있는 데이터의 양보다 더 큰 저장 용량을 갖고 있다. 따라서, 플래시 EEPROM의 각각의 출력은 통상적으로 로우(rows) 및 칼럼(columns)으로 배열된 플래시 셀 어레이와 연결되고, 여기서, 어레이 내의 각각의 플래시 셀은 유일하게 어드레싱될 수 있다. 사용자가 어드레스를 제공하면, 플래시 EEPROM의 로우 및 칼럼 디코딩 로직은 대응하는 플래시 셀을 선택한다.
통상적인 종래의 플래시 메모리 셀은 선택 게이트(select gate), 플로팅 게이트(floating gate), 소스 및 드레인을 포함하는 단일 전계효과 트랜지스터(single field effect transistor)(FET)로 구성된다. 정보는 플로팅 게이트 상의 전하의 양을 변경함으로써 플래시 셀에 저장되며, 이것은 플래시 셀의 임계전압(Vt)이 변화되도록 한다. 통상적인 종래기술의 플래시 메모리 셀은 2가지 가능한 상태중 한 상태에 있게 되는데, 즉, 프로그램(programmed)되거나 소거(erased)된다. 도1은 종래기술의 플래시 소자에 있어서 플래시 셀 전압 분포를 Vt의 함수로서 도시하고 있다. 알 수 있는 바와 같이, 소거된 상태와 프로그램된 상태는 각각 Vt전압의 분포 또는 범위를 규정한다. 플래시 셀은 이론으로는 플로팅 게이트에 부가되는 각각의 전자에 대한 별도의 식별가능한 상태를 가질 수 있다.그러나, 실제적으로 말하면, 종래의 플래시 셀들은 통상적으로 단지 2가지 가능한 상태를 갖는데, 그 이유는 플래시 셀 구조에서의 불일치, 시간에 걸친 전하 손실, 열적(thermal) 고려사항 및 플래시 셀에 저장된 데이터를 판단하는 능력에 영향을 주는 플로팅 게이트 상의 전하를 센싱하는데 있어서의 부정확성 때문이다.
2가지 가능한 상태 사이를 구별하기 위해, 분리 영역에 의해 상태들이 분리된다. 종래의 방법에 따르면, 플래시 셀이 판독될 때, 그 플래시 셀에 의해 전도되는 전류는 분리 영역내의 전압이 되는 소정의 기준 전압(reference voltage)으로 셋트된 임계전압 Vt을 가진 기준 플래시 셀에 의해 전도되는 전류와 비교가 이루어진다. 통상적으로 하나의 비교기 또는 센스 증폭기가 비교를 수행하고 그 결과를 출력한다.
판독을 위해 하나의 플래시 셀이 선택되면, 선택 게이트에 바이어싱(biasing) 전압이 인가된다. 이와 동시에, 기준 셀의 선택 게이트에도 동일한 바이어싱 전압이 인가된다. 만일 플래시 셀이 프로그램되면, 과잉 전자(excess electrons)가 플로팅 게이트 상으로 트랩(trapped)되고, 선택된 플래시 셀이 기준 플래시 셀보다 적은 드레인 전류를 전도하도록 플래시 셀의 임계전압 Vt이 증가된다. 종래의 플래시 셀의 프로그램된 상태는 통상적으로 논리 0로 표시된다. 만일 종래의 플래시 셀이 소거되면, 플로팅 게이트 상에는 과잉 전자가 없거나 또는 거의 없게 되고, 플래시 셀은 기준 셀보다 더 많은 드레인-소스 전류를 전도한다. 종래의 플래시 셀의 소거된 상태는 통상적으로 논리 1로 표시된다.
플래시 셀이 3가지 또는 그 이상의 가능한 상태를 갖고 있을 때, 종래기술의 센싱 방식 및 전술한 바와 유사한 회로들은 통상적으로 단점을 갖고 있다. 도2는 종래기술의 센스 증폭기(200)를 도시하고 있다. 이 종래기술의 센스 증폭기(200)는 바이어스 회로(202), 차동 증폭기(204) 및 쇼터(shorters)(206)로 구성된다. 차동 증폭기(204)는 전류 미러 부하(current mirror load)를 이용하는 MOS 차동 페어(metal-oxide semiconductor differential pair)이다. 이러한 설계의 한가지 단점은 입력-하이 레벨을 5V의 Vcc에 대해 약 4V의 값으로 제한하고, 그것에 의해 센스 증폭기의 공통 모드 전압 제거(common mode rejection)를 제한한다는 것이다. 4V의 입력-하이 레벨은 하나의 셀당 단일 비트의 비휘발성 기록가능 메모리에 적절하지만, 이것은 제한된 공통 모드 범위로 인해 멀티레벨 셀 애플리케이션에는 통상적으로 부적절하다. 이러한 차동 페어는 통상적으로 Vcc가 두 입력 트랜지스터에 동일하게 결합되지 못하는 비균형적인 설계로 이해 열악한 잡음 제거 능력을 갖는다.
종래기술의 센스 증폭기(200)의 다른 단점은 증폭기(204)의 차동 페어의 높은 바이어스 전류 요건이며, 통상적으로 바이어스 전류 요건은 하나의 센스 증폭기에 대해 약 2.5 ㎃가 적절하다. 멀티-레벨 셀 애플리케이션에는 매우 많은 수의 센스 증폭기(200)가 필요로 되며, 누적 바이어스 전류가 전원 문제를 제공할 수 있다.
종래기술의 센스 증폭기(200)의 또다른 단점은 그것이 회로에 의해 이용되는 출력 신호 레벨 사이에서 빠르게 스위칭할 수 있는 상태에서 센스 증폭기(200)를초기화하기 위해 쇼터(206)를 이용한다는 것이다. 쇼터(206)는 인에이블되면, 함께 단락되어 차동 증폭기(204)의 제2 스테이지의 입력과 출력을 바이어스시키게 되고, 따라서 그 스테이지의 트립 포인트에서 입력이 바이어스되게 된다. 이러한 단락(shorting)은 증폭기의 슬루 레이트(slew rate) 한계로 인한 문제를 제한하는데 필요로 된다. 이러한 단락의 단점은 쇼터(206)가 릴리스(release) 또는 단락시 통상적으로 센싱 회로로 피드백되는 잡음 스파이크(niose spikes)를 생성한다는 것이다. 이러한 잡음은 데이터가 래치되기 전에 센싱 회로를 통해 전파될 수 있으며, 때때로 래치된 데이터에 에러를 유도할 수 있다.
본 발명은 일반적으로 반도체 메모리 셀의 상태를 판단하는 것에 관한 것으로서, 특히 플래시 메모리 셀의 상태를 센싱(sensing)하는 것에 관한 것이다.
이제, 본 발명은 첨부도면을 참조하여 설명되며, 도면에서 유사한 참조번호는 유사한 규성요소를 나타낸다.
도1은 종래기술의 플래시 소자에 있어서의 플래시 셀 전압 분포를 Vt의 함수로서 도시한 도면.
도2는 종래기술의 센스 증폭기를 도시한 도면.
도3은 일실시예에 있어서의 멀티-레벨 플래시 셀의 분포를 임계전압(Vt)의 함수로서 도시한 도면.
도4는 일실시예에 있어서의 단일 비트 플래시 셀 및 대응하는 센스 증폭기를 도시한 도면.
도5는 2가지 이상의 가능한 상태를 가진 메모리 셀의 상태를 판단하기 위한 2진 검색 방법을 도시한 도면.
도6은 일실시예에 있어서의 대응하는 센스 블록과 함께 MLC 플래시 메모리 셀을 도시한 도면.
도7은 일실시예의 센스 증폭기를 도시한 도면.
도8은 고이득 회로의 슬루 레이트 응답에 대한 저이득 회로의 슬루 레이트 응답을 도시한 도면.
도9는 차동 입력 래치의 3가지 상태에 대한 신호 타이밍도.
비휘발성 기록가능 메모리를 위한 센스 증폭기에 관해 설명한다. 이 센스 증폭기는 비휘발성 기록가능 메모리의 셀로부터 신호를 수신하도록 연결된 전치증폭기(preamplifier)를 포함하고 있다. 이 전치증폭기에는 차동 입력 래치가 연결된다. 이 차동 입력 래치는 셀의 다수의 상태 중 한 상태를 나타내는 출력을 제공한다.
본 발명의 다른 특징 및 장점은 첨부도면과 다음의 상세한 설명 및 청구범위로부터 명백해질 것이다.
비휘발성 기록가능 메모리에서 전압 레벨의 정확하고 효율적인 센싱을 제공하기 위해, 저이득 증폭기, 차동 입력 래치 및 이 차동 입력 래치의 오프셋을 감소시키기 위한 논리 소자를 포함하는 센스 증폭기에 관해 설명한다. 이 센스 증폭기는 멀티-레벨-셀(MLC) 비휘발성 기록가능 메모리 또는 MLC 플래시 메모리에서 정확한 센싱을 제공한다. 이 센스 증폭기의 의도된 장점은 보다 넓은 공통 모드 범위 또는 입력 동작 범위, 보다 적은 전력 소비, 감소된 시스템적 오프셋, 그에 대응하는 감소된 래치 시간 및 감소된 잡음 감도를 포함할 수 있다.
MLC 플래시 메모리의 일실시예에서, 플래시 셀 어레이 내의 각각의 플래시 셀은 4가지 아날로그 상태 중 한 상태로 될 수 있으며(이것에 제한되는 것은 아님), 플래시 셀의 상태는 2개의 2진 비트로 표시된다. 도3은 일실시예에 있어서의 멀티-레벨 플래시 셀의 분포를 임계전압(Vt)의 함수로서 도시하고 있다. 알 수 있는 바와 같이, 각각의 상태는 분리 영역에 의해 분리되며, 각각의 분리 영역에 대해 하나씩 3개의 기준 REF1, REF2 및 REF3이 제공된다. 이러한 기준은 아날로그 상태를 사이를 구별하기 위해 제공된 것이다. 상태 1은 4가지 상태의 Vt전압 중에서 가장 낮은 범위를 포함하고, 두 비트가 모두 논리 1로 표시된다(둘다 소거된 상태임). 상태 2는 상위 비트(비트 1)가 논리 1이고 하위 비트(비트 0)가 논리 0인 것으로 표시된다. 상태 3은 비트 1이 논리 0이고 비트 0가 논리 1인 것으로 표시되고, 상태 4는 두 비트가 모두 논리 0(둘다 프로그램된 상태임)인 것으로 표시된다. 이러한 가능한 상태의 수 n이 4로 제한되는 것은 아니다. 예를 들어, 상태의 수는 3,5,6 등이 될 수 있다. 또한, 2진 비트를 아날로그 상태로 맵핑하는 방식도 변경될 수 있다. 예를 들어, Vt전압의 가장 낮은 범위를 두 비트 모두 논리 0인 것으로 표시할 수 있다.
플래시 EEPROM 이외의 비휘발성 메모리 소자와 DRAM과 같은 휘발성 메모리 소자는 3가지 또는 그 이상의 아날로그 상태를 저장할 수 있다. 또한, 플로팅 게이트를 구비한 비휘발성 소자의 아날로그 상태를 임계전압 Vt이외의 다른 항목으로 표현할 수도 있다. 예를 들어, 이들 아날로그 상태를 드레인 전류 ID의 범위로서 이전에 나타내었던 임계전압 Vt의 범위나 또는 플로팅 게이트 상에 축적된 전하의 범위로서 표현될 수 있다. DRAM 메모리 셀과 같은 휘발성 메모리 셀들은 통상적으로 캐패시터로 구성되며, 마찬가지로 전하, 전류 또는 전압의 범위로 표현될 수 있다.
플로팅 게이트를 구비한 비휘발성 메모리 셀은 전하가 플로팅 게이트로 부가됨에 따라 증가하는 임계전압 Vt를 가진 전계 효과 트랜지스터로서 동작한다. 메모리 셀의 드레인 전류 ID(셀 전류)는 임계전압 Vt와 셀 전하 레벨이 증가함에 따라 감소된다. 메모리 셀 임계전압 Vt는 다음의 식에 의해 메모리 셀 드레인 전류 ID와 관련된다.
VD＞VG-Vt에 대해 ID∝ Gmx (VG- Vt)
여기서, Gm은 메모리 셀의 트랜스컨덕턴스(transconductance)이고, VG는 메모리 셀 게이트 전압이고, VD는 메모리 셀 드레인 전압이고, Vt는 메모리 셀 임계전압이다.
이러한 관계식이 주어지면, 메모리 셀의 플로팅 게이트 상에 축적되는 전하의 양을 센싱하기 위한 다양한 방식이 있으며, 예를 들어, 메모리 셀의 선택 게이트에 일정한 전압이 인가될 때 메모리 셀의 셀 전압을 센싱하는 방식과, 메모리 셀에 대한 예상 셀 전류를 발생하기 위해 선택 게이트에서 요구되는 전압의 양을 센싱하는 방식, 메모리 셀의 선택 게이트에 일정한 셀 게이트 전압이 인가될 때 메모리 셀의 드레인에 결합된 부하 양단의 전압 강하를 센싱하는 방식(여기서, 셀 전류는 부하 양단의 전압 강하의 양을 결정함), 및 메모리 셀의 드레인에 결합된 부하 양단의 예상 전압 강하를 발생시키기 위해 선택 게이트에서 요구되는 전압의 양을 센싱하는 방식이 있다. 그러나, 메모리 셀의 아날로그 상태를 판단하기 위해 플로팅 게이트 상에 축적되는 전하의 양을 정확하게 측정할 필요는 없다. 메모리 셀의 특성을 기지의(known) 기준과 비교하는 것으로 충분하다.
기준의 한가지 형태는 통상적으로 정의된 상태들 사이에 있는 기지의 임계전압 Vt을 갖도록 프로그램된 기준 메모리 셀이다. 메모리 셀을 위한 센싱 회로가 기준 메모리 셀에 복제될 수 있으며, 센싱 회로와 기준 센싱 회로의 출력은 차동 비교기를 이용하여 비교될 수 있다. 메모리 셀의 셀 전하 레벨을 센싱하는 것은 통상적으로 전압 또는 전류를 비교하는 것을 필요로하기 때문에, 기준은 정의된 아날로그 상태들 사이의 셀 전하 레벨을 가진 기준 메모리 셀에 대응하는 전압 또는 전류를 공급하기 위해 전압 공급 장치 또는 전류원을 이용하여 제공될 수 있다. 이러한 이유로 인해, 기준 REF1, REF2, REF3이 임계전압이나 셀 전류 또는 플로팅 게이트상에 축적된 전하의 레벨이 되는 것으로 명시되지 않는다. 대신에, 이들 기준은 셀 전하 레벨, 셀 전류 ID, 및 임계전압 Vt사이의 관계에 의해 정의되는 바와 같은 메모리 셀의 특성에 대응하는 것으로 이해되어야 한다.
메모리 셀의 선택 게이트에 일정한 전압이 인가될 때 메모리 셀의 드레인에 결합된 부하 양단의 전압 강하를 센싱함으로써 메모리 셀의 플로팅 게이트 상에 축적되는 전하의 양을 센싱하는 경우에, 부하는 임계전압 Vt를 센스 증폭기 입력 전압 또는 칼럼 전압으로 맵핑한다. 이와 같이, 높은 Vt는 상대적으로 높은 센스 증폭기 입력 전압을 나타내는 상대적으로 낮은 셀 전류를 나타낸다. 그러므로, 도3은 x축의 레이블(label)을 "칼럼 전압"으로 변경함으로써 칼럼 전압 또는 센스 증폭기 입력 전압을 표현하도록 만들어 질 수 있다.
이후의 설명은 주로 메모리 셀의 드레인에 결합된 부하 양단의 전압 강하를 센싱함으로써 메모리 셀의 플로팅 게이트 상에 축적되는 전하의 양을 센싱하는 방식에 관점이 모아진다. 도4는 일실시예에 있어서의 단일 비트 플래시 셀 및 대응하는 센스 증폭기를 도시하고 있다. 센스 증폭기(408) 또는 비교기의 기능은 센싱되고 있는 셀(402)을 기준 셀(404)에 비교하는 것이다. 이러한 비교는 전류를 전압으로 변환하는 부하 소자(406)를 통해 셀 전류를 통과시킴으로써 달성된다. 부하 소자(406)는 일실시예에서 S-소자이다. 그러나, 이것에 제한되는 것은 아니며, 예를 들어, 부하 소자(406)는 접지된 게이트 또는 하나의 저항을 가진 p-채널 소자가 될 수 있다. S-소자는 표준 n-채널 CMOS 소자의 임계전압 보다 낮은 임계전압을 제공하도록 특수하게 도핑된 높은 트랜스컨덕턴스의 n-채널 트랜지스터이다. 일실시예에 있어서, S-소자는 약 3V의 임계전압을 갖도록 도핑된다. 다음에, 센스 증폭기(408) 또는 비교기는 기준 셀(404)로부터의 임계전압 Vt을 플래시 셀(402)의 전압에 비교하고, 그 비교 결과에 기반한 출력(410)을 제공한다. 일실시예에 있어서, 기준 셀의 부하 소자(412)는 부하 소자(406) 또는 플래시 셀과 동일한 형태의 소자이다.
전술한 바와 같이, MLC 어레이 내의 각각의 플래시 셀은 4가지 아날로그 상태 중 한 상태로 될 수 있으며, 이 플래시 셀의 상태는 2개의 2진 비트로 표시될 수 있다. 도5는 2가지 이상의 가능한 상태를 가진 메모리 셀의 상태를 판단하기 위한 2진 검색 방법(binary search method)을 보여주는 블록도이다. 단계(501)에서는, 선택된 셀의 셀 전하 레벨이 센싱되어, REF2와 동일한 Vt를 가진 제1 기준 플래시 셀에 비교가 이루어진다. 최초 비교의 결과에 따라, 선택된 셀의 센싱된 셀 전하 레벨은 REF1과 동일한 Vt를 가진 제2 기준 플래시 셀과 REF3와 동일한 Vt를 가진 제3 기준 플래시 셀 중 선택된 하나의 셀에 비교가 이루어진다. 만일 선택된 플래시 셀의 센싱된 셀 전하 레벨이 제1 기준 플래시 셀 보다 작으면, 그 센싱된 셀 전하 레벨은 단계(502)에서 제2 기준 플래시 셀과 비교가 이루어지고, 그 선택된 플래시 셀은 상태 1 또는 상태 2에 있다. 만일 선택된 플래시 셀의 센싱된 셀 전하 레벨이 제1 기준 플래시 셀 보다 크면, 그 센싱된 셀 전하 레벨은 단계(503)에서 제3 기준 플래시 셀과 비교가 이루어지고, 그 선택된 플래시 셀은 상태 3 또는 상태 4에 있게 된다. 셀 전하 레벨을 센싱하는 것은 전술한 방법 중 하나에 따라 수행될 수 있다.
2진 검색 방법을 이용하여 MLC 플래시 어레이에서 셀 전하 레벨을 센싱하는 것은 일실시예에서 센스 블록을 이용하여 수행된다. 도6은 일실시예에서 MLC 플래시 메모리 셀(610) 및 대응하는 센스 블록(600)을 도시하고 있다. 이 센스 블록(600)은 플래시 셀(610) 및 기준 셀 2,3,1(도시 안됨)에 각각 결합된 3개의 센스 증폭기(602,604,606)로 구성된다. 이 센스 블록(600)은 플래시 셀에 의해 축적된 4개의 전압 레벨 중 하나를 나타내는 2 비트의 데이터(620,622)를 출력한다.
도3을 참조하면, 센스 블록(600)의 2-비트 출력은 플래시 셀(610)에 의해 축적된 4개의 전압 레벨 중 하나에 대응한다. 최상위 비트(MSB)(620)와 최하위 비트(LSB)(622)가 모두 "0" 또는 "1"이 될 수 있다. 센스 증폭기(602)는 REF2에 결합되어 있으며, 이 센스 증폭기(602)의 출력이 센스 증폭기 출력의 MSB를 결정한다. 플래시 셀(610)의 전압이 REF2의 전압 보다 높으면, 출력의 MSB는 "0"가 되고, 멀티플렉서(608)는 LSB를 판단하기 위해 센스 증폭기(604)의 출력을 선택하며, 그 이유는 플래시 셀(610)의 전압이 상태 3 또는 상태 4에 있기 때문이다. 플래시 셀 전압이 REF3 전압 보다 높으면, "0"이 LSB로서 출력되고, 이것은 상태 4 전압("00")에 대응한다. 플래시 셀 전압이 REF3 전압 보다 낮으면, "1"이 LSB로서 출력되고, 이것은 상태 3 전압("01")에 대응한다.
플래시 셀(610)의 전압이 REF2의 전압 보다 낮으면, 출력의 MSB는 "1"이 되고, 멀티플렉서(608)는 LSB를 판단하기 위해 센스 증폭기(606)의 출력을 선택하며,그 이유는 플래시 셀(610)의 전압이 상태 1 또는 상태 2에 있기 때문이다. 플래시 셀(610) 전압이 REF1 전압 보다 높으면, "0"이 LSB로서 출력되고, 이것은 상태 2 전압("10")에 대응한다. 플래시 셀(610) 전압이 REF1 전압 보다 낮으면, "1"이 LSB로서 출력되고, 이것은 상태 1 전압("11")에 대응한다.
도7은 일실시예의 센스 증폭기(800)를 도시하고 있다. 이 센스 증폭기(800)는 플래시 셀(도시 안됨)과 기준 셀(도시 안됨)로부터의 신호 Vpos 및 Vneg를 수신하도록 결합된 전치증폭기(802)와, 이 전치증폭기(802)에 결합된 차동 입력 래치(804), 및 이 차동 입력 래치(804)에 결합된 NAND 게이트 논리 소자(806,808)를 포함한다. 이 센스 증폭기(800)는 NAND 게이트 논리 소자(806)로부터 출력(899)을 제공한다. 이 센스 증폭기(800)는 p-채널 트랜지스터(850,852,860,862,864,872)와 n-채널 트랜지스터(854,856,858,866,868,870)로 구성되어 있다.
일실시예에서 전치증폭기(802)는 플래시 셀 및 기준 셀 입력과 차동 입력 래치(804) 사이의 버퍼로서 작용한다. 종래의 전류 미러 부하를 사용하는 대신에, 전치증폭기(802)는 트랜지스터(850,852)의 접지된 게이트 p-채널 MOS 전류 부하를 사용한다. 이러한 접지된 게이트 구성은 센스 증폭기(800)의 공통 모드 범위 또는 센스 증폭기(800)가 작용하는 입력 전압 값의 범위를 증가시킨다.
종래기술의 통상적인 전류 미러는 전치증폭기 입력들 중 하나의 드레인 전압(Vd)을 감소시킨다. 이 기술분야에 알려진 회로 분석 기술을 이용하면, 감소된 드레인 전압이 약 1.75V의 입력 트랜지스터의 드레인-소스 전압 강하(Vds)를 초래한다는 것을 알 수 있다. 공통 모드 입력-하이 레벨은 Vcc에서 Vds를 뺀 값에 입력페어의 Vt를 더한 값과 거의 동일한 값으로 제한되기 때문에, 1.75V의 Vds는 5V의 Vcc를 이용하는 회로에서 공통 모드 입력-하이 레벨 전압을 약 4V의 값으로 제한하는 결과를 초래한다.
전치증폭기(802)의 트랜지스터(850,852)를 구성하는 접지된 게이트 p-채널 소자는 Vcc와 노드(880) 사이의 임계전압 Vt 강하를 없앰으로써 입력 동작 전압을 상승시키고, 그에 따라 노드(880)에서의 전압을 상승시킨다. 노드(880)에서의 높은 전압은 트랜지스터(854)를 포화상태로 유지하면서, 전치증폭기로의 Vneg 입력 상에서 상대적으로 높은 입력 전압을 허용한다. 트랜지스터(854)는 포화상태를 유지해야 하는데, 그 이유는 트랜지스터(854)가 포화상태로부터 강하하면 입력-하이 전압이 제한되기 때문이다. 그러므로, 전치증폭기(802)의 접지된 게이트 p-채널 소자는 약 0.5V의 훨씬 작은 Vds를 가지며, 이것은 5V의 Vcc를 이용하는 회로에서 약 5.25V의 공통 모드 입력-하이 레벨을 초래한다. 따라서, 전치증폭기(802)에 의해 제공되는 공통 모드 범위는 MLC 플래시 애플리케이션에 적절하다. 또한, 접지-게이트 부하에 대한 다른 장점은 Vcc가 트랜지스터(850,852)를 통해 노드(880,882)에 거의 동일하게 결합되는 균형적인 설계로 인해 보다 양호한 Vcc 잡음 제거능력을 갖는다는 것이다.
또한, 전치증폭기(802)의 접지된 게이트 p-채널 소자는 일실시예의 센스 증폭기(800)에 대한 상당히 감소된 바이어스 전류 요건을 초래한다. 이 기술분야에 알려진 회로 분석 기술을 이용하면, 트랜지스터(858)로의 바이어스 전류 또는 레일 전류(rail current)는 약 100 마이크로암페어의 공칭값(nominal value)과 150 마이크로암페어의 최대값을 갖도록 결정된다. 그러므로, 센스 증폭기(800)에 대한 바이어스 전류 요건이 종래기술의 센스 증폭기에 요구되는 2.5 밀리암페어의 바이어스 전류 보다 상당히 낮다.
센스 증폭기(800)의 전치증폭기(802)는 플래시 셀 및 기준 셀로부터의 입력을 증폭시킨다. 이 기술분야에 알려진 회로 분석 기술에 따르면, 차동 모드에서 전치증폭기(802)에 의해 제공되는 이득의 양이 약 3이 되는 것으로 나타났다. 이러한 저이득이 센스 증폭기(800)의 의도된 장점이며, 그 이유는 종래기술의 센스 증폭기의 쇼터를 이용하지 않고 센스 증폭기의 응답시간을 상당히 감소시키기 때문이다.
도8은 고이득 회로의 슬루 레이트 응답(904)에 대한 저이득 회로의 슬루 레이트 응답(902)을 도시하고 있다. 센스 증폭기는 전압 차이가 검출될 때 상태의 변화를 센싱하고, 센스 증폭기 출력을 한 상태로부터 다른 상태로 전이시킴으로써 이러한 상태 변화에 응답하며, 이러한 전이는 한 전압 레벨로부터 다른 전압 레벨로의 변화를 요한다. 상태 변화를 센싱하는 때와 출력 전압 레벨을 전이시키는 때 사이의 시간 차이는 센스 증폭기의 슬루 레이트와 이득에 따라 다르다. 슬루 레이트는 각 회로의 구성요소에 의해 결정되는데, 저이득 회로와 고이득 회로 모두에서 동일한 것으로 가정하며, 따라서 이들 곡선(902,904)의 경사는 균등하다. 그러나, 저이득 회로의 저이득은 센스 증폭기가 전이해야 하는 전압의 범위(910)가 고이득 회로의 전압 범위(912)에 비해 작아지는 결과를 초래한다. 그러므로, 두 회로의 슬루 레이트가 등가인 것으로 가정하면, 저이득 회로는 고이득 회로에 요구되는 시간(922) 보다 적은 시간(920)에 출력에서의 전이를 제공하게 된다.
전술한 바와 같이, 종래기술의 센스 증폭기에 있어서는 이들 증폭기의 고이득으로 인해 쇼터가 필요했었다. 이들 쇼터는 출력 전압 전이 시간을 최소화하는 공통 모드 범위 내의 한 지점에서 센스 증폭기를 바이어스시킨다. 그러나, 이들 쇼터는 자체적으로 센싱 회로로 잡음을 도입할 뿐만 아니라 센스 증폭기의 응답시간을 증가시킨다. 그러므로, 쇼터가 없는 저이득 센스 증폭기는 센싱 회로로 쇼터의 추가적인 잡음을 도입하지 않고 쇼터를 가진 고이득 센스 증폭기보다 입력 전압 변화에 더욱 빠르게 응답한다.
센스 증폭기(802)의 전치증폭기(802)의 저이득은 또한, 센스 증폭기 오프셋(SAO)을 감소시킨다는 점에서 유익하다. SAO는 플래시 셀에서 소거 및 프로그램 연산을 수반하는 Vt에서의 시프트(shift)로부터 초래되는 플래시 셀 레벨의 전압 범위에서의 오프셋 또는 시프트이다. 결과적으로, SAO는 플래시 셀의 각 상태에 대한 Vt 전압의 범위와 기준 셀 전압들 사이의 전압 델타(voltage delta)의 약간의 변동을 초래한다. SAO로 인한 플래시 셀 Vt의 위치에서의 불확실성의 결과로서, 각각의 기준 전압과 각각의 Vt 사이에 SAO를 허용하기 위해 종래기술의 센스 증폭기의 윈도우 버짓(window budget) 또는 공통 모드 입력 범위에서 소정량의 추가적인 전압이 배제되어야 한다. 만일 SAO를 수용하기 위해 배제된 전압이 너무 작으면, 한 셀의 Vt가 다른 셀의 Vt 내로 침입하는 일이 일어날 수 있으며, 이것은 Vt 전압 범위의 중복과 MLC 상태의 대응하는 손실을 초래할 수 있다. MLC 플래시 셀은 플래시 셀의 공통 모드 전압 범위 또는 윈도우 버짓에 수용되는 복수의 상태로 인해 SAO에 더욱 민감하다. SAO가 클수록 그 SAO를 수용하기 위해 배제되어야하는 전압은 더욱 커지고, MLC 플래시 셀에서 이용가능한 상태의 수는 더욱 적어진다.
SAO는 센스 증폭기(800)의 일실시예의 전치증폭기(802)의 이득의 결과로서 감소된다. 이러한 SAO는 센스 증폭기의 이득에 의해 분할되기 때문에 감소되는 것이다. 그러므로, 센스 증폭기(800)의 일실시예의 전치증폭기(802)는 SAO를 약 3이 되는 계수(factor)에 의해 SAO를 감소시킨다.
저이득 접지 게이트 p-채널 부하의 이용은 차동 입력 래치(804)를 사용함으로써 가능해진다. 일실시예에서 차동 입력 래치(804)는 한쌍의 교차-결합 인버터(cross-coupled inverters)를 포함하고 있으며, 이들 인버터의 출력은 각각 다른 인버터의 입력에 연결되어 있다. 각각의 인버터는 트랜지스터(860,870)를 통해 스위칭되는 전원공급장치를 갖고 있다. 정전류(static current)를 유도하지는 않지만, 차동 입력 래치(804)는 종래기술의 센스 증폭기의 싱글엔드형 입력(single-ended input)과 대비하여 차동 입력을 가짐으로써 센스 증폭기 오프셋을 감소시킨다.
차동 입력 래치(804)는 상보형 MOS(CMOS)가 아닌 전치증폭기(802) 출력 신호를 CMOS-레벨 신호로 변환하는 아날로그-디지털 변환 스테이지이다. 이 차동 입력 래치(804)는 3가지 동작 상태, 즉, 샘플 상태, 플로트 상태 및 래치 상태를 이용한다. 일반적으로, 차동 입력 래치(804)는 2개의 입력을 샘플링하고 그 샘플을 저장함으로써 동작한다. 다음에, 래치가 인에이블되고, 출력이 2개의 입력 사이에서 센싱되는 차이에 따라 "0" 또는 "1"로 셋트된다. 이제, 차동 입력 래치의 3가지 동작상태 각각에 대해 설명한다.
샘플 상태에서, 전치증폭기(802)의 노드(880,882)로부터의 출력은 비교를 위해 각각 차동 입력 래치(804)의 노드 LAT1 및 LAT0로의 입력을 제공한다. 도9는 차동 입력 래치의 3가지 상태에 대한 신호 타이밍도를 도시하고 있다. 샘플링 상태 동안에, LATCH 신호는 표명되지 않고(deasserted), 따라서 트랜지스터(872,874)는 턴온되고 트랜지스터(870)는 턴오프되며, 결과적으로 전치증폭기 신호들이 각각 노드(880,882)로부터 노드 LAT1 및 LAT0로 전달된다. 샘플링 상태 동안에는 트랜지스터(860,870)가 턴오프되기 때문에, Vcc와 접지 사이에 통로가 없게 되고, 따라서 노드(880,882)로부터의 신호들이 경쟁없이 각각 노드 LAT1 및 LAT0로 전달된다. 그러므로, 노드 LAT1 및 LAT0에서의 전압이 각각 Vneg 및 Vpos와 동일하게 된다.
일실시예에서 샘플 상태 다음에 플로트 상태가 뒤따른다. 플로트 상태에서는, LATCH 신호가 표명될 때 트랜지스터(872,874)가 턴오프된다. 짧은 지속기간을 가진 이 상태 동안에, 노드 LAT1 및 LAT0는 샘플 상태 동안에 축적된 전압인 그 각각의 전압에서 플로팅된다.
일실시예에서 플로트 상태 다음에 래치 상태가 뒤따른다. 래치 상태에서는, 트랜지스터(860,870)가 턴온되어, 각 인버터의 전원공급장치를 인버터로 스위칭하고, 그에 따라 노드 LAT1 및 LAT0 사이의 차이가 증폭되도록 한다. 차동 입력 래치(804)의 동작을 설명하기 위해, 노드 LAT1의 전압이 노드 LAT0의 전압보다 큰 경우의 예를 이용한다. 이러한 상황에서, 트랜지스터(866)의 게이트 전압(Vg)이 트랜지스터(868)의 게이트 전압(Vg)보다 커지게 되고, 그에 따라 트랜지스터(866)가트랜지스터(868) 보다 더 많은 전류를 전도하게 된다. 이것은 긍정 피드백 효과이며, 그 이유는 트랜지스터(866)의 드레인이 트랜지스터(868)의 게이트에 연결되기 때문이다. 노드 LAT1 및 LAT0가 모두 저전압으로 전이함에 따라, 긍정 피드백 효과는 보다 높은 게이트 전압을 가진 트랜지스터(866)가 보다 낮은 게이트 전압을 가진 트랜지스터(868)의 드레인 전압(Vd)보다 더욱 빠르게 낮아지는 드레인 전압(Vd)을 갖도록 한다. 트랜지스터(866)의 드레인 전압이 더욱 빠르게 낮아지기 때문에, 노드 LAT0의 방전 속도가 느려지게 되고, 그에 따라 트랜지스터(868)의 턴오프가 트랜지스터(866)의 턴오프보다 느려지게 된다. 이로 인해, 게이트 전압에서의 차이가 증가하기 때문에 전압 차이가 증가하는 속도로 커지게 된다. 결과적으로, 매우 작은 초기 차동 전압이 존재하는 경우에도 빠른 스위칭 시간을 초래하게 된다. 일실시예는 레일 전압들 사이에서 출력을 약 1 나노초에 스위칭한다. 이러한 빠른 스위칭 시간은 센스 증폭기의 잡음 감도를 감소시키는데, 그 이유는 다운스트림 스위칭 잡음이 센싱 회로로 피드백될 수 있게 되기 전에, 비교 결과가 차동 입력 래치(804)로 래치되기 때문이다.
센스 증폭기의 출력은 일실시예에서 NAND 게이트 논리 소자(806)에 의해 제공된다. 이 NAND 게이트는 종래기술의 센스 증폭기의 인버터 대신에 사용된 것이며, 그 이유는 인버터는 스위칭될 때 동적 캐패시턴스를 발생하기 때문이다. 이러한 캐패시턴스는 출력 전압 신호 변화가 그 입력으로 다시 결합하여 센싱 회로로 오프셋이 도입되도록 한다. 이러한 오프셋의 유해한 영향에 대해서는 전술한바 있다.
동작중에, NAND 게이트(806)는 차동 입력 래치(804)의 출력을 수신한다. 일실시에에서 래치(804)에 의해 출력 상태가 판단된 이후에, 또는 차동 입력 전압에 응답하여 이루어지는 스위칭 이후 약 1 나노초 이후에, NAND 게이트가 LATCH2 신호에 의해 인에이블되고, 센스 증폭기 출력이 스위칭된다. 더미 NAND 게이트(808)는 래치에서의 오프셋을 방지하기 위해 LAT0 및 LAT1 상의 게이트 캐패시턴스를 정합시키기 위해 사용된 것이다.
비록 상세한 설명에서 플래시 EPROM을 이용하는 실시예가 설명되었지만, 본 발명은 어떠한 비휘발성 기록가능 메모리와도 함께 이용될 수 있다. 그리고, 본 발명이 특정 실시예를 참조하여 설명되었지만, 청구범위에 기재된 본 발명의 넓은 사상 및 범위를 벗어나지 않고 이들 실시예에 대해 다양한 변형 및 수정이 이루어질 수 있다는 것은 명백하다. 따라서, 명세서 및 도면은 제한적 의미가 아닌 예시적인 의미로 간주되어야 한다.

Claims (36)

  1. 비휘발성 메모리에 사용하기 위한 센스 증폭기에 있어서,
    상기 비휘발성 메모리의 메모리 셀로부터 제1 신호를 수신하고, 적어도 하나의 기준 전압으로부터 제2 신호를 수신하도록 결합된 전치증폭기 - 상기 전치증폭기는 상기 제1 신호와 상기 제2 신호 사이의 차를 나타내는 한쌍의 신호를 출력하도록 구성됨 - ; 및
    상기 전치증폭기로부터 출력되는 상기 한쌍의 신호를 수신하고, 상기 한쌍의 신호가 나타내는 차에 따라 상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호를 발생하도록 결합된 차동 입력 래치
    를 포함하는 센스 증폭기.
  2. 제 1 항에 있어서,
    상기 센스 증폭기는 복수 상태 셀 비휘발성 메모리에 사용되는
    센스 증폭기.
  3. 제 1 항에 있어서,
    상기 차동 입력 래치에 결합되어, 상기 센스 증폭기에서 오프셋을 감소시키고 상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호를 제공하는 적어도 하나의 논리 소자
    를 더 포함하는 센스 증폭기.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 상태는 상기 메모리 셀의 적어도 하나의 전압 레벨을 포함하는
    센스 증폭기.
  5. 제 1 항에 있어서,
    상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호는 적어도 하나의 비트를 포함하는
    센스 증폭기.
  6. 제 1 항에 있어서,
    상기 전치증폭기는 적어도 하나의 접지된-게이트 금속-산화막 반도체(MOS) 트랜지스터를 포함하는
    센스 증폭기.
  7. 제 2 항에 있어서,
    다수의 비휘발성 메모리 셀 및 다수의 기준 전압에 다수의 센스 증폭기가 결합되어 있는
    센스 증폭기.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 기준 전압은 적어도 하나의 기준 셀에 의해 제공되는
    센스 증폭기.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 기준 전압은 상기 메모리 셀의 전압 레벨에 응답하여 선택되는
    센스 증폭기.
  10. 제 1 항에 있어서,
    상기 차동 입력 래치는 적어도 하나의 상태로 동작하는
    센스 증폭기.
  11. 제 1 항에 있어서,
    상기 차동 입력 래치는 상기 전치증폭기로부터 출력되는 한쌍의 신호를 상보형 MOS 논리 레벨을 가진 출력 신호로 변환하는
    센스 증폭기.
  12. 제 1 항에 있어서,
    상기 비휘발성 메모리의 하나의 메모리 셀로부터의 상기 제1 신호는 전압을 포함하는
    센스 증폭기.
  13. 제 1 항에 있어서,
    상기 전치증폭기는 3과 거의 동일한 계수에 의해 증폭된 적어도 하나의 출력 신호를 제공하는
    센스 증폭기.
  14. 제 1 항에 있어서,
    상기 차동 입력 래치는 한쌍의 교차-결합 인버터를 포함하고, 각각의 인버터는 다른 인버터에 결합된 그 출력을 가진
    센스 증폭기.
  15. 복수 상태 셀 비휘발성 메모리에 사용하기 위한 센스 증폭기에 있어서,
    상기 비휘발성 메모리의 메모리 셀로부터 제1 신호를 수신하고, 적어도 하나의 기준 전압으로부터 제2 신호를 수신하도록 결합된 전치증폭기 - 상기 전치증폭기는 상기 제1 신호와 상기 제2 신호 사이의 차를 나타내는 한쌍의 신호를 출력하도록 구성됨 - ; 및
    상기 전치증폭기로부터 출력되는 상기 한쌍의 신호를 수신하고, 상기 한쌍의 신호가 나타내는 차에 따라 상기 비휘발성 메모리의 상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호를 발생하도록 결합된 차동 입력 래치
    를 포함하는 센스 증폭기.
  16. 제 15 항에 있어서,
    상기 차동 입력 래치에 결합되어, 상기 센스 증폭기의 오프셋을 감소시키고 상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호를 제공하는 적어도 하나의 논리 소자
    를 더 포함하는 센스 증폭기.
  17. 제 15 항에 있어서,
    상기 전치증폭기는 적어도 하나의 접지된-게이트 금속-산화막 반도체(MOS) 트랜지스터를 포함하는
    센스 증폭기.
  18. 제 15 항에 있어서,
    상기 비휘발성 메모리의 상기 메모리 셀에 다수의 센스 증폭기가 결합되어 있는
    센스 증폭기.
  19. 제 15 항에 있어서,
    상기 전치증폭기는 레벨 시프팅을 수행하는
    센스 증폭기.
  20. 제 15 항에 있어서,
    상기 센스 증폭기는 4개의 상이한 임계전압을 가진 비휘발성 메모리를 지원하는 오프셋 및 공통 모드 입력 범위를 가진
    센스 증폭기.
  21. 제 19 항에 있어서,
    상기 전치증폭기는 3과 거의 동일한 계수에 의해 증폭된 적어도 하나의 출력 신호를 제공하는
    센스 증폭기.
  22. 제 15 항에 있어서,
    상기 센스 증폭기는 100 마이크로암페어와 거의 동일한 공칭 바이어스 전류를 가진
    센스 증폭기.
  23. 제 15 항에 있어서,
    상기 적어도 하나의 기준 전압은 적어도 하나의 기준 셀에 의해 제공되는
    센스 증폭기.
  24. 제 23 항에 있어서,
    상기 센스 증폭기에 의해 이용되는 상기 적어도 하나의 기준 전압은 상기 메모리 셀의 전압 레벨에 의해 결정되는
    센스 증폭기.
  25. 제 15 항에 있어서,
    상기 차동 입력 래치는 한쌍의 교차-결합 인버터를 포함하고, 각각의 인버터는 다른 인버터의 입력에 결합된 그 출력을 갖고 있고, 또한 각각의 인버터는 적어도 하나의 트랜지스터를 통해 스위칭되는 그 전원공급장치를 갖고 있는
    센스 증폭기.
  26. 제 15 항에 있어서,
    상기 차동 입력 래치는 적어도 하나의 상태로 동작하는
    센스 증폭기.
  27. 제 15 항에 있어서,
    상기 차동 입력 래치는 각각 제1 쌍의 논리 레벨을 가진 상기 전치증폭기로부터 출력되는 상기 한쌍의 신호를 제2 쌍의 논리 레벨을 가진 출력 신호로 변환하는
    센스 증폭기.
  28. 제 27 항에 있어서,
    상기 제2 쌍의 논리 레벨은 상보형 MOS 논리 레벨인
    센스 증폭기.
  29. 제 15 항에 있어서,
    상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호는 적어도 하나의 비트를 포함하는
    센스 증폭기.
  30. 제 15 항에 있어서,
    상기 비휘발성 메모리의 하나의 셀로부터의 상기 제1 신호는 전압을 포함하는
    센스 증폭기.
  31. 제 15 항에 있어서,
    상기 비휘발성 메모리의 하나의 셀로부터의 상기 제1 신호는 전류를 포함하는
    센스 증폭기.
  32. 복수 상태 셀 비휘발성 메모리에 사용하기 위한 센스 블록에 있어서,
    상기 센스 블록은 다수의 센스 증폭기를 포함하고, 상기 다수의 센스 증폭기 각각은,
    상기 비휘발성 메모리의 메모리 셀로부터 제1 신호를 수신하고, 적어도 하나의 기준 전압으로부터 제2 신호를 수신하도록 결합된 전치증폭기 - 상기 전치증폭기는 상기 제1 신호와 상기 제2 신호 사이의 차를 나타내는 한쌍의 신호를 출력하도록 구성됨 - ;
    상기 전치증폭기로부터 출력되는 상기 한쌍의 신호를 수신하고, 상기 한쌍의 신호가 나타내는 차에 따른 상태를 가진 래치된 출력 신호를 발생하도록 결합된 차동 입력 래치; 및
    상기 차동 입력 래치로부터의 상기 래치된 출력 신호를 수신하도록 결합되고, 상기 센스 증폭기의 오프셋을 감소시키고 상기 래치된 출력 신호의 상태에 따라 상기 메모리 셀의 적어도 하나의 상태를 나타내는 신호를 제공하도록 구성된 적어도 하나의 논리 소자
    를 포함하는 센스 블록.
  33. 제 32 항에 있어서,
    N-1개의 센스 증폭기들이 상기 비휘발성 메모리의 N가지의 상태를 디코드하고, 여기서, 상기 N은 2보다 크거나 동일한 정수인
    센스 블록.
  34. 제 32 항에 있어서,
    상기 전치증폭기는 적어도 하나의 접지된-게이트 MOS 트랜지스터를 포함하고,
    상기 차동 입력 래치는 적어도 한쌍의 교차-결합된 인버터를 포함하는
    센스 블록.
  35. 제 32 항에 있어서,
    상기 메모리 셀의 제1 임계전압 레벨에 대응하는 제1 기준(reference) - 여기서, 상기 제1 기준은 상기 임계전압 레벨을 상기 제1 기준에 비교하여 제1 결과를 출력하기 위한 제1 센스 증폭기에 연결됨 - ;
    상기 메모리 셀의 제2 임계전압 레벨에 대응하는 제2 기준 - 상기 제2 기준은 상기 임계전압 레벨을 상기 제2 기준에 비교하여 제2 결과를 출력하기 위한 제2 센스 증폭기에 연결됨 - ;
    상기 메모리 셀의 제3 임계전압 레벨에 대응하는 제3 기준 - 상기 제3 기준은 상기 임계전압 레벨을 상기 제3 기준에 비교하여 제3 결과를 출력하기 위한 제3 센스 증폭기에 연결됨 - ; 및
    상기 제1 결과를 수신하도록 연결되어, 상기 제1 결과에 응답하여 출력을 위해 상기 제2 결과와 상기 제3 결과 중 하나를 선택하는 선택기 회로
    를 더 포함하는 센스 블록.
  36. 제 35 항에 있어서,
    상기 제2 결과와 상기 제3 결과 중 선택된 하나의 결과 및 상기 제1 결과는 상기 메모리 셀의 전압 레벨을 나타내는
    센스 블록.
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