KR100455441B1 - 멀티레벨 플래쉬 메모리 셀 센싱 회로 - Google Patents

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KR100455441B1 KR10-2001-0087985A KR20010087985A KR100455441B1 KR 100455441 B1 KR100455441 B1 KR 100455441B1 KR 20010087985 A KR20010087985 A KR 20010087985A KR 100455441 B1 KR100455441 B1 KR 100455441B1
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Abstract

본 발명은 멀티레벨 플래쉬 메모리 셀의 센싱 회로에 관한 것으로, 플래쉬 메모리 셀과 그 소오스 단자에 캐패시터가 연결된 멀티레벨 플래쉬 메모리 셀의 캐패시터가 방전 상태에서 플로팅 게이트의 프로그램 또는 소거 상태를 판별할 수 있는 문턱 전압을 갖는 제 1 기준 셀과 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 소거 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 제 2 기준 셀과 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 프로그램 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 제 3 기준 셀을 설정하고 이들 각 셀을 기준으로 멀티레벨 플래쉬 메모리 셀의 4가지 상태를 센싱함으로써 멀티레벨 플래쉬 메모리 셀의 상태를 정확하게 센싱할 수 있는 멀티레벨 플래쉬 메모리 셀 센싱 회로가 제시된다.

Description

멀티레벨 플래쉬 메모리 셀 센싱 회로{Sensing circuit for multi level flash memory cell}
본 발명은 멀티레벨 플래쉬 메모리 셀 센싱 회로에 관한 것으로, 특히 플래쉬 메모리 셀과 그 소오스 단자에 캐패시터가 연결된 멀티레벨 플래쉬 메모리 셀의 캐패시터가 방전 상태에서 플로팅 게이트의 프로그램 또는 소거 상태를 판별할 수 있는 문턱 전압을 갖는 제 1 기준 셀과 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 소거 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 제 2 기준 셀과 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 프로그램 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 제 3 기준 셀을 설정하고 이들 각 셀을 기준으로 멀티레벨 플래쉬 메모리 셀의 4가지 상태를 센싱함으로써 멀티레벨 플래쉬 메모리 셀의 상태를 정확하게 센싱할 수 있는 멀티레벨 플래쉬 메모리 셀 센싱 회로에 관한 것이다.
다중 정보를 저장하기 위해 플래쉬 메모리 셀의 소오스 단자에 페로일렉트릭 (feroelectric) 물질을 유전체막으로 사용한 캐패시터를 연결하여 멀티레벨 플래쉬 메모리 셀을 구성하는데, 도 1에 그 단면도를 도시하였다.
반도체 기판(101)상에 N-웰(102) 및 P-웰(103)이 형성된다. 반도체 기판(101) 상부의 선택된 영역에 터널 산화막(104), 플로팅 게이트(105), 제 1 유전체막(106) 및 콘트롤 게이트(107)가 적층된 스택 게이트 구조가 형성된다. 불순물 이온 주입 공정에 의해 반도체 기판(101)의 선택된 영역에 소오스(108) 및 드레인(109)이 형성된다. 전체 구조 상부에 형성된 제 1 층간 절연막(110)의 소정 영역이 식각되어 소오스(108) 및 드레인(109)을 노출시키는 제 1 콘택 홀이 형성되고, 전도성 물질에 의해 매립되어 플러그(111)가 형성된다. 제 1 층간 절연막(110) 상부에 드레인(109)과 연결되도록 비트라인(112)이 형성되고, 소오스(108)와 연결되도록 패드(113)가 형성된다. 전체 구조 상부에 형성된 제 2 층간 절연막(114)의 소정 영역이 식각되어 패드(113)를 노출시키는 제 2 콘택홀이 형성된다. 제 2 콘택홀이 매립되도록 하부 전극(115)이 형성되고, 그 상부에 제 2 유전체막(116) 및 상부 전극(117)이 형성된다. 이때, 제 2 유전체막(116)은 플래쉬 메모리 소자의 장점인 전원 공급이 중단된 상태에서도 정보를 유지하기 위해서 일반적인 유전 물질이 아닌 PZT등과 같은 페로일렉트릭(feroelectric) 물질이 사용된다.
상기와 같이 플래쉬 메모리 셀의 소오스 단자와 연결되도록 페로일렉트릭 물질을 유전체막으로 사용하는 캐패시터를 구성함으로써 플로팅 게이트의 대전 여부와 캐패시터의 충전 여부에 따른 조합으로 셀당 2비트의 정보를 저장한다.
[표 1]은 플로팅 게이트의 상태와 캐패시터의 충전 여부에 따른 멀티레벨 플래쉬 메모리 셀의 상태를 나타낸다. 즉, 플로팅 게이트가 프로그램 상태이고, 캐패시터가 충전되어 있으면 "00"의 상태, 플로팅 게이트가 프로그램 상태이고, 캐패시터가 충전되어 있지 않으면 "01"의 상태를 갖는다. 또한, 플로팅 게이트가 소거 상태이고, 캐패시터가 충전된 상태이면 "10" 상태, 플로팅 게이트가 소거 상태이고,캐패시터가 충전되어 있지 않으면 "11" 상태를 갖는다.
플로팅 게이트 상태 캐패시터 충전 셀 상태
프로그램 : "-" 유 : "0" "00"
무 : "1" "01"
소거 : "+" 유 : "0" "10"
무 : "1" "11"
그런데, 상기한 셀의 정보 저장 상태를 어떻게 판단해야 할지는 아직 명확하게 제시되고 있지 않거나 그 절차가 매우 복잡하다.
본 발명의 목적은 플래쉬 메모리 셀과 이의 소오스 단자에 연결되도록 캐패시터를 구성한 멀티레벨 플래쉬 메모리 셀의 상태를 정확하게 판별할 수 있는 멀티레벨 플래쉬 메모리 셀의 센싱 회로를 제공하는데 있다.
도 1은 플래쉬 메모리 셀과 캐패시터로 구성된 멀티레벨 셀의 단면도.
도 2는 멀티레벨 플래쉬 메모리 셀의 상태에 따른 문턱 전압과 본 발명에 따른 센싱 회로에 적용되는 플래쉬 메모리 셀의 문턱 전압 특성을 나타낸 그래프.
도 3은 본 발명에 따른 플래쉬 메모리 셀과 그의 소오스 단자에 캐패시터가 연결되도록 구성한 멀티레벨 플래쉬 메모리 셀의 상태를 센싱하기 위한 센싱 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21 내지 23 : 제 1 내지 제 3 센스 증폭기
24 : NAND 게이트
M21 : 멀티레벨 플래쉬 메모리 셀
M22 내지 M24 : 제 1 내지 제 3 기준 셀
P21 및 P22 : 제 1 및 제 2 PMOS 트랜지스터
N21 내지 N24 : 제 1 내지 제 4 NMOS 트랜지스터
R21 내지 R24 : 제 1 내지 제 4 저항
본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 센싱 회로는 플래쉬 메모리 셀과 그의 소오스 단자에 캐패시터가 연결된 멀티레벨 플래쉬 메모리 셀과, 상기 멀티레벨 플래쉬 메모리 셀의 상태를 제 1 기준 셀과 비교하기 위한 제 1 센스 증폭기와, 상기 멀티레벨 플래쉬 메모리 셀의 상태를 제 2 기준 셀과 비교하기 위한 제 2 센스 증폭기와, 상기 멀티레벨 플래쉬 메모리 셀의 상태를 제 3 기준 셀과 비교하기 위한 제 3 센스 증폭기과, 센싱 인에이블 신호와 상기 제 1 센스 증폭기의 출력 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호 및 그 반전 신호에 따라 전원 전압을 각각 공급하기 위한 제 1 및 제 2 스위칭 수단과, 상기 제 1 스위칭 수단을 통해 공급된 전원 전압에 따라 상기 제 2 기준 셀과 상기 멀티레벨 플래쉬 메모리 셀을 상기 제 2 센스 증폭기에 연결시키기 위한 제 3 스위칭 수단과, 상기 제 2 스위칭 수단을 통해 공급된 전원 전압에 따라 상기 제 3 기준 셀과 상기 멀티레벨 플래쉬 메모리 셀을 상기 제 3 센스 증폭기에 연결시키기 위한 제 4 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
한편, 상기 제 1 기준 셀은 상기 멀티레벨 플래쉬 메모리 셀의 캐패시터가 방전 상태에서 플로팅 게이트의 프로그램 또는 소거 상태를 판별할 수 있는 문턱 전압을 갖는 것을 특징으로 하고, 상기 제 2 기준 셀은 상기 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 소거 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 것을 특징으로 하며, 상기 제 3 기준 셀은 상기 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 프로그램 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 멀티레벨 플래쉬 메모리 셀의 상태에 따른 문턱 전압과 본 발명에 따른 센싱 회로에 적용되는 플래쉬 메모리 셀의 문턱 전압 특성을 나타낸 그래프이다.
도시된 바와 같이 캐패시터가 방전 상태이고 플로팅 게이트가 소거 상태인 셀은 A와 같은 특성 곡선을 갖으며, 캐패시터가 방전 상태이고 플로팅 게이트가 프로그램 상태인 셀은 B와 같은 특성 곡선을 갖는다. 즉, A의 특성 곡선을 갖는 셀은 플로팅 게이트가 소거 상태이고 캐패시터가 방전된 상태이므로 셀의 상태가 "11"로 표시되며, B의 특성 곡선을 갖는 셀은 플로팅 게이트가 프로그램 상태이고 캐패시터가 방전된 상태이므로 셀의 상태가 "01"로 표시된다. 상기 상태에서 캐패시터에 전하가 충전되면 A 곡선은 C로 이동할 것이고, B의 곡선은 D로 이동할 것이다. 즉, C의 특성 곡선을 갖는 셀은 플로팅 게이트가 프로그램 상태이고 캐패시터가 충전 상태이므로 셀의 상태가 "10"으로 표시되고, D의 특성 곡선을 갖는 셀은 플로팅 게이트가 프로그램 상태이고 캐패시터가 충전 상태이므로 셀의 상태가 "00"으로 표시된다. 상기 A 내지 D의 특성 곡선은 플로팅 게이트의 소거 및 프로그램 상태와 그 상태에서 소오스에 소정의 전압을 인가한 상태와 같은 일반적인 플래쉬 메모리 셀의 특성 곡선을 갖는다. 상기 각 곡선의 경우 게이트 전압은 설명의 편의를 위해 예를들면 A의 경우 1V, B의 경우 3V, C의 경우 5V, 그리고 D의 경우 7V를 각각 유지한다.
상기와 같은 특성 곡선 사이에 그 중간의 특성 곡선을 갖도록 문턱 전압을 조절한 셀을 배치한다. 즉, 곡선 C와 B 사이에 곡선 E의 특성을 갖는 셀을 배치하고, 곡선 A와 C 사이에 곡선 F의 특성을 갖는 셀을 배치하며, 곡선 B와 D 사이에곡선 G의 특성을 갖는 셀을 배치한다. 따라서, 곡선 E의 특성을 갖는 셀은 플로팅 게이트가 소거 상태이고 캐패시터가 충전 상태인 특성 곡선과 플로팅 게이트가 프로그램 상태이고 캐패시터가 방전 상태인 특성 곡선 사이의 문턱 전압, 예를들어 4V의 문턱 전압을 갖는다. 그리고, 곡선 F의 특성을 갖는 셀은 플로팅 게이트가 소거 상태이고 캐패시터가 방전 상태인 특성 곡선과 플로팅 게이트가 소거 상태이고 캐패시터가 충전 상태인 특성 곡선 사이의 문턱 전압, 예를들어 2V의 문턱 전압을 갖는다. 또한, 곡선 G의 특성을 갖는 셀은 플로팅 게이트가 프로그램 상태이고 캐패시터가 방전 상태인 특성 곡선과 플로팅 게이트가 프로그램 상태이고 캐패시터가 충전 상태인 특성 곡선 사이의 문턱 전압, 예를들어 6V의 문턱 전압을 갖는다.
상기 E, F 및 G의 특성 곡선을 갖는 셀의 문턱 전압은 캐패시터의 대전 전압(VB)만큼의 백바이어스를 고려하여 조절되어야 한다.
도 3은 본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 센싱 회로도로서, 그 구성을 설명하면 다음과 같다. 본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 상태를 센싱하기 위해서는 도 2에서 설명된 E, F 및 G의 특성 곡선을 갖는 셀을 기준 셀로 한다. 즉, 멀티레벨 플래쉬 메모리 셀의 4가지 상태를 센싱하기 위해 3가지의 기준 셀이 필요한데, 멀티레벨 플래쉬 메모리 셀의 캐패시터가 방전 상태에서 플로팅 게이트의 프로그램 또는 소거 상태를 판단하기 위한 기준이 되는 제 1 기준 셀과, 플로팅 게이트가 소거 상태에서 캐패시터의 충전 또는 방전 상태를 판단하기 위한 기준이 되는 제 2 기준 셀과, 플로팅 게이트가 프로그램 상태에서 캐패시터의충전 또는 방전 상태를 판단하기 위한 기준이 되는 제 3 기준 셀이 필요하다. 여기서, 제 1 기준 셀은 도 2의 E의 특성 곡선을 갖는 셀로 구성하고, 제 2 기준 셀은 도 2의 F의 특성 곡선을 갖는 셀로 구성하며, 제 3 기준 셀은 도 2의 G의 특성을 갖는 셀로 구성한다.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 제 1 저항(R21)이 접속되고, 제 1 노드(Q21)와 접지 단자(Vss) 사이에 플래쉬 메모리 셀과 그 소오스 단자에 캐패시터가 연결된 메인 멀티레벨 플래쉬 메모리 셀(M21)이 접속된다. 전원 단자(Vcc)와 제 2 노드(Q22) 사이에 제 2 저항(R22)이 접속되고, 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 1 기준 셀(M22)가 접속된다. 전원 단자(Vcc)와 제 3 노드(Q23) 사이에 제 3 저항(R23)이 접속되고, 제 3 노드(Q23)와 접지 단자(Vss) 사이에 제 2 기준 셀(M23)이 접속된다. 전원 단자(Vcc)와 제 4 노드(Q24) 사이에 제 4 저항(R24)이 접속되고, 제 4 노드(Q24)와 접지 단자(Vss) 사이에 제 3 기준 셀(M24)이 접속된다. 상기 제 1 기준 셀(M22)은 멀티레벨 플래쉬 메모리 셀의 캐패시터가 방전된 상태에서 플로팅 게이트의 프로그램 또는 소거 상태를 판단할 수 있는 도 2의 E의 특성 곡선을 갖도록 문턱 전압을 조절한 셀로 구성한다. 그리고, 제 2 기준 셀(M23)은 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 소거 상태에서 캐패시터의 충전 또는 방전 상태를 판단할 수 있는 도 2의 F의 특성 곡선을 갖도록 문턱 전압을 조절한 셀로 구성한다. 또한, 제 3 기준 셀(M24)은 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 프로그램 상태에서 캐패시터가 충전 또는 방전 상태를 판단할 수 있는 도 2의 G의 특성 곡선을 갖도록 문턱 전압을 조절한 셀로 구성한다. 제 1 센스 증폭기(21)는 멀티레벨 플래쉬 메모리 셀(M21)의 상태에 따른 제 1 노드(Q21)의 전위와 제 1 기준 셀(M22)에 따른 제 2 노드(Q22)의 전위를 비교한다. NAND 게이트(24)는 센싱 인에이블 신호(SAEN)와 제 1 센스 증폭기(21)의 출력 신호를 입력하고 논리 조합하여 그 결과를 출력한다. 전원 단자(Vcc)와 제 5 노드(Q25) 사이에 접속된 제 1 PMOS 트랜지스터(P21)는 NAND 게이트(24)의 출력 신호에 따라 구동되며, 전원 단자(Vcc)와 제 6 노드(Q26) 사이에 접속된 제 2 PMOS 트랜지스터(P22)는 NAND 게이트(24)의 출력 신호가 인버터(I21)를 통해 반전된 신호에 의해 구동된다. 제 5 노드(Q25)의 전위에 따라 제 1 노드(Q21)와 제 2 센스 증폭기(22) 사이에 접속된 제 1 NMOS 트랜지스터(N21) 및 제 3 노드(Q23)와 제 2 센스 증폭기(22) 사이에 접속된 제 2 NMOS 트랜지스터(N22)가 구동된다. 그리고, 제 6 노드(Q26)의 전위에 따라 제 1 노드(Q21)와 제 3 센스 증폭기(23) 사이에 접속된 제 3 NMOS 트랜지스터(N23) 및 제 4 노드(Q24)와 제 3 센스 증폭기(23) 사이에 접속된 제 4 NMOS 트랜지스터(N24)가 구동된다. 제 2 센스 증폭기(22)는 제 1 NMOS 트랜지스터(N21)를 통한 멀티레벨 플래쉬 메모리 셀(M21)의 상태에 따른 제 1 노드(Q21)의 전위와 제 2 NMOS 트랜지스터(N22)를 통한 제 2 기준 셀(M23)에 따른 제 3 노드(Q23)의 전위를 비교한다. 제 3 센스 증폭기(23)는 제 3 NMOS 트랜지스터(N23)를 통한 멀티레벨 플래쉬 메모리 셀(M21)의 상태에 따른 제 1 노드(Q21)의 전위와 제 4 NMOS 트랜지스터(N24)를 통한 제 3 기준 셀(M24)에 따른 제 4 노드(Q24)의 전위를 비교한다.
상기와 같이 구성되는 본 발명에 따른 멀티레벨 플래쉬 메모리 셀 센싱 회로의 구동 방법을 설명하면 다음과 같다.
멀티레벨 플래쉬 메모리 셀(M21)을 센싱하기 위해 센싱 인에이블 신호(SAEN)가 하이 상태로 인가되면, 멀티레벨 플래쉬 메모리 셀(M21)의 상태에 따른 제 1노드(Q21)의 전위와 제 1 기준 셀(M22)의 상태에 따른 제 2 노드(Q22)의 전위를 제 1 센스 증폭기(21)가 비교하고 그 결과를 출력한다. 제 1 센스 증폭기(21)의 비교 결과 제 1 노드(Q21)의 전위가 제 2 노드(Q22)의 전위보다 높으면, 멀티레벨 플래쉬 메모리 셀(M21)이 프로그램 상태인 것으로 판단하여 로우 상태의 신호를 출력한다(SAOUT1). 그러나, 제 1 노드(Q21)의 전위가 제 2 노드(Q22)의 전위보다 낮으면 멀티레벨 플래쉬 메모리 셀(M21)이 소거 상태인 것으로 판단하여 하이 상태의 신호를 출력한다(SAOUT1).
제 1 센스 증폭기(21)의 출력 신호(SAOUT1)는 하이 상태의 센싱 인에이블 신호(SAEN)와 함께 NAND 게이트(24)에 입력되어 논리 조합된다. 즉, 멀티레벨 플래쉬 메모리 셀(M21)이 프로그램 상태로 판단하여 제 1 센스 증폭기(21)의 출력 신호(SAOUT)가 로우 상태로 출력되면 NAND 게이트(24)는 하이 상태의 신호를 출력한다. 그러나, 멀티레벨 플래쉬 메모리 셀(M21)이 소거 상태로 판단하여 제 1 센스 증폭기(21)의 출력 신호(SAOUT)가 하이 상태로 출력되면 NAND 게이트(24)는 로우 상태의 신호를 출력한다.
멀티레벨 플래쉬 메모리 셀(M21)이 소거 상태로서 NAND 게이트(22)의 출력 신호가 로우 상태이면 제 1 PMOS 트랜지스터(P21)이 턴온되고, 제 1 인버터(I21)에의해 반전되어 제 2 PMOS 트랜지스터(P22)가 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P21)를 통해 전원 전압(Vcc)이 제 5 노드(Q25)로 공급되어 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)가 턴온된다. 따라서, 제 2 센스 증폭기(22)가 멀티레벨 플래쉬 메모리 셀(M21)의 상태에 따른 제 1 노드(Q21)의 전위와 제 2 기준 셀(M23)에 따른 제 3 노드(Q23)의 전위를 비교하여 그 결과를 출력한다. 즉, 제 2 센스 증폭기(22)의 출력 신호(SAOUT2)가 하이 상태인 경우 멀티레벨 플래쉬 메모리 셀(M21)은 플로팅 게이트가 소거 상태이고 캐패시터가 방전된 상태로 판별하고, 제 2 센스 증폭기(22)의 출력 신호(SAOUT2)가 로우 상태인 경우 멀티레벨 플래쉬 메모리 셀(M21)은 플로팅 게이트가 소거 상태이고 캐패시터가 충전된 상태로 판별한다.
멀티레벨 플래쉬 메모리 셀(M21)이 프로그램 상태로서 NAND 게이트(24)의 출력 신호가 하이 상태이면 제 1 PMOS 트랜지스터(P21)가 턴오프되고, 제 1 인버터(I21)에 의해 로우 상태로 반전되어 제 2 PMOS 트랜지스터(P22)가 턴온된다. 턴온된 제 2 PMOS 트랜지스터(P22)를 통해 전원 전압(Vcc)이 제 6 노드(Q26)로 공급되어 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)가 턴온된다. 따라서, 제 3 센스 증폭기(23)가 멀티레벨 플래쉬 메모리 셀(M21)의 상태에 따른 제 1 노드(Q21)의 전위와 제 3 기준 셀(M24)에 따른 제 4 노드(Q24)의 전위를 비교하여 그 결과를 출력한다. 즉, 제 3 센스 증폭기(23)의 출력 신호(SAOUT3)가 하이 상태인 경우 멀티레벨 플래쉬 메모리 셀(M21)은 플로팅 게이트가 프로그램 상태이고 캐패시터가 방전된 상태로 판별하고, 제 3 센스 증폭기(23)의 출력 신호(SAOUT3)가 로우 상태인 경우 멀티레벨 플래쉬 메모리 셀(M21)은 플로팅 게이트가 프로그램 상태이고 캐패시터가 충전된 상태로 판별한다.
여기서, 제 1 기준 셀(M22)에 연결된 제 2 노드(Q22)에는 지연 수단이 접속되어 소정의 시간 지연을 이용하여 멀티레벨 플래쉬 메모리 셀(M21)로부터 격리시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀과 그 소오스 단자에 캐패시터가 연결된 멀티레벨 플래쉬 메모리 셀의 캐패시터가 방전 상태에서 플로팅 게이트의 프로그램 또는 소거 상태를 판별할 수 있는 문턱 전압을 갖는 제 1 기준 셀과 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 소거 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 제 2 기준 셀과 멀티레벨 플래쉬 메모리 셀의 플로팅 게이트가 프로그램 상태에서 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 제 3 기준 셀을 설정하고 이들 각 셀을 기준으로 멀티레벨 플래쉬 메모리 셀의 4가지 상태를 센싱함으로써 멀티레벨 플래쉬 메모리 셀의 상태를 정확하게 센싱할 수 있다.

Claims (8)

  1. 플래쉬 메모리 셀;
    상기 플래쉬 메모리 셀의 소오스 단자와 접지전압원 사이에 접속된 캐패시터;
    상기 캐패시터가 방전된 상태에서 상기 플래쉬 메모리 셀의 플로팅 게이트의 상태를 판별하기 위하여 상기 플래쉬 메모리 셀과 제 1 기준 셀을 비교하기 위한 제 1 센스 증폭기;
    상기 플로팅 게이트가 소거 상태에서 상기 캐패시터의 충전 또는 방전 상태를 판별하기 위하여 상기 플래쉬 메모리 셀과 제 2 기준 셀을 비교하기 위한 제 2 센스 증폭기;
    상기 플로팅 게이트가 프로그램 상태에서 상기 캐패시터의 충전 또는 방전 상태를 판별하기 위하여 상기 플래쉬 메모리 셀과 제 3 기준 셀을 비교하기 위한 제 3 센스 증폭기;
    센싱 인에이블 신호와 상기 제 1 센스 증폭기의 출력신호를 논리 조합하여 상기 플로팅 게이트가 소거 상태인 경우 제 1 레벨의 신호를 출력하고, 상기 플로팅 게이트가 프로그램 상태인 경우 상기 제1 레벨의 반전 신호인 제 2 레벨의 신호를 출력하는 논리 수단;
    상기 제 1 레벨의 신호에 의해 동작하여 전원전압을 공급하는 제 1 스위칭 수단;
    상기 제 2 레벨의 신호에 의해 동작하여 전원전압을 공급하는 제2 스위칭 수단;
    상기 플로팅 게이트가 소거 상태인 경우 상기 제 1 스위칭 수단을 통해 공급된 전원전압에 의해 동작하여 상기 제 2 기준 셀과 상기 제 2 센스 증폭기의 제 1 입력단을 연결시키는 제 3 스위칭 수단;
    상기 플로팅 게이트가 소거 상태인 경우 상기 제 1 스위칭 수단을 통해 공급된 전원전압에 의해 동작하여 상기 플래쉬 메모리 셀과 상기 제 2 센스 증폭기의 제 2 입력단을 연결시키는 제 4 스위칭 수단;
    상기 플로팅 게이트가 프로그램 상태인 경우 상기 제 2 스위칭 수단을 통해 공급된 전원전압에 의해 상기 제 3 기준 셀과 상기 제 3 센스 증폭기의 제 1 입력단을 연결시키는 제 5 스위칭 수단; 및
    상기 플로팅 게이트가 프로그램 상태인 경우 상기 제 2 스위칭 수단을 통해 공급된 전원전압에 의해 상기 플래쉬 메모리 셀과 상기 제 3 센스 증폭기의 제 2 입력단을 연결시키는 제 6 스위칭 수단을 포함하는 멀티레벨 플래쉬 메모리 셀 센싱회로.
  2. 제 1 항에 있어서,
    상기 제 1 기준 셀은 상기 캐패시터가 방전 상태에서 상기 플로팅 게이트의 프로그램 또는 소거 상태를 판별할 수 있는 문턱 전압을 갖는 멀티레벨 플래쉬 메모리 셀 센싱 회로.
  3. 제 1 항에 있어서,
    상기 제 2 기준 셀은 상기 플로팅 게이트가 소거 상태에서 상기 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 멀티레벨 플래쉬 메모리 셀 센싱 회로.
  4. 제 1 항에 있어서,
    상기 제 3 기준 셀은 상기 플로팅 게이트가 프로그램 상태에서 상기 캐패시터의 충전 또는 방전 상태를 판별할 수 있는 문턱 전압을 갖는 멀티레벨 플래쉬 메모리 셀 센싱 회로.
  5. 제 1 항에 있어서,
    상기 논리 수단은 NAND 게이트인 멀티레벨 플래쉬 메모리 셀 센싱 회로.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위칭 수단은 각각 PMOS 트랜지스터인 멀티레벨 플래쉬 메모리 셀 센싱 회로.
  7. 제 1 항에 있어서,
    상기 제 3 및 제 4 스위칭 수단은 각각 NMOS 트랜지스터인 멀티레벨 플래쉬 메모리 셀 센싱 회로.
  8. 제 1 항에 있어서, 상기 제 5 및 제 6 스위칭 수단은 각각 NMOS 트랜지스터인 멀티레벨 플래쉬 메모리 셀 센싱 회로.
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