KR20010075543A - 반도체 장치 - Google Patents

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KR20010075543A
KR20010075543A KR1020017004188A KR20017004188A KR20010075543A KR 20010075543 A KR20010075543 A KR 20010075543A KR 1020017004188 A KR1020017004188 A KR 1020017004188A KR 20017004188 A KR20017004188 A KR 20017004188A KR 20010075543 A KR20010075543 A KR 20010075543A
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기요 이또
가즈오 나까자또
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
추후보충
히다찌 유럽 리미티드
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Abstract

종래의 대용량 DRAM(Dynamic Random Access Memory) 동작은 메모리 셀의 판독 신호 전압이 낮기때문에, 동작시 불안정해지기 쉽다. 메모리 셀에 충분한 이득을 부여함으로써 신호 전압이 증가된다면, 그 결과 메모리 셀 영역이 증가하게 된다. 따라서, 안정되게 동작하고, 작은 영역을 가지며, RAM으로서 동작할 수 있는 메모리 셀이 희망되어져왔다. 예를 들어, 본 발명의 메모리 셀은 정보 전압을 보유하기 위한 MOS 트랜지스터와, 정보 전압을 제공하기 위한 기입 전압(예를 들어, 터널 트랜지스터)과, 게이트 전압을 제어하기 위한 캐패시터를 포함한 3-차원 구조를 가져서, 고속으로 안정되게 동작하는 반도체 장치를 낮은 비용으로 구현할 수 있다. 또한, 불휘발성 RAM 기능을 가질 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
반도체 메모리는 크게 RAM(랜덤 액세스 메모리)과 ROM(판독 전용 메모리)으로 분류될 수 있다. 이들 중, 컴퓨터용의 주 메모리로서 가장 많이 사용되고 있는 타입이 다이나믹 RAM(DRAM)이다. 정보를 기억하기 위한 메모리 셀은 캐패시터와, 내부에 저장되어 있는 전하를 판독하기 위한 판독 트랜지스터를 포함하고 있다. 현재, RAM으로서 최소수의 구성 소자로 실현되는 이 메모리는 대규모용으로 적합하다. 따라서, 상대적으로 저 비용으로 대량 생산되어 왔다. 그러나, RAM에서의 문제점은 그들의 동작이 불안정하다는 것이다. 불안정성의 가장 큰 요인은 메모리 셀 자체가 증폭 능력이 없어 메모리 셀로부터 판독된 신호 전압이 낮아지게 되어, 메모리 셀의 동작이 여러 잡음에 감응한다는 것이다. 또한, 캐패시터에 기억된 정보 전하가 메모리 셀에 존재하는 pn 접합(누설) 전류에 의해 소실된다는 것이다. 그러므로, 기억된 정보는 메모리 셀이 정보가 소실되기 전에 주기적으로 그 자체를 리프레시(재기입)하도록 함으로써 보존된다. 이 주기가 리프레싱 기간으로 알려져 있으며, 현재는 약 100ms이지만, 기억 용량이 증가됨에 따라 증가되어야 할 것이다. 따라서, 누설 전류를 억제시킬 필요가 있지만, 이는 소자가 미세해질수록 점점 더 어려워지고 있다. 이러한 문제를 해결하기 위한 메모리가 ROM, 특히 플러시 메모리이다. 플러시 메모리는 알려진 바와 같이, DRAM 셀만큼 또는 훨씬 더 작으며, 그 신호 전압은 메모리 셀에서 이득을 갖기 때문에 높아, 결과적으로 동작이 안정하다. 또한, 절연막으로 둘러싸인 기억 노드에 메모리 전하들이 저장되므로, DRAM과는 달리 pn 접합 전류가 없어, 리프레싱을 행할 필요가 없다. 그러나, 전하를 축적하기 위한 기억 노드에는 매우 미약한 터널 전류가 흐르므로, 기입하는 데 장시간이 걸린다. 또한, 반복된 기입에 의해 절연층에 전류가 강제로 흐르게 되어, 절연층이 점차로 열화되어 결국에는 도통층으로 변환되어 정보를 기억할 수 없게 된다. 그러므로, 통상적인 기입 횟수를 상업 제품의 경우 100,000회로 제한하고 있다. 따라서, 플러시 메모리를 RAM으로는 사용할 수 없다. 이와 같이, DRAM과 플러시 메모리 모두 대용량의 메모리이지만, 이들 각각은 그 자신들의 장점과 단점을 갖고 있으므로, 그들을 사용함에 있어 그들이 갖는 적합한 특징을 이용하도록 차별화시켜야 할 것이다.
본 발명은 고 신뢰성을 갖는 대형 캐패시터 반도체 메모리 장치에 관한 것이다.
도 1은 본 발명의 제1 실시예인 메모리 셀의 회로도.
도 2는 본 발명의 제1 실시예인 메모리 셀의 동작 타이밍 차트.
도 3은 본 발명의 제1 실시예인 메모리 셀의 노드 전압 차트.
도 4는 본 발명에 따른 메모리 셀 어레이의 회로도.
도 5는 본 발명에 따른 메모리 셀 어레이의 동작 타이밍 차트.
도 6은 본 발명에 적용가능한 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 CMOS 감지 증폭기를 도시한 도면.
도 7은 본 발명에 적용가능한 데이터 제어 셀로 구성된 레지스터를 도시한 도면.
도 8은 본 발명에 따른 메모리 셀의 단자 전압을 제어하기 위한 회로 시스템을 도시한 도면.
도 9는 본 발명에 따른 메모리 셀의 단자 전압을 제어하기 위한 다른 회로시스템을 도시한 도면.
도 10은 본 발명에 따른 메모리 셀의 단자 전압을 제어하는 동작 타이밍 차트.
도 11은 본 발명에 따른 메모리 셀의 불휘발적(nonvolatile) 동작의 동작 타이밍 차트.
도 12는 본 발명의 제2 실시예인 메모리 셀의 회로도.
도 13은 본 발명의 제2 실시예인 메모리 셀의 동작 타이밍 차트.
도 14는 본 발명의 실시예의 터널 트랜지스터의 개략적 단면도.
도 15는 메모리 셀내의 기입 트랜지스터의 필요한 임계 전압을 설명하는 전류 및 전압 특성을 도시한 도면.
도 16은 본 발명의 제1 실시예인 메모리 셀의 평면도.
도 17은 본 발명의 제1 실시예인 메모리 셀의 단면도.
도 18은 본 발명의 제1 실시예인 메모리 셀의 다른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
N : 메모리 셀의 메모리 노드
WL : 워드 라인
DL : 데이터 라인
본 발명의 목적은 RAM으로서 동작할 수 있으며 이득을 갖는 소형 메모리 셀과, 이들 셀을 이용하는 반도체 메모리 장치를 제공하는 데 있다. 본 발명의 다른 목적은 기억(메모리) 노드에 pn 접합 전류가 존재하지 않는 메모리 셀 구조를 가져 약 10년 동안 보존할 수 있는 불휘발성 RAM을 제공하는 데 있다.
상기 목적을 달성하기 위해, 메모리 셀은 도시된 바와 같이, 예를 들어, 2개의 트랜지스터와 하나의 캐패시터로 구성되며, 제1 실시예의 메모리 셀의 회로도 및 그 동작 타이밍을 도 1 및 도 2에서 도시하고 있다. 이와 같이, 메모리 셀은 판독 트랜지스터 QR, 기입 트랜지스터 QW, 및 메모리 셀 노드 N의 전압을 제어하기 위한 커플링 캐패시터 C로 이루어진다. C의 전극 중 한 단과 QW의 게이트는 워드 라인 WL에 접속되고, QR 및 QW의 한 단은 데이터 라인에 접속된다. 여기서, QR은 예를 들어, N채널 MOS 트랜지스터(이하, MOSFET라 함)인 것으로 한다. 또한, QW는 MOSFET로 구성될 수 있지만, 후술될 바와 같이 터널 현상을 이용하는 트랜지스터(이하, 터널 트랜지스터라 함)를 사용할 수 있다. 터널 트랜지스터의 경우에는, 단자명을 설명 편의 상 MOSFET와 동일하게 붙일 것이다. 따라서, 노드 N에 접속된 단자는 소스(또는 드레인)라 명명될 것이고, 데이터 라인 DL에 접속된 단자는 드레인(또는 소스)이라 명명될 것이고, 워드 라인 WL에 접속된 단자는 게이트라 명명될 것이다. 이러한 메모리 셀에서는, 캐패시터 C가 존재하므로, 메모리 노드 N의 전압을 워드 라인 전압에 따라 변화시킬 수 있다. 그러므로, 선택을 위한 다른 트랜지스터를 제공하는 불편함이 없이도, 메모리 셀을 선택할 수 있어, 소형의 메모리 셀을 구현할 수 있다. 특히 후술될 바와 같이, 종형 또는 횡형 트랜지스터를 QW로서 사용하고 C 및/또는 QR을 3차원으로 구성하면, 사이즈 축소의 이점은 더욱 효과적이 될 것이다. 후술될 바와 같이, 면적을 약 절반으로 하고 표면이 하나의 MOSFET와 하나의 캐패시터를 구비하는 공지의 DRAM 셀보다 적게 러그(rug)되는 메모리 셀을 적은 수의 마스크로 제조하는 것이 가능하다. 그러므로, 메모리 칩의 제조가 보다 용이해지고 비용이 절감된다. 또한, QW가 터널 트랜지스터이면, 메모리 셀 내의 메모리 노드는 절연층으로 둘러싸인 구조를 갖게 되어, DRAM 셀의 경우에서와는 달리 실제로 pn 접합 전류나 소프트 에러로 인한 누설 전류의 문제는 없을 것이다. 그러므로, 메모리 셀이 선택되지 않을 때 메모리 노드에서 QW를 통해 데이터 라인으로 흐르는 전류(소위 MOSFET의 서브 임계 전류)를, 임계 전압(VTW)을 충분히 높게 설정함으로써 충분히 저 레벨로 억제시킬 수 있으므로 데이터 보유 기간이 연장된다. 그러므로, 매우 긴 리프레싱 기간을 갖거나 실질적으로 리프레싱을 필요로 하지 않는 불휘발성 동작을 하는 DRAM 동작의 실현이 가능하다.
본 발명의 실시예들을 이하에서 도면을 참조하면서 기술하기로 한다. 부연하자면, 본 발명의 명세서에서는, N은 메모리 셀의 메모리 노드를, WL은 워드 라인을, DL은 데이터 라인을 나타낸다. 워드 라인 WL에는 3진 레벨의 워드 전압 펄스가 입력된다. 따라서, 비선택 시에는 네거티브 전압 -VB가 인가되고, 판독 시에는 VR이 인가되고, 기입 또는 재기입 시에는 VW가 인가된다. 판독은 기입 트랜지스터 QW를 비도통으로 유지시킴으로써 행해진다. 그러므로, 판독 전압 VR은 QW의 임계 전압 VTW(QW가 도통을 하기 시작할 때의 소스 전압을 참조한 게이트 전압)보다 작게 되도록 선택된다. 또한, 기입 전압 VW는 VDD + VTW보다 작지 않도록 선택된다. 이는 VTW의 영향없이 셀 노드 N에 2진 정보(1 또는 0)에 정합하는 기입 전압(VDD 또는 0V)기입하기 위함이다. 기입 동작이 완료되어 워드 전압을 VW에서 VB로 변경함으로써 비선택 상태로의 시프트가 달성되면, 커플링 캐패시터 C는 네거티브측으로 노드 N에 기입된 전압(VDD 또는 0V)의 시프팅을 행한다. 이는 워드 전압의 전압 진폭이 증가하여 노드 N의 전압이 네거티브측으로 보다 많이 시프트되는 것으로 예상되어 비선택 상태의 워드 전압이 -VB인 네거티브값으로 설정된다. 네거티브측으로 시프트된 노드 N의 전압이 QR의 임계 전압 VTR보다 작게 설정되면, 비선택된 셀의 QR은 비도통으로 될 것이다. 물론, QW도 QW의 게이트 전압이 -VB이므로 비도통으로 될 것이다. 그러므로,동일 데이터 라인 DL에 접속된 다른 메모리 셀이 선택되고 그 데이터 라인이 VDD와 0V 사이의 임의 전압을 취하더라도, 복수의 비선택된 셀 각각의 QR이 비도통이 되므로 비선택된 셀 중 어느 것도 선택된 셀이 악영향을 주지 않을 것이다. 여기서, 소스 전압 제어 회로는 판독 동작 및 기입(또는 재기입) 동작에 따라 QR의 소스 라인 SL의 전압을 제어한다.
QR의 도통 상태는 판독시 SL을 0V로 고정하고, 기입시 적절한 포지티브 전압을 SL로 릴리스(release)하거나 피드(feeding)함으로써 제어된다. 이렇게 하면 데이터 라인 DL으로부터 노드 N으로 고전압 VDD를 인가하는 것을 포함하여 기입(또는 재기입)시 발생되는 다음과 같은 문제점을 해결할 수 있다. 예를 들어 SL이 0V로 고정된 경우를 가정하자. VDD의 D.C 전압이 데이터 라인으로부터 노드 N으로 인가되면, 판독 트랜지스터 QR가 도통되고, 도통 전류가 연속적으로 흘러 전력 소모가 증가된다. 또는 데이터 라인에 의해 보유된 부동 전압 VDD를 노드에 인가하는 재기입의 경우, QR의 최종 도통 상태는 방전이 정지되는 VTR의 레벨 정도로 강하될 때까지 데이터 라인 및 노드 N으로부터 방전된다. 이러한 감소된 전압이 노드 N에 기입되면, 메모리 셀의 고전압측의 전압 마진이 크게 강하된다. 이러한 문제점은 예를 들어 SL을 릴리스 상태(0V의 부동 전압)로 되게 함으로써 해결된다. 이 경우, 또한 QR이 도통 상태가 되어 SL을 충전하기 시작하지만, SL의 기생 용량(incidental capacity) CSL이 데이터 라인의 기생 용량 CD에 비해 무시해도 좋을 정도로 적을 경우, SL 전압은 VDD-VTR로 급속히 충전되어 QR을 비도통 상태로 만든다. CSL << CD이기 때문에, 데이터 라인의 전압은 실질적으로 VDD 레벨로 남게 되며 이러한 전압은 기존과 마찬가지로 노드 N으로 기입된다. 그러므로, 상술된 바와 같은 QR을 통한 연속적인 전류의 흐름도 메모리 셀의 고전압측의 전압 마진의 감소도 없다.
도 1을 참조하여, 기입, 보유 및 판독 동작을 보다 상세히 설명하기로 한다.
어떠한 메모리도 전혀 선택되지 않는 상태에서, 프리차징 회로는 DRAM에서와 같은 부동 VDD 상태로 데이터 라인을 배치한다고 가정한다. 즉, VDD로 프리차지된다. 또한, 기입 또는 재기입시에 소스 라인 SL이 미리 고정된 0V 전압으로부터 부동 0V로 변화된다고 가정하면, CSL은 CD보다 상당히 작다.
(1) 기입 동작
워드 전압의 오프(OFF) 상태 전압인 -VB로의 강하 처리시에, 셀 노드 N으로 기입된 정보 전압(VDD 또는 0)은 셀 용량 C으로부터 용량 결합에 의해 영향을 받아 최종 전압이 된다. 여기서, 고전압 VDD 및 저전압 0V이 각각 기입되는 경우 VN(H) 및 VN(L)은 노드 N의 최종 전압이라고 가정한다. 그러므로, VN(H) 또는 VN(L)은 비선택 셀의 노드 전압이 된다. 여기서, VN(H)는 후술되는 바와 같이 이해된다. 따라서, VW가 VDD+VTW로 강하될 때까지는, C로부터 용량 결합으로 저감시키고자 하는 경우에도, 노드 N은 QW에 의해 데이터 라인으로부터 충전되어 여전히 도통되므로, VDD로 보유된다. VDD+VTW로부터 -VB로의 강하 동안, QW는 비도통되므로, 따라서 노드 N이 용량 결합비 α로 강하된다. 그러므로,
여기서, CN은 노드 N의 기생 용량이다. VN(L)은 유사하게 이해된다. 이 경우, VW가 VTW로 강하될 때까지 QW가 도통되면, 노드 N은 상술된 이유로 인해 0V로 보유된다. 그러나, 그 후, 노드 N은 용량 결합에 의해 다운되며 다음이 유지된다:
수학식 1 및 수학식 2는 비선택 상태의 셀 노드 (N) 전압을 나타낸다.
(2) 보유 동작
비선택 셀은 어떠한 상태에서든 데이터를 보유해야 하며 선택된 셀의 동작에 악 영향을 미치면 안된다. 도 1에 도시된 프리차징 기간에서와 같이 모든 셀이 비선택된 경우, 또는 하나의 데이터 라인에 접속된 복수의 셀중 하나가 선택되고 데이터 라인의 전압이 0에서 VDD로 변하는 경우에도, 이러한 조건이 만족되어야 한다. 이러한 조건은 QW 및 QR이 완전히 비도통인 경우 만족될 수 있다. 비선택 셀에서는 확실히, QW(VTW)의 임계 전압이 충분히 높고 더욱이 그 게이트에 네거티브 전압이 인가되기 때문에 QW는 비도통된다. 반면에, 비선택 셀의 SL 전압이 0V로 고정되기 때문에, 수학식 1 및 수학식 2로 표현된 양 전압, 즉 VN(H) 및 VN(L)은 QR의 임계 전압(VTR)보다 낮아야 한다. VN(H)가 항상 VN(L)보다 높기 때문에 이러한 조건은 다음의 수학식으로 표현된다.
(3) 판독 동작
셀의 데이터를 판독할 때, 셀 노드 N은 인가된 워드 전압 VR 및 결합 용량 C에 의해 전압이 상승되며, VN(H) 및 VN(L)은 각각 아래에 표현된 전압 VN(H) 및 VN(L)으로 상승된다.
만약, 예를 들어 정보 "1" 및 정보 "0"가 서로 구별되는 경우, QR은 VN(H)에서는 도통되고 VN(L)에서는 비도통되어야 한다. 그 결과, VDD로 프리차지된 데이터 라인은 상술된 바와 같이 0V로 방전되거나 VDD로 보유된다. 이 때, 판독 동작이 QW에 의해 악 영향을 받는 것을 방지하기 위해 기입 트랜지스터 QW를 비도통 상태로 만들 필요가 있다. 이를 위해, QW가 보다 낮은 소스 전압을 가지며 VN(H)보다 VN(L)에서 더 신속히 도통되기 때문에 QW를 VN(L)에서 비도통으로 만드는 조건이 만족되어야 한다. 그러므로,
수학식 5 및 수학식 6으로부터,
VTR이 포지티브 전압인 경우, 수학식 7이 만족되기만 하면 수학식 5가 유지된다. 그러므로, 메모리 셀의 전압 마진은 수학식 3, 수학식 4 및 수학식 7로 정해진다.
도 3은 판독시 비선택 셀의 메모리 노드의 전압 VN(H) 및 VN(L) 및 선택된 셀의 메모리 노드 N의 전압 VN(H) 및 VN(L)을 보여주며, 이는 α에 대하여 계산된다. 전압 조건은 VDD=2.5V이고 VTW-VR=0.25V이면 VTW+VB가 가변된다. 수학식 4 및 수학식 5로부터 분명한 것과 같이, VN(H) 및 VN(L)이 VTW+VB의 값과 무관하게 일정하다고 가정하면 실선은 VTW+VB=2.5V인 것을 나타내며, 점선은 VTW+VB=3.5V인 것을 나타낸다. 값 VTR의 범위는 수학식 3, 4 및 5로 정해질 수 있으며, 도면에서 어두운 영역으로 표시된다. 여기서, 예를 들어 α=0.4인 경우의 메모리 셀의 VTR과 전압 마진간의 관계를 보자. VTW=2V 이고 VB=0.5V, 즉 VTW+VB=2.5V에서, VTR은 포인트 a로부터 포인트 b로의 범위내에서 임의의 값을 취할 수 있지만, VTR=0.5V(포인트 A)라 가정하면, 비선택 셀에서 VN(H)=0.5V(포인트 b)이고 VN(L)=-1V(포인트 d)이므로, 트랜지스터 QR는 완전히 비도통된다.
반면에, 셀이 선택되는 경우, VN(H)=1.4V(포인트 a)이고, VN(L)=-0.1V(포인트 c)이다. 그러므로, QR은 VN(H)에서 도통되고 VN(L)에서 비도통된다. QR이 도통될 때 QR의 유효 게이트 전압은 VN(H)-VTR=0.65V 이다. 여기서 워드 전압이 네거티브측으로 1V 내지 VTW=2V, VB=1.5V, 즉 VTW+VB=3.5 V만큼 바이어스되면 QR의 유효 게이트 전압이 보다 커져 고속 동작을 달성할 수 있다. VTR의 범위가 취해질 수 있으며 이 경우에 포인트 a와 포인트 b 사이로 연장되어, 비도통의 경우에 전압 마진(포인트 A와 포인트 b 사이 및 포인트 A'와 포인트 b' 사이의 차분)을 실질적으로 동일하게 유지하면서 VTR은 0.35V(포인트 A')로 저하된다. 그러므로, QR의 유효 게이트 전압은 VN(H)-VTR=1.05V로 증가된다.
도 4는 메모리 셀 어레이 및 그 주변 회로의 개략도이며, 도 5는 그들의 타이밍차트이다. 메모리 셀 MC은 복수의 워드 라인(WL0, ..., WLn-1)과 복수의 데이터 라인(DL0, ..., DLm-1) 간의 교점에 접속된다. 각 데이터 라인은 공지된 어드레스 신호에 의해 활성화되는 행 신호(YS0, YSm-1)에 따라 선택되며 행 선택 트랜지스터(QY)를 통해 공통 데이터 입력/출력 와이어(I/O,) 쌍에 접속된다.
I/O 와이어 쌍은 감지 증폭기 SA 및 데이터 I/O 버퍼 DB를 통해 데이터 출력 Do에 접속되고 DB를 통해 데이터 입력 Di에 접속된다. 각 워드 라인에는 워드 라인의 선택 상태를 검출하기 위한 데이터 제어 레지스터(DCR)가 접속되며, DB는 출력 신호선(DCL)으로부터의 신호로 제어된다.
이러한 실시예의 특징은 후술되는 바와 같다. 메모리 셀에 이득이 있기 때문에, 즉 판독 트랜지스터 QR에 연속적으로 흐르는 전류는 데이터 라인 상의 전압으로 변환되기 때문에, 데이터 라인상에 나타나는 신호 전압은 상당히 커진다. 상술된 바와 같이, 그것은 설계에 따라 소스 전압의 진폭으로 변한다. 더욱이, 하나의 데이터 라인에 접속될 수 있는 메모리 셀의 수는 원리 문제로 제한되지 않는다. 데이터 라인의 기생 용량(CD)이 증가하는 경우에도 이득이 존재하기 때문에, 메모리 셀은 적절히 동작하게 된다. 이러한 이유로 인해, 데이터 라인을 잡음 억제에 적합하게 만들기 위해 와이어 쌍을 정렬할 필요가 있으며 좁은 피치의 각 데이터 와이어 쌍에 광범위 차동 CMOS 감지 증폭기를 제공하여 신호를 증폭한다. 더욱이, CD를 저감시키고 신호 전압을 향상시키기 위해, 데이터 와이어 쌍의 다중 분할 및 각 분할된 데이터 와이어의 장비는 상술된 차동 증폭기와 쌍을 이룬다. 이들 모두는 칩 면적을 확장시키는 요인이 된다. 그러므로, 본 실시예는 동작을 안정화시키고 칩 면적을 저감시킬 수 있는 임의의 DRAM보다 더 장점을 갖는다. 이하, 본 실시예의 동작이 후술될 것이다.
메모리 셀 어레이가 비활성화되면, 각 데이터 라인의 프리차징 트랜지스터 QP는 계속 도통되며, 모든 데이터 라인은 VDD로 프리차지된다. I/O 와이어 쌍은 1/2 전압인 VDD/2로 프리차지되며 전위가 동일해진다. 또한, 각 소스 라인(SL0, SLn-1)의 제어 신호 RWC는 고 레벨로 상승되며 각 소스 라인상의 트랜지스터 QSL는 도통되며, 각 소스 라인은 0V로 고정된다. 메모리 셀 어레이가 활성화되면, 라인 어드레스로 표시된 하나의 워드 라인(예를 들어, WL0)이 선택되며 VR 전압이 인가되어 판독 동작을 시작한다. 따라서, 모든 WL0 상의 메모리 셀을 판독하며 각 대응하는 데이터 라인 상에 판독 신호 전압이 나타난다. 예를 들어, 셀 노드가 VN(H)이면, QR은 도통되고 따라서, VDD의 부동 상태인 DL0이 0V로 방전된다. 반면에, VN(L)인 경우, QR은 비도통되며 따라서 DL0는 VDD로 남게 된다. 행 어드레스 신호가 행 선택 스위치(예를 들어, QY)로 하여금 판독된 데이터 라인 상의 전압이 VDD 또는 0V로 고정된 후 도통되도록 하면, DL0와 I/O 사이의 전하 공유에 의해 I/O 라인 상에 DL0 상의 전압이 추출된다. DL0가 VDD인 경우, +us 신호 전압은 VDD/2의 I/O 라인 상에 나타나며, 0V인 경우 -us 신호 전압이 나타난다.
DL0 및 I/O의 기생 용량은 본 명세서에서는 각각 CD 및 CI/O로 나타내었다:
I/O 와이어 쌍의 다른상의 전압이 VDD/2로 남아 있기 때문에, 감지 증폭기 SA가 기준 전압으로서 전압으로 동작되는 경우 판독 전압 상의 정보가 구별될수 있다. 도 6은 래치형 CMOS 감지 증폭기를 도시하고 있다. P 채널 및 N 채널 MOSFET의 공통 단자인 SP 및 SN이 각각 VDD/2로부터 VDD로, 그리고 VDD/2로부터 0V로 구동되면, I/O의 +us 정보 및 -us 정보가 VDD 또는 0V로 증폭되며 데이터 I/O 버퍼 DB를 통해 데이터 출력 단자 Do로 추출된다. 이와 동시에, I/O의 증폭 전압이 기존과 마찬가지로 VR 다음에 VW 워드 전압의 인가에 의해 메모리 셀 노드 N로 재기입된다. 그 이유는 DL0로 판독된 VDD 또는 0V의 전압이 I/O와의 접속에 의해 VDD 또는 0V 이하로 저하되기 때문에 감지 증폭기에 의해 VDD 또는 0V로 저하되고 재기입된다. 다른 데이터 라인(DL1 내지 DLm-1)이 원리면에서 상술된 전압 저하가 없기 때문에 판독된 데이터 라인 전압이 기존과 같이 대응 메모리 셀로 재기입된다. 이에 대해, 상술된 바와 같이, VW가 인가되기 직전에 제어 신호 RWC가 0V로 설정되며 각 QSL이 각 SL 라인을 부동 0V 상태로 유지하도록 턴오프된다. 예를 들어, 이것은 데이터 라인 상의 전압 레벨이 재기입시 강하되는 것을 방지한다. 판독 동작을 지금까지 설명하였지만, 기입 동작은 상술한 재기입의 기간을 이용하여 행해진다. 따라서, 데이터 입력 단자 Di로부터의 기입 데이터에 대응하는 전압이 차동 전압의 형태로 데이터 I/O 버퍼 DB를 통해 I/O 와이어 쌍에 제공되고, 감지 증폭기-증폭 전압이 이 전압으로 교체된다. 결과 (VDD 또는 0V)가 DL0이 DL0을 통해 I/O로부터 셀 노드로 제공될 수 있다. 여기서의 메모리 셀은 인버터 종류이기 때문에, 워드 라인이 선택될 때마다, 그 워드 라인 상의 모든 메모리 셀의 노드 전압이 도 5에 도시된 바와 같이, 하이(high)와 로우(low) 사이를 스위칭한다. 그 다음, 데이터의 I/O 관계가 논리 불일치가 없도록, 데이터 I/O 버퍼 DB가 각각의워드 라인에 접속된 데이터 제어 레지스터(DCR)의 출력 신호에 의해 제어된다.
도 7은 데이터 제어 레지스터 및 데이터 I/O 버퍼의 제어 시스템을 도시한다. 이 제어 시스템의 개념은 각각이 3개의 트랜지스터로 구성된 셀을 이용한 DRAM의 예를 인용하고 있는 ISSCC72 (International Solid-State Circuits Conference in 1972)의 다이제스트, pp. 12-13에 이미 개시되어 있다. 따라서, 각각의 워드 라인에 메모리 셀과 동일한 구조를 갖는 데이터 제어 셀(DCC)이 접속된다. 워드 라인이 선택되면, 그 판독 신호가 선택된 데이터 제어 셀로부터 공통 출력 신호선(DCL)으로 출력된다. 이 신호 및 감지 증폭기를 통해 메모리 셀 어레이의 판독된 신호는 배타적-OR 동작에 의해 데이터 출력 DO를 제공한다. 한편, DCL로의 판독 신호 및 데이터 입력 Di는 배타적-OR 동작에 의해 메모리 셀 어레이에 기입 데이터를 제공한다. 부수적으로, 데이터 입력 및 출력의 고속 제어를 위해, 데이터 제어 셀 내의 출력 트랜지스터 (QR에 대응함)의 채널 폭이 메모리 셀의 채널 폭보다도 크게 될 수 있다.
도 8은 재기입 또는 기입시에 데이터 라인의 하이 레벨 (VDD)측이 강하되는 것을 방지하기 위한 SL 선의 전압 제어 시스템을 도시한다. 이 시스템의 특징은, 각 SL 선이 SL00, SL01...로 다중 분할되어, SL 선당 유효한 기생 용량(CSL)을 감소시킨다는 것이다. 상술한 바와 같이, RWC가 턴 오프되어 각 SL 선이 부동 상태가 되는 경우, 상술한 전압 레벨 강하가 CSL이 데이터 라인 기생 용량(CD)에 대하여 감소되는 것 만큼 억제될 수 있다. 또 다른 특징은, 메모리 셀과 동일한 구조의 더미 셀(DC)이 SL 선의 분할된 세그먼트 각각에 접속되어 그 세그먼트의 전압을제어하고, 그 데이터 라인(DDL0, DDL1 등)이 항상 VDD에 고정된다는 것이다. 데이터 라인의 상술한 전압 레벨의 최대 강하가, 이는 후술하는 바와 같이, 반감되는 것을 가능케 한다. 상술한 바와 같이, 판독 전압(VR)이 워드 라인(WL0)에 인가되고, WL0 상의 모든 메모리 셀(MC)로부터 데이터가 판독되는데, 판독 전압은 각각의 대응하는 데이터 라인으로 출력된다. 이 기간 동안, 물론, SL00, SLO1 등이 0V로 고정된다. 각각의 데이터 라인이 충분히 방전된 후에, SL00, SL01 등이 0V의 부동 상태로 되며, 그 후에 WL0으로 기입 전압(VW)이 인가되고, 각 데이터 라인 상의 전압이 각각의 메모리 셀의 메모리 노드(N)에 기입된다. 여기서의 데이터 라인의 하이 레벨측 상의 강하 정도는 특정한 판독 정보를 갖는 메모리 셀의 수에 의존한다. 따라서, 판독 이후에, 데이터 라인 전압이 하이 레벨로 상승하는 메모리 셀의 수(K)가 많아질 수록, 보다 많은 메모리 셀의 QR이 SL00의 기생 용량을 거의 VDD-VTR로 충전시키기 때문에, 하이 레벨측 상에서 강하가 덜 이루어진다. 따라서, △VD로 표시되는 데이터 라인 상의 전압 강하에 의해가 보유된다. 따라서, k=1이면, △VD는 가장 큰 값을 취한다. 이러한 강하를 반감시키는 것은 상술한 더미 셀(DC)이다. 더미 셀 내의 QR은 항상 재기입 또는 기입시에 항상 도통되어, k=2로 되어 △VD를 반감시킨다. 더미 셀 시스템 이외에, 후술하는 바와 같이, SL 선을 특정 전압 (예컨대, VDD-VTR 또는 이상)으로 고정시킨 후에, VW를 인가하는 방법이 있다. 충분한 판독 전압을 데이터 라인에 출력하여 판독이 이루어진 후에, SL 선이 이전 0V에서 VDD-VTR 또는 이상으로 충전된 다음, VW가 인가된다. 사이클 시간이 충전 시간만큼 연장되어도, 데이터 라인 상에서 전압 강하가 발생하지 않는다는 것이다.
도 9는 SL 선 상의 전압 제어를 위한 회로의 실시예를 도시한다. 판독하고 데이터 라인 전압이 고정된 후에, SL 선의 단부에 접속된 트랜지스터 QSL0, QSL1 등의 게이트 전압이 어드레스 신호에 의해 디코드되고 개별적으로 제어된다. 이러한 이유로, 선택된 워드 라인 (WL0)에 대응하는 QSLO만이 도통되지 않고, QL00만이 0V의 부동 상태를 취한다. 비선택 상태의 다른 트랜지스터가 도통 상태로 남아있기 때문에, SL10 및 다른 것들은 0V로 고정된다. 그 후, 워드 라인 VW가 인가된다. RWC의 부하 용량이 RWC가 복수의 트랜지스터의 게이트를 일괄하여 제어하는 도 8의 경우에 비교하여 감소되기 때문에, 고속 동작이 얻어진다.
도 10은 SL 선의 전압 공급 소스 PSL을 도 9의 모든 시간에서 0V로 고정시키지 않은, 펄스 구동예를 도시한다. 이는 시간 VW가 인가되는 VDD-VTR로의 SL00의 강제 구동을 초래한다. QSL0, QSL1 등의 게이트 전압이 어드레스 신호에 의해 디코드되고, 선택된 트랜지스터(QSL0)만이 도통 상태가 되어, 그 결과 SL00이 실질적으로 PSL의 부하 용량만이고, 고속이 성취된다.
전술한 설명은, SL 선의 VDD-VTR로의 충전이 QR을 비도통 상태로 만든다고 가정해도, 이는 공지된 바와 같이, SL 선이 충전됨에 따라 QR의 바디 효과에 의해 VTR이 상승되기 때문에, 실제로 QR이 VDD-VTR보다 상당히 낮은 전압에서 비도통 상태가 된다. 따라서, △VD는 실제로 더 작고, SL 선의 충전 전압은 더 낮을 수 있다.
후술하는 터널 트랜지스터는 여기서는, 메모리 셀 내의 기입 트랜지스터(QW)로 이용되고, 메모리 노드가 절연층으로 둘러싸여지는 구조가 가능하게 되어, 불휘발성 동작을 가능하게 한다. pn 접합 전류가 메모리 노드 내에 존재하기 때문에, 메모리 노드의 전하가 루트 패스 QW만큼 손실될 것이고, 이는 QW(VTW)의 임계 전압이, 2V 정도로, 충분히 높게 설정되면, QW를 흐르는 전류가 무시할 수 있을 정도로 작아질 것이다. 이는 VTW + VB = 3.5V, VTW = 2V, 그리고 α=0.4인 도 3의 예를 참조하여 후술한다.
도 11에 도시된 바와 같이, 소스 전압이 인터셉트 (턴 오프)되면, 워드 라인 및 데이터 라인은 결국 0V의 부동 상태를 취할 것이다. 그 다음, 메모리 노드(포인트 B' 및 d')에 기억된 전압들은 메모리 셀의 캐패시터 C에 의해 상승된다. 워드 전압의 변동이 1.5V에서 α=0.4이기 때문에, VN(H)는 0.6V만큼 상승하여 0.7V에 도달할 것이다. 전원이 오프된 인슈잉 기간 (예컨대, 최대 10년 동안), QW는 약하게 도통되고, 메모리 노드 N이 데이터 라인으로부터 충전된다. 여기서, QW가 완전히 오프되는 QW의 최소 임계 전압이 1.6V라고 상정한다. 워드 전압이 0V에서 VTW=2V이기 때문에, 상기한 노드 전압들 중에 문제를 갖는 -0.8V 측만이 충전되고, 0.4V에 도달했을 때 충전이 정지된다. 전원이 다시 온(ON)되면, 메모리 노드는 워드 전압의 변동 및 캐패시터에 의해 0.6V만큼 하강된다. 그 후, 전압(VR)이 워드 라인에 인가되어 판독 동작을 시작한다. 그 다음 메모리 노드 전압이 1.3V만큼만 상승되어, VN(H) = 1.4V 그리고 VN(L) = 0.3V가 된다. 전원의 명백한 턴 오프는 1.5V에서 1.1V 까지의 VN(H)와 VN(L) 간의 전압차를 감소시킨다. 그러나, QR의 임계 전압 (VTR)이 0.75V로 선택되면, QR은 VV(H)에서 도통될 것이고 VN(L)에서 비도통될 것이며, 메모리 셀은 적당하게 동작할 것이다. 따라서, 불휘발성 동작이 실현될 것이다. 물론, 전원이 턴 온된 이후에 제2 및 다른 판독 동작 라운드에서의 VN(H)와 VN(L) 간의 전압차는 1.5V로 되돌아갈 것이다.
도 12 및 도 13은 메모리 셀 및 그 동작 타이밍의 또 다른 실시예를 도시한다. 문자(C)는 도 1의 메모리 셀로부터 제거되고, 판독 선택 MOSFET(QR2)가 추가된다. 메모리 셀 영역은 도 1보다 크나, 설계는 단순하다.
따라서, (1) 판독 전용 워드 라인(RWL)이 온되어 노드 N의 메모리 정보를 데이터 라인 DL에 출력한다. 노드 N의 전압이 하이 레벨(VDD)이면, QR1 및 QR2 모두 도통될 것이고, 따라서 VDD 레벨로 지금까지 프리차지된 데이터 라인(DL)이 0V로 방전될 것이다. 노드 N의 전압이 로우 레벨(0V)이면, QR1은 비도통될 것이고, 따라서 데이터 라인은 여전히 VDD로 남을 것이다. 데이터 라인의 전압이 이 판독 동작에 의해 완성되면, RWL은 오프되고, 그 다음에, 기입 전용 워드 라인(WWL)이 온된다. 그럼으로써 판독 정보가 데이터 라인 상으로 재기입된다. 또는 동일한 워드 라인 상의 특정 메모리 셀 내로 기입하는 것이 외부로부터 기입 데이터 전압을 강제적으로 제공함으로써 성취된다. 따라서, 도 1과는 다르게, 메모리 셀은 쓰루 전류가 연속적으로 흐르는 동적 동작만을 행하지는 않을 것이다. 따라서, 상술한 캐패시터(C) 또는 SL 선의 전압 제어, 및 SL 선상의 전압이 고정 전압 (0V)로 고정될 수 있다.
(2) WWL이 오프되고, RWL이 온됨에 따라, 메모리 셀 내의 메모리 정보가 판독 동작에 의해 파괴될 우려가 없다.
(3) 어떠한 네거티브 전압도 QR2 또는 QW의 임계 전압이 특정하게 강하되지 않으면 비선택 시간에 워드 라인(RWL 및 WWL)에 인가될 필요가 없다. 물론, 상술한 임계 전압이 너무 낮으면, 2개의 트랜지스터는 네거티브 전압을 공급함으로써 비도통되어야만 한다.
(4) 도 2에 도시된 바와 같이, 3 레벨을 갖기 위해 워드 라인에 전압이 공급될 필요가 없다.
터널 트랜지스터가 여기서 QW로서 사용되면, 메모리 셀은, 후술하겠지만, QW 및 QR1이 3차원적으로 구성될 수 있기 대문에, 사이즈가 감소될 수 있다. WWL과 메모리 노드 N 간의 결합 용량이 가능한 한 작게 되면, 대략 VDD 및 0V가 메모리 노드 내에 기입되어 보유된다. 노드 N의 전하가 또한 장기간 동안 보유되고, QW의 임계 전압이 충분히 높게 설정되면, 상술한 불휘발성 동작이 보다 용이하게 실현될 수 있다. 물론, 이러한 메모리 셀을 이용한 메모리 셀 어레이는 도 4에 도시된 회로에서 구성될 수 있다. 구성은, 2개의 워드 라인, RWL 및 WWL이거나, SL 선이 접지 전압으로 고정되는 것을 제외하고는 동일하다.
도 14는 터널 트랜지스터의 단면 구조의 개략도이다. 특징은, 게이트 전극 G가 게이트 산화막 (두께가 tox의 열산화막)을 통해 적층된 폴리실리콘 층(폴리실리콘(1) 내지 폴리실리콘(4))의 두 측면 상에 배열된다. 실제로, 2측 상의 폴리실리콘으로 형성된 게이트 전극은 후술하는 바와 같이 솔리드로 형성되고 항상 전위가 같다. 폴리실리콘(1) 및 폴리실리콘(2)는 약 △VD의 인으로 도핑된 폴리실리콘으로 이루어지고, 트랜지스터의 드레인 D (또는 소스 S) 및 소스 (또는 드레인)를 구성한다. 폴리실리콘(2) 및 폴리실리콘(3)은 매우 저농도 (약, 1015내지 1017cm-3)의 인으로 도핑된 진성 폴리실리콘으로 이루어지고, 트랜지스터의 기판을 구성한다. 폴리실리콘(1)과 폴리실리콘(2) 사이, 폴리실리콘(2)과 폴리실리콘(3) 사이, 그리고 폴리실리콘(3)과 폴리실리콘(4) 사이에 예를 들어 얇은(2 내지 3nm) 실리콘 질화막을 각각 구성하는 터널 막 SN1, SN2, 및 SN3이 형성된다. SN1 및 SN3에는, 트랜지스터의 형성시에, 드레인 또는 소스 영역에 고도로 집중된 인이 저농도층 내측 (폴리실리콘(2) 및 폴리실리콘(3))으로 확산되는 것을 방지하는 스톱퍼의 역할이 할당된다. 드레인과 소스 사이에 전류가 흐르게 하기 위해서는, 이 막들은 너무 두껍지 않은 터널 막이어야 한다. 중앙 터널 막 SN2는 트랜지스터의 "오프" 전류를 억제하고자 의도된 것이다. 따라서, "오프" 상태의 트랜지스터의 폴리실리콘(2) 및 폴리실리콘(3)의 영역에서 발생하는 양의 정공 또는 전자가 전류가 되거나 드레인과 소스 사이를 흐르지 않도록 하는 것이 스톱퍼이다. 충분히 높은 양의 전압이 게이트에 인가되면, 터널막의 전위 장벽이 낮아질 것이고, 드레인과 소스 간 사이에 충분히 큰 "온(on)" 전류가 흐르게 된다. 물론, "오프" 전류의 타겟 전류량에 따라, 이러한 중앙 터널 막이 불필요할 수 있다. 또한, 단일 중앙막 층이 제공될 것으로 예상되어도, 필요할 때에는 다층으로 구성된 터널 막일 수 있다. 도 14의 터널 트랜지스터의 통상의 근사 크기는 l=0.4, d=0.2, 및 tox=10이다. 적당한 터널 막 두께가 선택된다면, 이러한 종류의 트랜지스터는 매우 낮은 기판 농도(concentration)의 종래의 트랜스버스(transverse) MOS 트랜지스터의 특성과 유사한 전류량/전압 특성을 얻을 수 있다. 도 15는 그 특성을 대략적으로 도시한다. 10년 동안 불휘발성을 보장하는 드레인과 소스(IDS) 간에 흐르는 전류의 최대 허용 전류량(i)이 이제 설명된다. 메모리 노드(N)의 용량(C)은 5fF이고, 10년 동안(t)의 허용가능한 전압 강하(V)는 0.1V이며,이다. 한편, 통상의 회로 설계에서, 트랜지스터의 임계 전압(상술된 VTW에 해당하는)은 전류 IDS=대략 10-8A로 설정하여 게이트/소스 전압(VGS)에 의해 규정된다. IDS와 VGS와의 관계는 다이어그램에서 세미로그적으로 10-24A 내지 10-8A로 나타나는 전류 영역에서 선형관계이기 때문에, 하나의 디지트(digit)만큼 IDS를 증가시키기 위한 VGS의 값이 100mV이면 VTW0.1(V/digit)16(디지트)=1.6V이다. 이 VTW 값은 약 10년 동안 트랜지스터(QW)를 오프로 유지하는 데 필요한 최소한의 값이다. 실제 설계에서, 표준 VTW는 상기 언급된 바와 같이, VTW의 변동(fluctuation)과 온도 특성을 고려하여, 2V로 설정된다.
부연하여, 하루 정도의 존속 기간 동안 데이터를 보유하는 데 하나의 메모리 셀이 충분하고, 최대 전류 허용치는 대략 10-20A여서, VTW 0.1(V/디지트)12(디지트)=1.2V가 충분할 것이다. 상술된 바와 같이 가능한 변동을 고려할 때, 표준 VTW는 1.6V로 설정될 수 있다. 따라서, 필요한 최대 워드 전압(VDD+VTW 이상)은 불휘발 동작보다 VTW의 감소만큼 작아서, 메모리 셀내의 기입 트랜지스터(QW) 및 워드라인을 구동하는 주변 회로의 트랜지스터의 항복 전압에 대한 요구가 용이해진다. 덧붙여 말하자면, 이 경우 DRAM에 대하여 잘 알려진 리프레싱(refreshing) 동작에 의해 메모리 셀내의 데이터가 보유될 수 있게 한다. 따라서, 워드 라인을 구동하고, 각 워드 라인 상에서 상술된 판독 및 기입 동작을 순서대로, 그리고 주기적으로 행하는 것이 충분하다.
도 16은 도 1의 메모리 셀의 평면 구조를 도시한다. 도 14의 트랜지스터는 기입 트랜지스터로서 사용된다. 도 17은 AA 단면을, 도 18은 BB 단면을 나타낸다. P(인)-도핑된 n-형 폴리실리콘 막으로 형성된 데이터 라인(DL)에 대하여, B(붕소)-도핑된 P-형 폴리실리콘 막으로 형성된 워드 라인(WL)이 두꺼운 절연막 중간에서 수직으로 배치된다. 도 14의 3-차원 터널 트랜지스터가 통상의 MOSFET(도 1에서의 QR)의 게이트 전극(N)에 대하여 적층될 때(stack), 매우 고밀도의 메모리 셀이 구현될 수 있다. 명백하게는, QR의 전류가 평면내에 흐르는 반면, 그와 수직 방향으로 QW 전류가 흐른다. 이 때문에, 잘 알려진 데이터 라인 구성의 DRAM 메모리 셀 영역은 8F2(F: 가장 작은 크기)인 반면, 본 발명의 따른 영역은 4F2, 즉 셀 영역의 절반이다. 부연하여, 도 17에 도시된 바와 같이, 도 1의 커플링 캐패시터(C)가 워드 라인과 폴리실리콘(4) 간에 얇은 열적 옥사이드막으로 형성될 수 있다. C의 크기는 폴리실리콘(4)의 막 두께를 조정함으로써 변화될 수 있다. 이에 의해, QW의 임계 전압(VTW)만이 상술된 바와 같이 제대로 설정되었다면, 메모리 셀은 충분히 긴 데이터 보유 주기를 가질 수 있고, 알파 선 등의 투사로 인한 소프트 에러(soft error)에 대해 상당히 강할 수 있다. 그 이유는 어떠한 접합 누설(leak) 전류도존재하지 않으며, 심지어 셀이 알파 선을 갖고 투사되어서 전자-홀 쌍이 내부에 생성되어도, 터널 막이 전자 및 포지티브 홀의 각 스트림(stream)에 대하여 스토퍼(stopper)로서 역할하기 때문에, 셀내의 전위에는 어떠한 변화도 존재하지 않는다는 것에 있다.
지금까지, 메모리 셀 크기를 줄이도록 의도된 메모리 셀에 대한 회로 시스템과, 이러한 메모리 셀을 포함한 메모리 셀 어레이에 대한 운영 시스템이 설명되었다. 또한, 크기를 보다 줄이기 위해, 터널 트랜지스터와 같은 3차원 트랜지스터를 사용한 메모리 셀 구조 예가 제공되었다.
상술된 발명은 고밀도, 대용량 메모리 및 더 나아가 고속, 불휘발성 메모리를 구현할 수 있게 할 수 있다. 또한, 단일 칩에 내장된 이러한 메모리들 및 큰 규모의 로직(예를 들어, 마이크로프로세서)을 갖고 반도체 장치가 구현될 수 있다. 공지된 바와 같이, 그 안에 내장된 종래의 DRAM을 갖는 반도체 칩들은 보다 더 세밀해짐에 따라 제조하는 것이 점점 더 어려워지고 있다. 따라서, 적층된 캐패시터 셀에서, 셀 어레이는 점점 오정렬(disalignment)이 커지거나 고 용량을 얻기 위해 다중-레벨로 구성되며, 이것은 대규모의 로직 부분들이 보다 세밀하게 만들어지는 것을 막는다. 한편, 그루브형 캐패시터 셀들은 점점 더 높은 종횡비(aspect ratio)의 그루브를 필요로 하여서, 그 제조가 보다 더 어려워지고 있다. 예를 들어, 종횡비가 256M 비트 DRAM에서는 40이다. 이와는 대조로, 본 발명에 따른 메모리는 메모리 셀내에 이득을 가져서 특히 큰 용량을 필요로하지 않는다. 따라서, 칩이 세밀해짐에 따라 그 어려움이 보다 더 중요해지는 큰 오정렬 구조 및 깊은 그루브 구조도 필요하지 않아서, 쉽고 저렴하게 만들 수 있는 반도체 장치를 제공할 수 있다.

Claims (12)

  1. 반도체 장치에 있어서,
    정보 전압을 게이트에 보유하기 위한 MOS 트랜지스터, 상기 정보 전압을 제공하기 위한 기입 트랜지스터, 및 상기 게이트의 전압을 제어하기 위한 캐패시터를 구비하는 메모리 셀을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 기입 트랜지스터의 제1 및 제2 단자 각각은 상기 게이트 및 기입 데이터를 제공하는 데이터 라인에 결합되고, 제3 단자가 워드 라인에 결합되고, 상기 캐패시터의 한 단에 있는 전극은 상기 게이트에 접속되고, 상기 캐패시터의 다른 단의 전극 전압은 상기 메모리 셀이 판독 중일 때 제어되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 캐패시터의 다른 단의 전극은 상기 워드 라인에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 MOS 트랜지스터의 드레인(소스)은 상기 데이터 라인에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 MOS 트랜지스터의 드레인(소스)은 상기 메모리 셀로부터의 판독 시와 상기 메모리 셀 내로의 기입 또는 재기입 시에 상이한 전압을 취하도록 제어되는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 판독 시의 상기 워드 라인의 선택 펄스 전압의 진폭은 재기입 또는 기입 시의 선택 펄스 전압보다 작은 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 워드 라인의 방향으로 접속된 복수의 메모리 셀들의 소스(또는 드레인)는 공통으로 접속 와이어링되어 있으며, 상기 메모리 셀들과 사실상 동일한 구조를 가지며 상기 공통 접속 와이어의 전압을 제어하기 위한 셀들이 상기 복수의 메모리 셀에 대응하게 제공되는 것을 특징으로 하는 반도체 장치.
  8. 정보 전압을 게이트에 보유하기 위한 MOS 트랜지스터와 상기 정보 전압을 제공하기 위한 기입 트랜지스터를 구비하는 메모리 셀을 포함하는 반도체 장치에 있어서,
    상기 기입 트랜지스터의 제1 및 제2 단자 각각은 상기 게이트 및 데이터 라인에 접속되고, 제3 단자가 워드 라인에 접속되고, 상기 MOS 트랜지스터의 드레인(소스)은 직접 또는 다른 트랜지스터를 통해 상기 데이터 라인에 접속되고, 상기 기입 트랜지스터는 다층화된 반도체 영역과 배리어 절연막의 구조물로 이루어지고, 상기 배리어 절연막을 통해 전하의 기입 및 소거나, 기입 또는 소거를 행하는 것을 특징으로 하는 반도체 장치.
  9. 적어도 정보 전압을 게이트에 보유하기 위한 MOS 트랜지스터와, 상기 정보 전압을 제공하기 위한 기입 트랜지스터를 각각 구비하는 메모리 셀 어레이를 포함하는 반도체 장치에 있어서,
    상기 MOS 트랜지스터의 드레인(소스)는 데이터 라인에 접속되고, 상기 데이터 라인은 상기 메모리 셀의 판독이 발생하기 전에 고 전압으로 프리차지되고, 상기 데이터 라인은 상기 MOS 트랜지스터가 판독 시의 정보 전압에 따라 도통되면 저 전압으로 방전되거나 또는 상기 MOS 트랜지스터가 도통되지 않으면 상기 이전의 고 전압을 보유하고, 복수의 데이터 라인에 대응하게 제공된 공통 데이터 라인 상의 감지 증폭기는 상기 고 전압과 상기 저 전압 간의 중간 전압을 참조하여 동작하는 반도체 장치.
  10. 제8항에 있어서, 상기 기입 트랜지스터의 임계 전압은 정보 전압을 게이트에 보유하는 상기 MOS 트랜지스터의 임계 전압보다 높은 것을 특징으로 하는 반도체 장치.
  11. 적어도 정보 전압을 게이트에 보유하기 위한 MOS 트랜지스터와, 상기 정보 전압을 제공하기 위한 기입 트랜지스터를 구비하는 메모리 셀을 포함하는 반도체 장치에 있어서,
    상기 메모리 셀은 서로에 대한 상기 두 트랜지스터의 전류 경로의 직교성을갖는 것을 특징으로 하는 반도체 장치.
  12. 메모리 셀을 갖는 반도체 장치에 있어서,
    기입 트랜지스터가 배리어 절연층 구조물을 포함하고, 상기 배리어 절연층을 통해 전하를 기입하거나 소거시켜 정보 전압을 제어하고, MOS 트랜지스터에 대해 3차원적으로 배열되는 것을 특징으로 하는 메모리 셀을 갖는 반도체 장치.
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