JPH0254572A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関し、特に、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）のメモリセル構造に
関するものである。

従来の技術 高集積半導体記憶装置用メモリセμとして、１つのトラ
ンジスタと１つの容量部から構成されたいわゆる“１ト
ランジスタ型”メモリセルは、構成要素が少なく、セル
面積の縮小化が容易なため広く使われている。第４図は
従来の１トランジスタ型メモリセル構造を示す断面図で
ある。図において、２１は半導体基板、２２はビット線
、２３はワード線、２４は電荷蓄積領域、２６は誘電体
膜、２６はセル・プレート、２７は絶縁膜である。

一方、１トランジスタ型メモリセルとは別にゲインセル
という考え方が検討されている。これはメモリセルその
ものに増幅機能を持たせ、素子の微細化による記憶容量
の減少を補うというものである〔例えば、「エクステン
デッド　アブストラクト　オフ　シソクステーンス（Ｅ
ｃｔｅｎｄθｄＡｂｓｔｒａｃｔ　ｏｆ　ｔｈｅ　１８
　ｔｈ）、１９８４　インターナショナル　コンフェレ
ンス　オン　ソリッドステート　デバイシズ　アンド　
マテリアルズ（１９８４Ｉｎｔｅｒｎａｔｉｏｎａｌ　
　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎＳｏｌｉｄ　５ｔａｔｅ
　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｇ）。

Ｋｏｂｅ、１９８４　、ＰＰ　２６Ｂ−２６８４：）。

第６図ａばそのゲインセルの平面図、第５図すはその断
面図、第５図Ｃはその等何回路である。

図中、３１はバルクセンストランジスタ、３２は多結晶
シリコントランジスタ、３３は書き込みワード線、３４
は読み出しワード線、３５は書き込みビット線、３６は
読み出しビット線、ｖＤＤは、電源電圧線である。

このゲインセルでは、キャパシタンスＣ１及びＣ２に記
憶電荷を蓄え、バルクセンストランジスタＱ２のオン・
オフにより、情報の読み出しを行えるものである。

発明が解決しようとする課題 しかしなか、上記従来の１トランジスタ型メモリセルに
おいては、セル容量に充電された電荷の有無により情報
を記憶し、その読み出しには充電電荷をビット線に引き
出して検出するように構成されているので、明瞭な信号
を得るためには、セル容量を十分に大きくとらなければ
ならず、微細化が困難になりつつある。また、上記従来
のゲインセルにおいては、ワード線とビット線が共にそ
れぞれ書き込み用、読み出し用の２本が必要であるため
、集積化は困難であった。また電荷蓄積領域にトランジ
スタＱ１が接続され、このトランジスタは多結晶シリコ
ントランジスタであり、リーク電流が大きく記憶電荷が
容易に失われてしまうという欠点があった。

本発明は、前記従来と比較して、単純な構成で微細化さ
れた半導体記憶装置を提供することにある。

課題を解決するだめの手段 本発明の半導体記憶装置は、ＤＲＡＭセルにおいて、ワ
ード線をゲート電極とする第１のトランジスタのソース
領域に接続した電極とワード線との間に誘電体膜を介し
て容量を形成し、さらに前記電極をゲート電極とした第
２のトランジスタを設け、前第第１のトランジスタのド
レイン領域と前記第２のトランジスタのソース領域トラ
ビット線に接続する構成とし、前記第２のトランジスタ
のドレイン領域は、ある一定の電源電圧に接続し、前記
ワード線及びビット線の電位を制御することにより、増
幅機能を有するメモリセルを得るようにしたものである
。

まだ、前第第１のトランジスタ及び電荷蓄積部は、前記
第２のトランジスタ上に形成するようにしている。

作　　用 この構成をとることにより、第１のトランジスタをスイ
ッチングトランジスタ、第２のトランジスタを情報読み
出し用トランジスタとして、ワード線及びビット線をそ
れぞれ一本で情報の書き込み・読み出しが制御できる。

また、情報読み出し用トランジスタとスイッチングトラ
ンジスタ及び電荷蓄積領域とを重ね合わせる構造とした
ので、より少ない占有面積で増幅機能を有するメモリセ
ルを得ることができる。

実施例 第１図は本発明の半導体記憶装置の回路図を示したもの
である。第１図で、スイッチングトランジスタ（以下ト
ランジスタＱ１と呼ぶ）及び、情報読み出し用トランジ
スタ（以下トランジスタＱ２と呼ぶ）は、ｎチャンネル
型ＭＯ８）ランジスタを用いている。またトランシタＱ
１の基板はフローティングである。トランジスタＱ２の
ゲート電極とワード線との間の容量を０１．　！−ラン
ジスタＱ２のゲート容量をＣ２とする。

以下にこのメモリセルの動作について説明する。

トランジスタＱ１とトランジスタＱ２についてそれぞれ
の閾値電圧を■Ｔ１．ｖＴ２とすると、■Ｔ１く■Ｔ２
となるようにする。例えばｖＴ１＝ｏ−ｓ　（Ｖ）　＊
　■Ｔ２　＝３　（ｖ）　　トｔ　ル。ｔたｃ１／Ｃ２
＝２／１　とする。なお電源電圧ＶＤを４（ｖ）とする
。

情報を書き込む時は、ワード線電圧ＶＷを３（ｖ）にし
、ビット線電位を”１″情報の場合は２，５（Ｖ）。

０”情報の場合はｏ（Ｖ）とする。すると、トランジス
タＱ１は導通状態になシ、蓄積キャパシタの電位■ｃは
、１”情報の場合は２．５（Ｖ）　、　”　Ｏ”情報の
場合は、ｏ（Ｖ）となる。

次にＶｗ　＝　ｏ　（Ｖ）とすると、トランジスタＱ１
トトランジスタＱ２はオフ状態となり、蓄積キャパシタ
に電荷が保持される。この時、ＶｃはＣ１゜Ｃ２，ｖｗ
によって決まり、この例では、１”情報の場合はＶＣ＝
０．５（Ｖ）、”ｏ”情報の場合は−２（Ｖ）、となる
。

読み出し時は、ＶＷ　＝　６　（Ｖ）とすると、”１“
情報の場合は、ＶＣ＝４．ｅｓ（Ｖ）、′○”情報の場
合はｖｃ＝　２．０　（Ｖ）となシ、１”情報では、ト
ランジスタＱ２がオンし、“○”情報では、オフのまま
であるので、ビット線の電位を検知することにより情報
の判定ができる。

以上説明したように、本発明のメモリセルは、従来の１
トランジスタ型メモリセルと同様に、書き込み・読み出
しを行うことができる。

なお、ｖｃが負電位のとき、トランジスタＱ１のソース
・基板間のダイオードはオンになるが、トランジスタＱ
１の基板はフローティングでアルため、電流は流れない
。

第２図に本発明の半導体記憶装置の構造の一例を示す。

第２図ａは平面図、第２図すは断面図である。本実施例
では、情報読み出し用トランジスタＱ２を半導体基板に
形成し、スイッチングトランジスタＱ１をトランジスタ
Ｑ２のソース上に縦型に形成している。図中、１はＰ型
半導体基板、２は素子分離用絶縁膜、３，３，５．６は
それぞれトランジスタＱ２のドレイン、ソース、ゲート
酸化膜、ゲート電極を示している。トランジスタＱ１は
トランジスタＱ２のソース４上に形成されている。８，
９，１０．１１はそれぞれトランジスタＱ１のドレイン
、チャンネル、ソース、ゲート酸化膜を示している。こ
のトランジスタＱ１のソース１ｏは、トランジスタＱ２
のゲート電極６に接続されている。さらにトランジスタ
Ｑ１のソース１０上に誘電体膜１２を介して、トランジ
スタＱ１のゲート電極も兼ねたワード線１３が形成され
ている。

第３図ａ、ｂは本実施例の製造方法を説明するだめの工
程断面図である。

まず、Ｐ型半導体基板１に所定の細溝をドライエソナン
グ法により形成したのち細溝を素子分離用絶縁膜２で埋
め、分離領域を形成する。次にゲート酸化膜５．ポリシ
リコン膜を形成し、レジストでパターン出しを行い、ゲ
ート電極６を形成する。次にゲート電極６をマスクとし
てイオン注入を行い、ドレイン領域３．ソース領域４を
形成し、読み出し用トランジスタＱ２を形成する。次に
絶縁膜７を堆積し、ソース領域４上にコンタクト窓を開
孔する（第３図ａ）。次にこのソース領域４上のコンタ
クト窓から、スイッチングトランジスタＱ１のドレイン
領域８．チャンネル領域９．ソース領域１ｏをエピタキ
シャル成長により形成する（第３図（ｂ））。、次にト
ランジスタＱ１のゲート酸化膜１１及び誘電体膜１２を
形成した後、ワード線１３を形成し、第２図すの構造を
得る。

本発明では、スイッチングトランジスタＱ１ニ電荷蓄積
領域が接続されておシ、この電荷蓄積領域が負電位にな
ることがあるので、トランジスタＱ１は、基板がフロー
ティングである絶縁膜上トランジスタ（ＳＯＩトランジ
スタ）ヲ用いル必要がある。トランジスタＱ１は、情報
保持特性上、リーク電流が少なく特性の良いものでなけ
ればならない。

本実施例において、トランジスタＱ１の形成ハ、半導体
基板からのエピタキシャル成長、もしくは、レーザー照
射による多結晶シリコンの再結晶等を用いることができ
るので、リーク電流の少ない、特性の良いトランジスタ
を得ることができる。また、スイッチングトランジスタ
Ｑ１を情報読み出しトランジスタＱ２のソース上に縦型
に形成しているため、メモリセルの占有面積を小さくす
ることができる。さらに情報蓄積キャパシタは、読み出
しトランジスタのゲート電嘆上にあるため、誘電体膜に
Ｔａ２Ｏ，等の高誘電率を持つ材料を用いることも容易
である。また、α粒子によるソフトエラーにおいても、
基板内で発生した電子や正孔により、蓄積された電荷を
変化させることはない。

すなわち、ソフトエラー耐性が高いメモリセ）ｖを得る
ことができる。

発明の詳細 な説明したように、本発明によれば、メモリセルのスイ
ッチングトランジスタを情報読み出し用トランジスタ上
に形成することができるのでメモリセルの面積を小さく
することができ、またワード線、ビット線がそれぞれ一
本ずつの単純な構造で増幅機能を有するメモリセルを得
ることができる。したがって、情報信号の読み出しが極
めて容易となり、従来のＤＲＡＭに用いられている高感
度のセンスアンプ回路系が、大幅に省略でき、高集債化
と大容量化に適した半導体記憶装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の回路図、
第２図ａは同装置の概略平面図、同すは同ｄのｎ−ｎ’
線断面図、第３図ａ、ｂは本発明の実施例の半導体記憶
装置の製造工程断面図、第４図は従来の半導体記憶装置
の断面図、第６図ａは従来の他の装置の概略平面図、同
すは同ａのＶｖｌ線断面図、同Ｃは等価回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・素子分
離用絶縁膜、３・・・・・・情報読み出しトランジスタ
のドレイン（電源電圧線）、４・・・・・・情報読み出
しトランジスタのソース（ビット線）、６・・・・・・
情報読み出しトランジスタのゲート酸化膜、６・・・・
・・情報読み出しトランジスタのゲート電極、７・・・
・・・絶縁膜、８・・・・・・スイッチングトランジス
タのドレイン、９・・・・・・スイッチングトランジス
タのチャンネル、１０・・・・・・スイッチングトラン
ジスタのソース、１１・・・・・・スイッチングトラン
ジスタのゲート酸化膜、１２・・・・・・誘電体膜、１
３・・・・・・ワード線。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第１
図 ３−　電源電圧線 ４−−　　ピ　　ッ　　ト　網表 に−　ワード繰 ６−・づヒート電極 ６−　ドレイン ９−−−　＋　ｗソ卑ル ワ ド 罐 Ｉ！Ｉ　　− Ｙ　　−− ２４・− ２６−ｍ− −ｍ− 牛導体１＆板 ピ　　ッ　　ト　　網１ ワード機 電荷畜積傾戒 誘電体層 セルプレート 絶線層 ｎ−・ヤ絃晶シリコン

Claims (4)

【特許請求の範囲】
1. （１）メモリセルのワード線をゲート電極とするＭＯＳ
   型の第１のトランジスタと、前記ワード線と前記第１の
   トランジスタのソースに接続した電極との間に誘導体膜
   を介して容量部を形成し、前第第１のトランジスタのソ
   ースに接続した電極をゲート電極とするＭＯＳ型の第２
   のトランジスタを形成し、前記第２のトランジスタのド
   レインを所定の電源電圧に接続し、前記第１のトランジ
   スタのドレイン及び前記第２のトランジスタのソースを
   ビット線に接続し、前記ワード線と前記ビット線の電位
   を制御することにより、前記第１のトランジスタのソー
   スに接続された前記第２のトランジスタのゲート電極へ
   の電荷の蓄積あるいは空乏化を制御し、前記ワード線と
   前記第２のトランジスタのゲート電極との容量結合によ
   って前記第２のトランジスタのゲート電極の電位を制御
   して、前記第２のトランジスタの導通遮断状態を制御し
   、情報の読み出しを行う半導体記憶装置。
2. （２）半導体基板上に形成きれたＭＯＳ型の第１のトラ
   ンジスタと、前記第１のトランジスタのソース上に形成
   したＭＯＳ型の第２のトランジスタと、前記第１のトラ
   ンジスタのゲート電極上に記憶容量となる誘電体膜と、
   前記誘電体膜上に形成されたワード線を有し、前記ワー
   ド線は前記第２のトランジスタのゲート電極に接続され
   、前記第２のトランジスタのソースが前記第１のトラン
   ジスタのゲート電極に接続され、前記第１のトランジス
   タのソース及び前記第２のトランジスタのドレインがビ
   ット線に接続して形成されてなる半導体記憶装置。
3. （３）第１のＭＯＳ型トランジスタ及び前記第２のＭＯ
   Ｓ型トランジスタに同じ極性を有するＭＯＳ型トランジ
   スタを用いる特許請求の範囲第１項又は第２項記載の半
   導体記憶装置。
4. （４）第２のＭＯＳ型トランジスタを前記第２のＭＯＳ
   型トランジスタのソース上に縦型に形成する特許請求の
   範囲第２項記載の半導体記憶装置。