JPS6370558A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号増幅機能を有し且つ貯蔵電荷量が大きい
ため、小型化、高集積化しても読み出し動作を確実に行
なえる半導体メモリセルに関するものである。

（従来の技術） 高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのヒコンデンサから構成されるメモリセル（
以下ＩＴＩＣセルと略す）は、構成要素が少なく、メモ
リセル面積の微小化が容易なため広く使われている。

ＩＴＩＣセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時に○■に設定
する場合をＴｒｏ１１書き込み、■Ｓに設定する場合を
°１′”書き込みとすると、゛メモリセルコンデンサに
貯蔵される電荷量のＩＱＩＩ；Ｉｌｌ”間の差は、メモ
リセル容量をＯ８とすると、ｃｓ、ｖｓとなる。この場
合、センスアンプへの出力電圧の′０”、ｃ′１”間の
差はビット線の浮遊容量をＣＢとすると、はぼＣ８・Ｖ
Ｓ／（ＣＢ　＋　Ｃ８）となる。

一般に、メモリの高集積化は、微細加工によるメモリセ
ルおよび周辺回路の微小化と、１つのワード線またはビ
ット線あたりのメモリセル数の増大を伴って行なわれる
。メモリセルや周辺回路を微小化するためにはトランジ
スタの微小化が必要であるが、この場合トランジスタの
耐圧が低下するため、電源電圧の低下が必要である。メ
モリセルの微小化はメモリセル容量Ｏ８の減少につなが
り、１ビツト線当たりのメモリセル数の増大はビット線
の浮遊容量ＣＢの増大につながる。そのため、ＩＴＩＣ
セルを用いたメモリを高集積化するとセンスアンプへの
出力電圧は小さくなる。以上の理由のため、従来のＩＴ
ＩＣセルを用いたメモリでは、安定な読み出し動作と高
集積化を両立させることが困難であった。

同様に、高集積半導体メモリ用メモリセルとして３つの
トランジスタから構成されるメモリセル（以下、３Ｔセ
ルという）も使われている。このメモリセルでは、メモ
リセルを構成するトランジスタの浮遊容量に電荷が貯蔵
され、その電荷量がトランジスタ電流を介して読み出さ
れる。そのため、読み出し信号は、メモリセル中のトラ
ンジスタにより一段増幅されることになり、メモリセル
の大きさやビット線の浮遊容量の影響をほとんど受けな
い。すなわち、３Ｔセルでは、高集積化しても読み出し
信号の低下が小さい。

（発明が解決しようとする問題点） ところが、従来の３Ｔセルでは、電荷をメモリセルを構
成するトランジスタの浮遊容量に貯蔵するため、高集積
化されメモリセル寸法が小さくなると貯蔵電荷量が減り
、電荷保持時間が短くなる、アルファ粒子など放射性粒
子によるソフトエラーが起こり易くなる、などの問題が
生じていた。一般にこの問題は特別な容量を付加するこ
とによりある程度解決できるが、この場合には特別な容
量のための面積分、３Ｔセルの面積が大きくなってしま
う。そのため、従来の３Ｔセルでは、貯蔵電荷量を減少
しないようにすることとメモリセル面積を増やさないよ
うにすることを同時に解決することが困難であった。

本発明の目的は、信号増幅機能を有し且つメモリセル面
積を増やすことなく貯蔵電荷量を大きくできるため、小
型化、高集積化しても読み出し動作を確実に行なえ、且
つ十分な保持特性が得られる半導体メモリセルを与える
ことである。

（問題点を解決するための手段） 本発明によれば、第１の通電電極、第１のワード線に接
続されたゲート電極、第２通電電極を有する第１トラン
ジスタ、第１通電電極、第２のワード線に接続されたゲ
ート電極、第２通電電極を有する第２トランジスタ、該
第２トランジスタの第２通電電極に接続された第１通電
電極、第１トランジスタの第２通電電極に接続されたゲ
ート電極、一定電位電源に接続された第２通電電極を有
する第３トランジスタ、一方の電極が前記第１トランジ
スタの第２通電電極に接続され、他方の電極が前記電源
に接続された容量から構成され、前記容量が半導体基板
表面に形成された溝に形成されたことを特徴とする半導
体メモリセルが得られる。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

第１図（ａ）および（ｂ）はそれぞれ本発明の半導体メ
モリセルの一実施例の構造を示す平面図および断面図で
、第１図（ｂ）は第１図（ａ）のＡ−Ａ’で切り開いた
場合の断面図である。本図の１０１はＰ型シリコン基板
、１０３，１０４，１０５はレーザアニール法などによ
りポリシリコン膜を再結晶化した再結晶シリコン膜で１
０３．１０４はそのＮ型領域、１０５はＰ壁領域、１０
６，１１０゜１１４はゲート酸化膜、１０７，１０７’
、１１１，１１１’、１１７は導電体膜、１０８，１０
９，１１２，１１３はＮ型領域、１１５は溝の中に埋め
込まれたＮ型ポリシリコン、１１６は容量絶縁体膜、１
２１，１２２，１２３，１２４は層間絶縁体膜、１２５
はコンタクト孔、１２６は活性領域と素子分離領域の境
界、１２７は溝形成部、をそれぞれ示す。なお、第１図
（ａ）の平面図は、わかりにくくなるのを避けるため、
一部の線を省略して示している。第１図でプライムを付
けた数字で示した部分は、折り返しビット線構成でメモ
リセルを配列した場合に、本メモリセルの隣に位置する
メモリセルの対応する各部分を示している。

第２図は第１図の構造に対応する等価回路図である。第
１図の１０３，１０４，１０５，１０６，１０７はＮ型
チャネルＭＯ８ＦＥＴを構成し、第２図の書き込み用ト
ランジスタ２０１と対応する。同じく、第１図の１０８
，１０９，１０１゜１１０．１１１はＮ型チャネルＭＯ
８ＦＥＴを構成し、第２図の読み出し用トランジスタ２
０２と対応する。第１図の１０９．１１２，１０１，１
１４，１１５はＮ型チャネルＭＯ８ＦＥＴを構成し、第
２図の信号増幅用トランジスタ２０３と対応する。第１
図の１１２，１１３，１１５，１１６は溝に形成された
容量を構成し、第２図の容量２０４に対応する。第２図
の２０５は電源で、第１図の埋め込みＮ型領域１１３に
よって配線される。２０６は書込み専用ワード線、２０
７は読み出し用専用ワード線、２０８はビット線、をそ
れぞれ示し、第１図の導電体膜１０７，１１１，１１７
によって配線される。この例では、電源２０５をＯｖ、
各トランジスタのしきい値電圧を０．６Ｖと仮定する。

第３図は第２図のメモリセルの動作電圧波形の一例を示
す。書き込み動作時には、書き込み専用ワード線２０６
を３■にし、ビット線２０８の電圧を書き込む情報に従
い、例えば゛１″情報では３ｖに、°゛０”′情報では
Ｏｖにする。この時、書き込み用トランジスタ２０１は
オン状態のため、記憶ノード２０９の電位はビット線電
圧に対応し、＋１１１＋情報を書き込んだ場合は約２．
４ｖに、０′”情報を書き込んだ場合は約Ｏｖになる。

読み出し動作時には、ビット線を例えば３ｖにプリチャ
ージしたのちセンスアンプにつなぎ、読み出し専用ワー
ド線電圧を３ｖにする。メモリセルに１１０１１情報が
貯蔵されている場合は記憶ノード２０９が約Ｏｖのため
、信号増幅用トランジスタ２０３はオフ状態にあり、ビ
ット線電圧は約３Ｖのままである。メモリセルに″１″
情報が貯蔵されている場合は、記憶ノード２０９が約２
．４ｖのため、信号増幅用トランジスタ２０３はオン状
態にあり、ビット線型■はＯｖまで下がる。この＋Ｑｌ
ｌ；１１１１間のビット線型田支・１ヒの差をセンスア
ンプで感知増幅して、読み出し動作を行なう。

このように本メモリセルでは信号増幅用トランジスタ２
０３のオンオフ状態により読み出し信号を出力するため
、ビット線２０８のプリチャージ電圧程度の読み出し信
号電圧を得ることができる。読み出し動作中書き込み専
用ワード線電圧はＯｖに保つので、書き込み用トランジ
スタ２０１は状態にあり、記憶ノード２０９に貯蔵され
た電荷は保存される。すなわちメモリセル中の記憶内容
を破壊しないで読み出し動作ができる。

読み出しも書き込みも行なわない非選択メモリセルでは
両ワード線をＯｖに保つので、メモリセルはビット線電
圧に影響を与えず、またメモリセルに貯蔵された情報は
ビット線の影響を受けない。

書き込み動作時には、選択された書き込み専用ワード線
につながる全ての書き込み用トランジスタがオン状態に
なるため、この書き込み専用ワード線につながる非選択
メモリセルの貯蔵情報が破壊される可能性がある。この
ことを避ける為には、書き込み動作を行なう前に、選択
されたメモリセルと同じワード線につながる全てのメモ
リセルの貯蔵情報を読み出して一時貯蔵しておき、選択
されたメモリセルに情報を書き込む時にこれらのメモリ
セルにも一時貯蔵しておいた情報を再書き込みする必要
がある。

本発明のメモリセルでは電荷を溝に形成された容量に貯
蔵するため、面積を増やすことなく貯蔵電荷量を増やす
ことができる。第１図の実施例では、書き込み用トラン
ジスタと読み出し用トランジスタを重ねて形成する、電
源２０５の配線として溝下の埋めこみＮ型領域１１３を
用いる、などにより、メモリセルの小型化を図っている
。さらに書き込み専用ワード線と書き込み用トランジス
タのゲート電極を同じものとしている、読み出し専用ワ
ード線と読み出し用ＭＯ８ＦＥＴのゲート電極を同じも
のとしている、Ｐ型シリコン基板を電源の配線、ＭＯＳ
ＦＥＴの一方の通電電極そして容量の一方の電極として
いる、など１つの部分にいくつが役割をもたすことによ
り、小型化を計っている。その結果、第１図（ａ）で示
されるように、本実施例のメモリセルはトランジスタ１
つの半と溝１つ分の小さい面積の中に収容できる。

以上説明の便宜上、第１図、第２図、第３図に示される
構造、回路構成、動作電圧などの実施例を用いたが、本
発明はこれに限るものではない。トランジスタの、種類
、導電型、しきい値電圧、電源電圧は他の適当なものま
たは値でも構わない。

本発明のメモリセルを説明する際、便宜上１つのビット
線を用いたメモリセルの実施例を用いたが、もちろん本
発明はこれに限るものではない。

ビット線を読み出し専用と化専用に分けることにより、
各ビット線の容量を小さくし高速化を図ることも可能で
ある。

（発明の効果） 以上説明してきたように、本発明のメモリセルは、一段
増幅した信号を出力できるため確実な読み出し動作が行
なえる、電荷貯蔵用の容量を大きくすることが容易なた
め記憶保持特性や耐アルファ粒子特性が良好である、メ
モリセル面積を小さくできる、などの効果を持つ。

【図面の簡単な説明】

第１図は本発明の半導体メモリセルの一実施例の構造を
示す平面図（ａ）と断面図（ｂ）である。第２図は第１
図の実施例の半導体メモリセルの等価回路図であ第２図 第３図 書き込み　　読み出し

Claims (1)

【特許請求の範囲】
1. 　第１の通電電極、第１のワード線に接続されたゲート
   電極、第２通電電極を有する第１トランジスタ、第１通
   電電極、第２のワード線に接続されたゲート電極、第２
   通電電極を有する第２トランジスタ、該第２トランジス
   タの第２通電電極に接続された第１通電電極、第１トラ
   ンジスタの第２通電電極に接続されたゲート電極、一定
   電位電源に接続された第２通電電極を有する第３トラン
   ジスタ、一方の電極が前記第１トランジスタの第２通電
   電極に接続され、他方の電極が前記電源に接続された容
   量から構成され、前記容量が半導体基板表面に形成され
   た溝に形成されたことを特徴とする半導体メモリセル。