JPS6257245A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6257245A JPS6257245A JP60197923A JP19792385A JPS6257245A JP S6257245 A JPS6257245 A JP S6257245A JP 60197923 A JP60197923 A JP 60197923A JP 19792385 A JP19792385 A JP 19792385A JP S6257245 A JPS6257245 A JP S6257245A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリセルに関し、特に信号増幅機能を
有し非破壊読み出し動作が可能な半導体メモリセルに関
する。
有し非破壊読み出し動作が可能な半導体メモリセルに関
する。
（従来技術）
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴｔＣセルと記す）は、構成要素が少なく、メモリ
セル面積の微小化が容易なため広く使われている。
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴｔＣセルと記す）は、構成要素が少なく、メモリ
セル面積の微小化が容易なため広く使われている。
ＩＴＩＣセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時にＯｖに設定
する場合を”０″書き込み、■Ｓに設定する場合を′１
″書き込みとすると、メモリセルコンデンサに貯蔵され
る電荷量の０″、・１・間の差は、メモリセル容量をＣ
８とすると、ｃｓ−ｖｓ となる。この場合、センス
増幅器ヘノ出力電圧の′０”、′１゛′間の差は、ビッ
ト線の浮遊容量をＣＢとすると、はぼＣ３−ＶＳ／（Ｃ
Ｂ十ａＳ）となる。
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時にＯｖに設定
する場合を”０″書き込み、■Ｓに設定する場合を′１
″書き込みとすると、メモリセルコンデンサに貯蔵され
る電荷量の０″、・１・間の差は、メモリセル容量をＣ
８とすると、ｃｓ−ｖｓ となる。この場合、センス
増幅器ヘノ出力電圧の′０”、′１゛′間の差は、ビッ
ト線の浮遊容量をＣＢとすると、はぼＣ３−ＶＳ／（Ｃ
Ｂ十ａＳ）となる。
一般に、半導体メモリの高集積化は、微細加工によるメ
モリセルおよび周辺回路の微小化と、１つのワード線ま
たはビット線あたりのメモリセル数の増大を伴って行な
われる。メモリセルや周辺回路を微小化するためにはト
ランジスタの微小化が必要であるが、この場合トランジ
スタの耐圧が低下するため、電源電圧を低下させること
が必要である。メモリセルの微小化はメモリセル容量Ｃ
８の減少につながり、１ビツト線轟たシのメモリセル数
の増大はと、ト線の浮遊容量ＣＢの増大につながる。そ
のため、ＩＴＩＣセルを用いた半導体メモリを高集積化
するとセンス増幅器への出力電圧は小さくなる。以上の
理由のため、従来のＩＴＩＣセルを用いたメモリでは、
安定な読み出し動作と高集積化を両立させることが困難
であった。
モリセルおよび周辺回路の微小化と、１つのワード線ま
たはビット線あたりのメモリセル数の増大を伴って行な
われる。メモリセルや周辺回路を微小化するためにはト
ランジスタの微小化が必要であるが、この場合トランジ
スタの耐圧が低下するため、電源電圧を低下させること
が必要である。メモリセルの微小化はメモリセル容量Ｃ
８の減少につながり、１ビツト線轟たシのメモリセル数
の増大はと、ト線の浮遊容量ＣＢの増大につながる。そ
のため、ＩＴＩＣセルを用いた半導体メモリを高集積化
するとセンス増幅器への出力電圧は小さくなる。以上の
理由のため、従来のＩＴＩＣセルを用いたメモリでは、
安定な読み出し動作と高集積化を両立させることが困難
であった。
（発明の目的）
本発明の目的は、信号増幅機能を有し且つ非破壊読み出
し動作が可能で、小型化、高集積化しても読み出し動作
を確実に行なえる半導体メモリセルを提供することにあ
る。
し動作が可能で、小型化、高集積化しても読み出し動作
を確実に行なえる半導体メモリセルを提供することにあ
る。
（発明の構成）
本発明によれば、ビット線に接続された第１通電電極と
書き込み専用ワード線に接続されたゲート電極と第２通
電電極を有する第１トランジスタと、一方の電極が上記
第１トランジスタの第２通電電極に接続され他方の電極
が読み出し専用ワード線に接続された可変容量素子と、
ビット線に接続された第１通電電極と電源に接続された
第２通電電極と上記第１トランジスタの第２通電電極に
接続されたゲート電極を有する第２トランジスタとを備
えた半導体メモリセルが得られる。
書き込み専用ワード線に接続されたゲート電極と第２通
電電極を有する第１トランジスタと、一方の電極が上記
第１トランジスタの第２通電電極に接続され他方の電極
が読み出し専用ワード線に接続された可変容量素子と、
ビット線に接続された第１通電電極と電源に接続された
第２通電電極と上記第１トランジスタの第２通電電極に
接続されたゲート電極を有する第２トランジスタとを備
えた半導体メモリセルが得られる。
（実施例：構成と動作原理）
第１図は本発明の一実施例の構成を示す回路図である。
第１図において、１１は書き込み用Ｎ型チャネル第１Ｍ
０８ＦＥＴ、１２は可変容量素子、Ｉ３は読み出し用Ｎ
型チャネル第２Ｍ０８ＦＥＴ、１４は書き込み専用ワー
ド線、１５はビット線、１６は読み出し専用ワード線、
１８は電源をそれぞれ示す。本実施例では、電源１８を
ＯＶ、第１ ＭＯ８ＦＥＴ１１のしきい値！圧をｌＶ％
第２Ｍ０８ＦＥＴ１３のしきい値電圧を５■と仮定し、
可変容量素子１２は記憶ノード１９側の電位が読み出し
専用ワード線１６側の電位よりも１ｖ以上高い時には大
きい容量値、例えば第２Ｍ０８ＦＥＴ１３のゲート電極
容量とほぼ同じ容量値を示し、それ以外の時は非常に小
さい容量値を示すものと仮定する。
０８ＦＥＴ、１２は可変容量素子、Ｉ３は読み出し用Ｎ
型チャネル第２Ｍ０８ＦＥＴ、１４は書き込み専用ワー
ド線、１５はビット線、１６は読み出し専用ワード線、
１８は電源をそれぞれ示す。本実施例では、電源１８を
ＯＶ、第１ ＭＯ８ＦＥＴ１１のしきい値！圧をｌＶ％
第２Ｍ０８ＦＥＴ１３のしきい値電圧を５■と仮定し、
可変容量素子１２は記憶ノード１９側の電位が読み出し
専用ワード線１６側の電位よりも１ｖ以上高い時には大
きい容量値、例えば第２Ｍ０８ＦＥＴ１３のゲート電極
容量とほぼ同じ容量値を示し、それ以外の時は非常に小
さい容量値を示すものと仮定する。
第２図は第１図の実施例の動作電圧波形の一例を示す図
である。書き込み動作時には、書き込み専用ワード線を
５■にし、ビット線電圧を書き込む情報に従い、例えば
″１″情報では５■に、′０・情報ではＯＶにする。こ
の時第１Ｍ０８ＦＥＴ１１はオン状態のため、記憶ノー
ド１９の電位はビット線電圧に対応し、″１″情報を書
き込んだ場合は約４■に、”０”情報を書き込んだ場合
は、約ＯＶになる。
である。書き込み動作時には、書き込み専用ワード線を
５■にし、ビット線電圧を書き込む情報に従い、例えば
″１″情報では５■に、′０・情報ではＯＶにする。こ
の時第１Ｍ０８ＦＥＴ１１はオン状態のため、記憶ノー
ド１９の電位はビット線電圧に対応し、″１″情報を書
き込んだ場合は約４■に、”０”情報を書き込んだ場合
は、約ＯＶになる。
読み出し動作時には、ビット線１５を例えば１■にプリ
チャージしたのちセンス増幅器につなぎ、読み出し専用
ワード線電圧を５■にする。メモリセルに′″０″０″
情報されている場合は記憶ノ＞５ 一ド１９が約Ｏｖのため、可変容量素子１２の容量は小
さく、記憶ノード１９は約ｏｖのままである。そのため
第２Ｍ０８ＦＥＴ１３はオフのままで、ビット線電圧は
ほとんど変化しない。メモリセルに″′１″情報が貯蔵
されている場合は、記憶ノード１９が約４ｖのため、可
変容量素子１２の容量は大きく、記憶ノード１９は約６
，５■まで上昇する。そのため第２Ｍ０８Ｆ’ＥＴ１３
はオンとなり、ビット線電圧は１ｖからｏＶに変化する
。この・０″、ｗｌ”間のビット線電圧変化の差をセン
ス増幅器で感知増幅して、読み出し動作を行なう。
チャージしたのちセンス増幅器につなぎ、読み出し専用
ワード線電圧を５■にする。メモリセルに′″０″０″
情報されている場合は記憶ノ＞５ 一ド１９が約Ｏｖのため、可変容量素子１２の容量は小
さく、記憶ノード１９は約ｏｖのままである。そのため
第２Ｍ０８ＦＥＴ１３はオフのままで、ビット線電圧は
ほとんど変化しない。メモリセルに″′１″情報が貯蔵
されている場合は、記憶ノード１９が約４ｖのため、可
変容量素子１２の容量は大きく、記憶ノード１９は約６
，５■まで上昇する。そのため第２Ｍ０８Ｆ’ＥＴ１３
はオンとなり、ビット線電圧は１ｖからｏＶに変化する
。この・０″、ｗｌ”間のビット線電圧変化の差をセン
ス増幅器で感知増幅して、読み出し動作を行なう。
このように本メモリセルでは第２Ｍ０８ＦＥＴ十分大き
くできる。すなわち、第２Ｍ０８ＦＥＴによって一段増
幅した大きい信号を出力できる。
くできる。すなわち、第２Ｍ０８ＦＥＴによって一段増
幅した大きい信号を出力できる。
読み出し動作中書き込み専用ワード線電圧はｏＶに保つ
ので、第１Ｍ０８ＦＥＴ１１はオフ状態にあり、記憶ノ
ード１９に貯蔵された電荷は保存される。すなわちメモ
リセル中の記憶内容を破壊しなｉ、６一 いで読み出し動作ができる。上記実施例では記憶ノード
１９が約４■の場合を説明したが、この電圧は例えば３
ｖでも構わない。すなわち本実施例では、書き込み電圧
が低い場合や記憶ノード１９へのもれ電流によってその
部分の電位が多少下がっても正常に読み出し動作ができ
る。
ので、第１Ｍ０８ＦＥＴ１１はオフ状態にあり、記憶ノ
ード１９に貯蔵された電荷は保存される。すなわちメモ
リセル中の記憶内容を破壊しなｉ、６一 いで読み出し動作ができる。上記実施例では記憶ノード
１９が約４■の場合を説明したが、この電圧は例えば３
ｖでも構わない。すなわち本実施例では、書き込み電圧
が低い場合や記憶ノード１９へのもれ電流によってその
部分の電位が多少下がっても正常に読み出し動作ができ
る。
読み出しも書き込みも行なわない非選択メモリセルでは
両ワード線をＯＶに保つので、メモリセルはビット線電
圧に影響を与えず、壕だメモリセルに貯蔵された情報は
ビット線の影響を受けない。
両ワード線をＯＶに保つので、メモリセルはビット線電
圧に影響を与えず、壕だメモリセルに貯蔵された情報は
ビット線の影響を受けない。
書き込み動作時には、選択された書き込み専用ワード線
につながる全てのＭＯＳＦＥＴがオン状態になるため、
この書き込み専用ワード線につながる非選択メモリセル
の貯蔵情報が破壊される可能性がある。このことを避け
る為には、書き込み動作を行なう前に、選択されたメモ
リセルと同じワード線につながる全てのメモリセルの貯
蔵情報を読み出して一時貯蔵しておき、選択されたメモ
リセルに情報を書き込む時にこれらのメモリセルにも一
時貯蔵しておいた情報を再書き込みする必要がある。
につながる全てのＭＯＳＦＥＴがオン状態になるため、
この書き込み専用ワード線につながる非選択メモリセル
の貯蔵情報が破壊される可能性がある。このことを避け
る為には、書き込み動作を行なう前に、選択されたメモ
リセルと同じワード線につながる全てのメモリセルの貯
蔵情報を読み出して一時貯蔵しておき、選択されたメモ
リセルに情報を書き込む時にこれらのメモリセルにも一
時貯蔵しておいた情報を再書き込みする必要がある。
読み出し動作時に読み出し専用ワード線１６を０■から
５Ｖに変化させるが、この時ＩＩ Ｉ Ｔ１貯蔵メモリ
セルの記憶ノード１９の電位は容量結合により約４■か
ら約６，５■に上昇する。そのため、記憶ノード１９側
の電位は常に読み出しワード線１６側よりも１ｖ以上高
く、読み出し動作中の可変容量素子１２の容量値は常に
太きいま１である。
５Ｖに変化させるが、この時ＩＩ Ｉ Ｔ１貯蔵メモリ
セルの記憶ノード１９の電位は容量結合により約４■か
ら約６，５■に上昇する。そのため、記憶ノード１９側
の電位は常に読み出しワード線１６側よりも１ｖ以上高
く、読み出し動作中の可変容量素子１２の容量値は常に
太きいま１である。
一方、この時の“′０′″貯蔵メモリセルの記憶ノード
１９の電位は約０■の壕まで、可変容量素子１２の容量
値は小さいｉｔである。
１９の電位は約０■の壕まで、可変容量素子１２の容量
値は小さいｉｔである。
（実施例：構造）
第３図は第１図に示した実施例を実際に半導体基板を用
いて実現した場合の断面図である。第３図において３１
１はＰ型シリコン結晶基板、３１２゜３１３．３２１は
Ｎ型領域、３１４，３２２，３３３はＭＯＳＦＥＴまた
はＭＯ８容量を形成するゲート絶縁体膜、３１５，３２
３は導電体膜、３３１，３３２゜３３４はシリコン膜で
、３３１，３３２はＮ型領域、３３４はＰ型領域、３４
０は書き込み専用ワード線、３５０はビット線、３６０
は読み出し専用ワード線、３８０は電源線、３９０は分
離用絶縁体膜をそれぞれ示す。３１１，３１２，３１３
，３１４゜３１５は第１図の１１に対応するＮ型チャネ
ル第１Ｍ０８ＦＥＴを、３２１，３２２，３２３は１２
に対応する可変容量素子を、３３１，３３２，３３３゜
３３４．３２３は１３に対応するＮ型チャネル第２Ｍ０
８ＦＥＴをそれぞれ構成する。
いて実現した場合の断面図である。第３図において３１
１はＰ型シリコン結晶基板、３１２゜３１３．３２１は
Ｎ型領域、３１４，３２２，３３３はＭＯＳＦＥＴまた
はＭＯ８容量を形成するゲート絶縁体膜、３１５，３２
３は導電体膜、３３１，３３２゜３３４はシリコン膜で
、３３１，３３２はＮ型領域、３３４はＰ型領域、３４
０は書き込み専用ワード線、３５０はビット線、３６０
は読み出し専用ワード線、３８０は電源線、３９０は分
離用絶縁体膜をそれぞれ示す。３１１，３１２，３１３
，３１４゜３１５は第１図の１１に対応するＮ型チャネ
ル第１Ｍ０８ＦＥＴを、３２１，３２２，３２３は１２
に対応する可変容量素子を、３３１，３３２，３３３゜
３３４．３２３は１３に対応するＮ型チャネル第２Ｍ０
８ＦＥＴをそれぞれ構成する。
Ｐ型シリコン結晶基板３１１がＯＶに保たれておシ、そ
の時の３２１，３２２，３２３で構成されるＭＯ８容量
のしきい値電圧を１■の場合を考える。電極３２３の電
位が電極３２１の電位よシも１７以上高いときＭＯ８表
面には反転層ができるため、両電極間の容量はゲート絶
縁膜３２２０面積と厚さで決まる大きい値となる。一方
、電極３２３の電位が電極３２１の電位よシも１■以上
高くないときには、反転層ができず、両電極間の容量は
それらが重なった僅かな部分で作られる非常に小さな値
となる。そのため、３２１，３２２゜３２３で構成され
るＭＯ８容量は、先に述べた可、：４９− 変容量素子の特性を満足する。
の時の３２１，３２２，３２３で構成されるＭＯ８容量
のしきい値電圧を１■の場合を考える。電極３２３の電
位が電極３２１の電位よシも１７以上高いときＭＯ８表
面には反転層ができるため、両電極間の容量はゲート絶
縁膜３２２０面積と厚さで決まる大きい値となる。一方
、電極３２３の電位が電極３２１の電位よシも１■以上
高くないときには、反転層ができず、両電極間の容量は
それらが重なった僅かな部分で作られる非常に小さな値
となる。そのため、３２１，３２２゜３２３で構成され
るＭＯ８容量は、先に述べた可、：４９− 変容量素子の特性を満足する。
以上説明の便宜上、第１図、第２図、第３図に示される
回路構成、動作電圧、構造実施例を用いたが、本発明は
これに限るものではない。トランジスタの、種類、導電
型、しきい値電圧、電源電圧は他の適当なものまたは値
でも構わない。
回路構成、動作電圧、構造実施例を用いたが、本発明は
これに限るものではない。トランジスタの、種類、導電
型、しきい値電圧、電源電圧は他の適当なものまたは値
でも構わない。
例えば上記の実施例では、電源１８を０■、ビット線プ
リチャージ電圧を１ｖにした状態で読み出し動作を行な
い、ビット線電圧がＯｖに下がるか否かを検知した。し
かし読み出し動作はこれに限る必要はない。電源１８を
５Ｖ、ビット線プリチャージ電圧を０■にした状態で読
み出し動作を行ない、ビット線電圧が上昇するか否かを
検知してもよい。どの場合、センス増幅器で十分信号電
圧を増幅した後、書き込み専用ワード線を５■にすれば
再書き込みができる。
リチャージ電圧を１ｖにした状態で読み出し動作を行な
い、ビット線電圧がＯｖに下がるか否かを検知した。し
かし読み出し動作はこれに限る必要はない。電源１８を
５Ｖ、ビット線プリチャージ電圧を０■にした状態で読
み出し動作を行ない、ビット線電圧が上昇するか否かを
検知してもよい。どの場合、センス増幅器で十分信号電
圧を増幅した後、書き込み専用ワード線を５■にすれば
再書き込みができる。
（発明の効果）
以上説明したように、本発明の半導体メモリセルは一段
増幅した信号を出力でき且つ非破壊読み出し動作が可能
であるため、メモリセルからピッ−１０う ト線に出力される信号を大きくでき且つ２度以上の読み
出し動作によシ確実な読み出し動作が行なえる。さらに
、記憶ノードの電位が規定の値よりも多少低くても正常
に読み出し動作ができるため、もれ電流などの影響を受
けにくいという効果がある。
増幅した信号を出力でき且つ非破壊読み出し動作が可能
であるため、メモリセルからピッ−１０う ト線に出力される信号を大きくでき且つ２度以上の読み
出し動作によシ確実な読み出し動作が行なえる。さらに
、記憶ノードの電位が規定の値よりも多少低くても正常
に読み出し動作ができるため、もれ電流などの影響を受
けにくいという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例の動作電圧波形図、第３図は第１図の一実施例を
半導体基板に実現したものの断面図である。 １１・・・・・・第１Ｍ０８ＦＥＴ、１２・・・・・・
可変容量素子、１３・・・・・・第２Ｍ０８ＦＥＴ、１
４・・・・・・書き込み専用ワード線、１５・・・・・
・ビット線、１６・・・・・・読み出し専用ワード線、
１８・・・・・・電源、１９・・・・・・記憶ノード、
３１１・・・・・・Ｐ型シリコン結晶基板、３１２゜３
１３．３２１・・・・・・Ｎ型領域、３１．４，３２２
，３３３・・・・・・ゲート絶縁膜、３１５，３２３・
・・・・・導電体膜、３３１．３３２・・・・−・Ｎ型
領域、３３４・・・・・・Ｐ型頭域、３４０・・・・・
・書き込み専用ワード線、３５０・・・・・・ビット線
、３６０・・・・・・読み出し専用ワード線、３８０牟
１図 契２図 苔搬内 艶Ｗ念し 牟３ 込 ３θＯ：可５早 ３７０：絶泳体頂
実施例の動作電圧波形図、第３図は第１図の一実施例を
半導体基板に実現したものの断面図である。 １１・・・・・・第１Ｍ０８ＦＥＴ、１２・・・・・・
可変容量素子、１３・・・・・・第２Ｍ０８ＦＥＴ、１
４・・・・・・書き込み専用ワード線、１５・・・・・
・ビット線、１６・・・・・・読み出し専用ワード線、
１８・・・・・・電源、１９・・・・・・記憶ノード、
３１１・・・・・・Ｐ型シリコン結晶基板、３１２゜３
１３．３２１・・・・・・Ｎ型領域、３１．４，３２２
，３３３・・・・・・ゲート絶縁膜、３１５，３２３・
・・・・・導電体膜、３３１．３３２・・・・−・Ｎ型
領域、３３４・・・・・・Ｐ型頭域、３４０・・・・・
・書き込み専用ワード線、３５０・・・・・・ビット線
、３６０・・・・・・読み出し専用ワード線、３８０牟
１図 契２図 苔搬内 艶Ｗ念し 牟３ 込 ３θＯ：可５早 ３７０：絶泳体頂
Claims (1)
- ビット線に接続された第１通電電極と書き込み専用ワー
ド線に接続されたゲート電極と第２通電電極を有する第
１トランジスタと、一方の電極が前記第１トランジスタ
の第２通電電極に接続され他方の電極が読み出し専用ワ
ード線に接続された可変容量素子と、ビット線に接続さ
れた第１通電電極と電源に接続された第２通電電極と前
記第１トランジスタの第２通電電極に接続されたゲート
電極を有する第２トランジスタとを備えたことを特徴と
する半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197923A JPS6257245A (ja) | 1985-09-06 | 1985-09-06 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197923A JPS6257245A (ja) | 1985-09-06 | 1985-09-06 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257245A true JPS6257245A (ja) | 1987-03-12 |
Family
ID=16382520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197923A Pending JPS6257245A (ja) | 1985-09-06 | 1985-09-06 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102233A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20120041113A (ko) * | 2010-08-26 | 2012-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 구동 방법 |
| JP2016194969A (ja) * | 2010-10-29 | 2016-11-17 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
1985
- 1985-09-06 JP JP60197923A patent/JPS6257245A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102233A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20120041113A (ko) * | 2010-08-26 | 2012-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 구동 방법 |
| JP2012160247A (ja) * | 2010-08-26 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2016194969A (ja) * | 2010-10-29 | 2016-11-17 | 株式会社半導体エネルギー研究所 | 記憶装置 |
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