JPS6260191A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6260191A JPS6260191A JP60201325A JP20132585A JPS6260191A JP S6260191 A JPS6260191 A JP S6260191A JP 60201325 A JP60201325 A JP 60201325A JP 20132585 A JP20132585 A JP 20132585A JP S6260191 A JPS6260191 A JP S6260191A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積化に適した半導体メモリセルに関する。
（従来技術とその問題点）
２つのＭＯ８７ＢＴで構成される半導体メモリセルが１
９８４年に開催された固体素子材料コンファレンスのア
ブストラクトＰ、 ２６５〜２６８ＫＨ，５ｈｉｃｈｉ
ｊＯ等によって［’］；’ＩＴＫ ＲＡＭ ｃ・ＩＩ
Ｊとして提案されている。このメモリセル（以下Ｔ工Ｔ
ＩＣセルと略す）の主な特徴は、メモリセル中に貯蔵信
号を増幅する機能を持ち、メモリセルを微細化しても読
み出し信号が低下することが少なく、２値電圧で動作す
ることにある。
９８４年に開催された固体素子材料コンファレンスのア
ブストラクトＰ、 ２６５〜２６８ＫＨ，５ｈｉｃｈｉ
ｊＯ等によって［’］；’ＩＴＫ ＲＡＭ ｃ・ＩＩ
Ｊとして提案されている。このメモリセル（以下Ｔ工Ｔ
ＩＣセルと略す）の主な特徴は、メモリセル中に貯蔵信
号を増幅する機能を持ち、メモリセルを微細化しても読
み出し信号が低下することが少なく、２値電圧で動作す
ることにある。
ところがＴ工Ｔｌ１ｊセルは第３図にその等価回路を示
すように第１ＦＫＴ２１、第２１ＦＫＴ２２、容量２３
、基準電位２４の配線、読み出しディジット線２５、書
き込みディジット線２６、書き込みワード線２７、読み
出しワード線２８から構成されており、２本のディジッ
ト線と２本のワード線が必要である。その結果セル面積
が小さくできず、大容量化が困難であるという問題が生
じている。
すように第１ＦＫＴ２１、第２１ＦＫＴ２２、容量２３
、基準電位２４の配線、読み出しディジット線２５、書
き込みディジット線２６、書き込みワード線２７、読み
出しワード線２８から構成されており、２本のディジッ
ト線と２本のワード線が必要である。その結果セル面積
が小さくできず、大容量化が困難であるという問題が生
じている。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、メモリセルに貯蔵信号を増幅する機能を持ち、
メモリセルを微細化しても読み出し信号が低下すること
が少なく、２値電圧で動作し、しかも小面積で高集積化
に適した半導体メモリセルを提供することにある。
しめて、メモリセルに貯蔵信号を増幅する機能を持ち、
メモリセルを微細化しても読み出し信号が低下すること
が少なく、２値電圧で動作し、しかも小面積で高集積化
に適した半導体メモリセルを提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する半導体
メモリセルは、ゲート電極と第１通電電極と基準電位が
供給される第２通電電極とを有する第１ＦＩＣＴと、ゲ
ート電極と第１通電電極と前記第１ ＦｆｆｉＴのゲー
ト電極に直結されて電気的に浮いた状態にある第２通電
電極とを有する第２ＦＥＴと、第１の端子を前記第２Ｆ
ＥＴの第２通電電極に直結された容量と、前記第１ Ｆ
ＥＴの第１通電電極と前記第２ＦＥＴの第１通電電極に
接続され書き込み時に前記第１ ＦＥＴのゲート電圧を
高低いずれかに設定する書き込み信号を供給し読み出し
時に前記第１ＩＰ１ｎＴの導通状態を検出するための信
号を供給するディジット線と、前記第２ＦＥＴのゲート
電極に接続されて書き込み時に前記第２Ｆ’ｌＣＴを導
通させる信号を供給する書き込みワード線と、前記容量
の第２の端子に接続されて読み出し時に前記容量を介し
て前記第１ ＦＥＴのゲート電圧を変化させて少なくと
も一方の情報が書き込まれていた場合に前記第１ ＦＥ
Ｔが導通する信号を供給する読み出しワード線とを備え
九ことをｑ＃徴とする。
メモリセルは、ゲート電極と第１通電電極と基準電位が
供給される第２通電電極とを有する第１ＦＩＣＴと、ゲ
ート電極と第１通電電極と前記第１ ＦｆｆｉＴのゲー
ト電極に直結されて電気的に浮いた状態にある第２通電
電極とを有する第２ＦＥＴと、第１の端子を前記第２Ｆ
ＥＴの第２通電電極に直結された容量と、前記第１ Ｆ
ＥＴの第１通電電極と前記第２ＦＥＴの第１通電電極に
接続され書き込み時に前記第１ ＦＥＴのゲート電圧を
高低いずれかに設定する書き込み信号を供給し読み出し
時に前記第１ＩＰ１ｎＴの導通状態を検出するための信
号を供給するディジット線と、前記第２ＦＥＴのゲート
電極に接続されて書き込み時に前記第２Ｆ’ｌＣＴを導
通させる信号を供給する書き込みワード線と、前記容量
の第２の端子に接続されて読み出し時に前記容量を介し
て前記第１ ＦＥＴのゲート電圧を変化させて少なくと
も一方の情報が書き込まれていた場合に前記第１ ＦＥ
Ｔが導通する信号を供給する読み出しワード線とを備え
九ことをｑ＃徴とする。
（実施例〉
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例の等価回路である。
この実施例の半導体メモリセル酸、第１ ＦＥＴｌと第
２ＦＥＴ２と、容量３と、基準電位４の配線と、ディジ
ット線５と、書き込みワード線６と、読み出しワード線
７とを含んで構成される。
２ＦＥＴ２と、容量３と、基準電位４の配線と、ディジ
ット線５と、書き込みワード線６と、読み出しワード線
７とを含んで構成される。
次にこの実施例の動作について説明する。ここで第１
ＰＫＴ ｌ、第２ＰＫ’ｒ２共にＭＷチャネルＭＯＢ？
ＩＬＴとし、Ｍ準を位４ ｔ ｓ ｖ、第１Ｆ！！’Ｉ
’の閾値電圧を６ｖ、第２ＦＫＴ２の閾値電圧をＩＶに
設定した場合を想定する。
ＰＫＴ ｌ、第２ＰＫ’ｒ２共にＭＷチャネルＭＯＢ？
ＩＬＴとし、Ｍ準を位４ ｔ ｓ ｖ、第１Ｆ！！’Ｉ
’の閾値電圧を６ｖ、第２ＦＫＴ２の閾値電圧をＩＶに
設定した場合を想定する。
第２図は第１図に示す実施例を動作させるときの信号波
形の一例を示す図である。書き込み動作時には書き込み
ワード線電圧１２を５ｖにし、ディジット線電圧は書き
込む２進情報に応じて％１′情報の時は１３のように５
ｖにし、１ＯＮ情報の時は１４のようにＯｖにする。こ
の時第２ＦＥＴ２は導通状態となるため、電荷蓄積ノー
ド８の電圧はディジット線電圧に応じて％１′を書き込
んだ時は１５のように５ｖに、％Ｏ１情報を書き込んだ
時は１６のようにＱＶになる。この後書き込みワード線
電圧をＯＶＫすることによって書き込み動作が完了する
。読み出し動作時にはデイツク）［５をセンスアンプへ
つなぎ、この電圧をＱＶにした状態で読み出しワード線
電圧１１を５７にする。この時電荷蓄積ノード８の電圧
は容ｆｉｋ３を通じての容量カップリングによって変動
する。仮に容量３が電荷蓄積ノード８の全容量の５０チ
を占めるとすると、電荷蓄積ノード８の電圧は、鷺ｌｌ
が書き込まれていた場合は７．５ｖに、％０〃が書き込
まれていた場合は２．５ｖになる。第１ＦＥＴＩの閾値
電圧は６ｖであるので、メモリセルに％ｌｌが書き込ま
れていた場合は第１ＦＥＴのゲート電圧が７．５ｖのた
め導通状態にあシ、ディジットｌｓ５へ基準電位４を与
える電源から電流が流れるのでディジット線電圧は上昇
する。メモリセルＫ” ’０＃が書き込まれていた場合
は＠１１ＦＥＴのゲート電圧が２．５ｖのため非導通状
態にあシ、ディジット線電圧１４はＯｖのままである。
形の一例を示す図である。書き込み動作時には書き込み
ワード線電圧１２を５ｖにし、ディジット線電圧は書き
込む２進情報に応じて％１′情報の時は１３のように５
ｖにし、１ＯＮ情報の時は１４のようにＯｖにする。こ
の時第２ＦＥＴ２は導通状態となるため、電荷蓄積ノー
ド８の電圧はディジット線電圧に応じて％１′を書き込
んだ時は１５のように５ｖに、％Ｏ１情報を書き込んだ
時は１６のようにＱＶになる。この後書き込みワード線
電圧をＯＶＫすることによって書き込み動作が完了する
。読み出し動作時にはデイツク）［５をセンスアンプへ
つなぎ、この電圧をＱＶにした状態で読み出しワード線
電圧１１を５７にする。この時電荷蓄積ノード８の電圧
は容ｆｉｋ３を通じての容量カップリングによって変動
する。仮に容量３が電荷蓄積ノード８の全容量の５０チ
を占めるとすると、電荷蓄積ノード８の電圧は、鷺ｌｌ
が書き込まれていた場合は７．５ｖに、％０〃が書き込
まれていた場合は２．５ｖになる。第１ＦＥＴＩの閾値
電圧は６ｖであるので、メモリセルに％ｌｌが書き込ま
れていた場合は第１ＦＥＴのゲート電圧が７．５ｖのた
め導通状態にあシ、ディジットｌｓ５へ基準電位４を与
える電源から電流が流れるのでディジット線電圧は上昇
する。メモリセルＫ” ’０＃が書き込まれていた場合
は＠１１ＦＥＴのゲート電圧が２．５ｖのため非導通状
態にあシ、ディジット線電圧１４はＯｖのままである。
その結果、メモリセルに書き込まれた２進情報信号はメ
モリセル自身によって増幅されてディジット線５に読み
出される。
モリセル自身によって増幅されてディジット線５に読み
出される。
読み出しも書き込みも行なわれない非選択メモリセルで
は、読み出しワード線電圧と書き込みワード線電圧は共
にＯｖに保つ。その結果、第１ＦＥＴＩも第２ＦＥＴ２
も共に非導通状態になっている。
は、読み出しワード線電圧と書き込みワード線電圧は共
にＯｖに保つ。その結果、第１ＦＥＴＩも第２ＦＥＴ２
も共に非導通状態になっている。
第４図（ａ）は第１図実施例の平面図、同図（ｔｌＯは
本図（ａ）のＡ−Ａ／矢視断面図、第５図（ＪＬ）は等
両回路が第１図実施例と同じであシ構造が第４図（＆）
、 （ｂ）とは異なる第１図実施例の一変形例の平面図
、同図（１））は本図（ａ）のＡ−Ａ／矢視断面図であ
る。第４図（ａル（ｂ）及び第５図（ａ）、 （ｔ））
の構造は、半導体基板上で第２ＦＥＴを第１ ＦＥＴ上
に重ねてなり、類似の点が多いので、以下では筒構造に
ついて合わせて説明する。ここでｆＪｆＪ２””Ｔ２は
、例えば絶縁膜上に成長させた多結晶シリコン層や、そ
れを適当な方法で処理したものや、さらに適当な方法で
単結晶化させたものに形成する。
本図（ａ）のＡ−Ａ／矢視断面図、第５図（ＪＬ）は等
両回路が第１図実施例と同じであシ構造が第４図（＆）
、 （ｂ）とは異なる第１図実施例の一変形例の平面図
、同図（１））は本図（ａ）のＡ−Ａ／矢視断面図であ
る。第４図（ａル（ｂ）及び第５図（ａ）、 （ｔ））
の構造は、半導体基板上で第２ＦＥＴを第１ ＦＥＴ上
に重ねてなり、類似の点が多いので、以下では筒構造に
ついて合わせて説明する。ここでｆＪｆＪ２””Ｔ２は
、例えば絶縁膜上に成長させた多結晶シリコン層や、そ
れを適当な方法で処理したものや、さらに適当な方法で
単結晶化させたものに形成する。
Ｐ型半専体基板３１は第１図の第１ ＩＰＩ！ｆＴの基
板領域を形成する。Ｎ型領域３２は第１ ＦＥＴの第１
通電電極を形成する。Ｎ型領域３３は第１ＦＥＴの第２
通電電極で基準電位４が印加される。
板領域を形成する。Ｎ型領域３２は第１ ＦＥＴの第１
通電電極を形成する。Ｎ型領域３３は第１ＦＥＴの第２
通電電極で基準電位４が印加される。
Ｎ型領域３４は第２ＦＥＴの第１通電電極を形成し、Ｎ
型領域３２に埋め込みコンタクトを介して接続される。
型領域３２に埋め込みコンタクトを介して接続される。
Ｐ型領域３５Ｆｉ第２ｙｇ’ｒの基板領域を形成する。
Ｎ型領域３６は第１ＦＦｆＴのゲート電極と第２ＦＥＴ
の第２通電電極と容量３の第１の端子を兼ねる。導体層
３７は第２ＦＥＴのゲート電極と書き込みワード線を兼
ねる。導体層３８は容量３の第２の端子と読み出しワー
ド線６を兼ねる。導体層３９はディジット線５を形成し
、Ｎ型領域３４に接続される。４０．４１は絶縁膜であ
る。第４図（１ｋ）及び第５図（ｊＬ）の二点鎖線は半
導体基板内の能動素子に対する活性領域と不活性領域と
を分けておシ、これらの図で周囲部が不活性領域である
。
の第２通電電極と容量３の第１の端子を兼ねる。導体層
３７は第２ＦＥＴのゲート電極と書き込みワード線を兼
ねる。導体層３８は容量３の第２の端子と読み出しワー
ド線６を兼ねる。導体層３９はディジット線５を形成し
、Ｎ型領域３４に接続される。４０．４１は絶縁膜であ
る。第４図（１ｋ）及び第５図（ｊＬ）の二点鎖線は半
導体基板内の能動素子に対する活性領域と不活性領域と
を分けておシ、これらの図で周囲部が不活性領域である
。
以上説明の便宜上第１ＦＩＩｔＴ、第２Ｆ’ＥＴ共にＮ
型チャネルＭＯ８７ＫＴを使用した実施例について説明
したが、本発明は他のＦ’ＫＴを用いた場合にも適用で
きる。また第２１ＦＩｅＴを第１ＦＥＴの上に重ねる構
造にし、第２ＦＥＴを絶縁膜上に成長させた多結晶シリ
コン層や、それを適当な方法で処理したものや、さらに
適当な方法で単結晶化させたものに形成した実施例を示
したが、本発明はこれに限るわけではない。すなわち、
本発明は、第１ ＦＥＴを第２ＦＫＴの上に重ねる構造
でも、２つのＦＥＴを重ねない構造でも実現でき、又Ｆ
■Ｔを他の方法で形成した半導体や他の半導体物質に形
成しても実現できる。さらに、上述の実施例では、容量
３が電荷蓄積ノードの全容量の５０−の場合を考えて、
各ＦＥＴの閾値電圧として適当な値を用いたが、本発明
はこれらについてもこれらの値に限るわけではない。ま
た動作電圧としてＯｖと５ｖを用いて説明したが、これ
らも他の値であっても構わない。
型チャネルＭＯ８７ＫＴを使用した実施例について説明
したが、本発明は他のＦ’ＫＴを用いた場合にも適用で
きる。また第２１ＦＩｅＴを第１ＦＥＴの上に重ねる構
造にし、第２ＦＥＴを絶縁膜上に成長させた多結晶シリ
コン層や、それを適当な方法で処理したものや、さらに
適当な方法で単結晶化させたものに形成した実施例を示
したが、本発明はこれに限るわけではない。すなわち、
本発明は、第１ ＦＥＴを第２ＦＫＴの上に重ねる構造
でも、２つのＦＥＴを重ねない構造でも実現でき、又Ｆ
■Ｔを他の方法で形成した半導体や他の半導体物質に形
成しても実現できる。さらに、上述の実施例では、容量
３が電荷蓄積ノードの全容量の５０−の場合を考えて、
各ＦＥＴの閾値電圧として適当な値を用いたが、本発明
はこれらについてもこれらの値に限るわけではない。ま
た動作電圧としてＯｖと５ｖを用いて説明したが、これ
らも他の値であっても構わない。
（発明の効果）
本発明の半導体メモリセルは、メモリセル中に貯蔵信号
を増幅する機能を持ち、メモリセルを微細化しても読み
出し信号が低下することが少なく、２値電圧で動作し、
しかもディジット線が１本ですむので従来のＴ工ＴＫセ
ルと比較してセル面積を２０％から３０％低減できる。
を増幅する機能を持ち、メモリセルを微細化しても読み
出し信号が低下することが少なく、２値電圧で動作し、
しかもディジット線が１本ですむので従来のＴ工ＴＫセ
ルと比較してセル面積を２０％から３０％低減できる。
このように本発明の効果は非常に大きい。
第１図は本発明の一実施例の等価回路図、第２図は第１
図に示す一実施例を動作させるときの各部信号の波形図
、第３図は従来のＴＩＴＥセルの等価回路図、第４図（
ＩＬ）は第１図実施例の平面図、同図（ｂ）は本図（Ａ
）のＡ−Ａ／矢視断面図、ｔＪ５図（ａ）は等両回路が
第１図と同じであり構造がｉ４図（ａ）。 （ｂ）とは異なる第１図実施例の一変形例の平面図、第
５図（ｋｌ）は本図（ａ）のＡ−Ａ／矢視断面図である
。 代理人 弁理士 本 庄 伸 介 第１図 第２図 第３図 第４図 （ａ） ３１：Ｐ智苓根 ３２：Ｎりｌ１ｌｌ緘 ３７：得奮本層
４０１１！ａｌｌ五３３：Ｎヤ礪緘 ３８：釦１４１
：樋傳蝶３４＝Ｎ型４ｊＬ緘 ３ｓ：１１４層３５
；Ｐ型領咄 ３６：Ｎダ％憾 第５図 ３５＝Ｐ髪機憾
図に示す一実施例を動作させるときの各部信号の波形図
、第３図は従来のＴＩＴＥセルの等価回路図、第４図（
ＩＬ）は第１図実施例の平面図、同図（ｂ）は本図（Ａ
）のＡ−Ａ／矢視断面図、ｔＪ５図（ａ）は等両回路が
第１図と同じであり構造がｉ４図（ａ）。 （ｂ）とは異なる第１図実施例の一変形例の平面図、第
５図（ｋｌ）は本図（ａ）のＡ−Ａ／矢視断面図である
。 代理人 弁理士 本 庄 伸 介 第１図 第２図 第３図 第４図 （ａ） ３１：Ｐ智苓根 ３２：Ｎりｌ１ｌｌ緘 ３７：得奮本層
４０１１！ａｌｌ五３３：Ｎヤ礪緘 ３８：釦１４１
：樋傳蝶３４＝Ｎ型４ｊＬ緘 ３ｓ：１１４層３５
；Ｐ型領咄 ３６：Ｎダ％憾 第５図 ３５＝Ｐ髪機憾
Claims (1)
- ゲート電極と第１通電電極と基準電位が供給される第
２通電電極とを有する第１ＦＥＴと、ゲート電極と第１
通電電極と前記第１ＦＥＴのゲート電極に直結されて電
気的に浮いた状態にある第２通電電極とを有する第２Ｆ
ＥＴと、第１の端子を前記第２ＦＥＴの第２通電電極に
直結された容量と、前記第１ＦＥＴの第１通電電極と前
記第２ＦＥＴの第１通電電極に接続され書き込み時に前
記第１ＦＥＴのゲート電圧を高低いずれかに設定する書
き込み信号を供給し読み出し時に前記第１ＦＥＴの導通
状態を検出するための信号を供給するディジット線と、
前記第２ＦＥＴのゲート電極に接続されて書き込み時に
前記第２ＦＥＴを導通させる信号を供給する書き込みワ
ード線と、前記容量の第２の端子に接続されて読み出し
時に前記容量を介して前記第１ＦＥＴのゲート電圧を変
化させて少なくとも一方の情報が書き込まれていた場合
に前記第１ＦＥＴが導通する信号を供給する読み出しワ
ード線とを備えたことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201325A JPS6260191A (ja) | 1985-09-11 | 1985-09-11 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201325A JPS6260191A (ja) | 1985-09-11 | 1985-09-11 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260191A true JPS6260191A (ja) | 1987-03-16 |
Family
ID=16439140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201325A Pending JPS6260191A (ja) | 1985-09-11 | 1985-09-11 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260191A (ja) |
Cited By (8)
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| JP2012039058A (ja) * | 2009-12-28 | 2012-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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-
1985
- 1985-09-11 JP JP60201325A patent/JPS6260191A/ja active Pending
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