JPS6260192A - 半導体メモリセルの駆動方法 - Google Patents
半導体メモリセルの駆動方法Info
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- JPS6260192A JPS6260192A JP60201324A JP20132485A JPS6260192A JP S6260192 A JPS6260192 A JP S6260192A JP 60201324 A JP60201324 A JP 60201324A JP 20132485 A JP20132485 A JP 20132485A JP S6260192 A JPS6260192 A JP S6260192A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高集積化に適した半導体メモリセルの駆動方
法に関する。
法に関する。
（従来の技術）
２つのＭＣＩＪＦ’ＥＴで構成される半導体メモリセル
が１９８４年に開催された固体素子材料コ／ファレ／ス
のアブストラクトＰ、２６５〜２６８にエイチ・シチジ
ョ−（ＨｌＳｈｉｃｈｉｊｏ 、）等によって「ＴｒＴ
Ｋ ＲＡＭ ｃ・１１」として提案されている。
が１９８４年に開催された固体素子材料コ／ファレ／ス
のアブストラクトＰ、２６５〜２６８にエイチ・シチジ
ョ−（ＨｌＳｈｉｃｈｉｊｏ 、）等によって「ＴｒＴ
Ｋ ＲＡＭ ｃ・１１」として提案されている。
このメモリセル（以下Ｔ工ＴＥセルと略す）の主な特徴
は、メモリセル中に貯蔵信号を増幅する機能を持ち、メ
モリセルを微細化しても読み出し信号が低下することが
少なく、２値電圧で動作することにある。
は、メモリセル中に貯蔵信号を増幅する機能を持ち、メ
モリセルを微細化しても読み出し信号が低下することが
少なく、２値電圧で動作することにある。
第２図及び第３図を参照してＰ型半導体基板を用いた場
合のＴエフにセルの動作原理を説明する。
合のＴエフにセルの動作原理を説明する。
Ｗ２図はＴ工ＴＫセルの等価回路である。Ｔ工ＴＫセル
はＮ型チャネルの第１ＦＫ７１１と、Ｎ型チャネルの第
２７ＺＴ １２と、一方の端子を前記第１ ＦＥＴ ｌ
ｌのゲート電極と前記第２７ＫＴ１２の第２通電電極
に直結した容量１３と、前記第１ＦＥＴＩＩの第２通電
電極に供給される基準電位１４用の配線と、前記＠ＩＦ
Ｆ：Ｔｌｌの第１通電電極に接続されて読み出し時に前
記第１ＦＥＴｌｌの導通状態を検出するための信号を供
給する読み出しディジット線１５と、前記第２ＦＥＴの
ゲート電極に接続されて書き込み時に前記第２ＩＦＥＴ
１２をオンする信号を供給する書き込みワード線１６と
、前記第２７ＥＴ１２の第１通電電極に接続されて書き
込み時に前記第１ ＦＫＴ ｌ ｌのゲー、ト電圧を高
低いずれかに設定する書き込み信号を供給する書き込み
ディジット線１７と、前記容量１３の他方の端子にｉ８
！されて読み出し時に前記各［１３を介して前記第１Ｆ
ＥＴＩＩのゲート電圧を変化させて少なくとも一方の情
報が書き込まれていた場合に前記＆Ｔ Ｉ ’ ” Ｔ
Ｌ ｌがオンする信号を供給する読み出しワード線１８
とを含んで構成されている。
はＮ型チャネルの第１ＦＫ７１１と、Ｎ型チャネルの第
２７ＺＴ １２と、一方の端子を前記第１ ＦＥＴ ｌ
ｌのゲート電極と前記第２７ＫＴ１２の第２通電電極
に直結した容量１３と、前記第１ＦＥＴＩＩの第２通電
電極に供給される基準電位１４用の配線と、前記＠ＩＦ
Ｆ：Ｔｌｌの第１通電電極に接続されて読み出し時に前
記第１ＦＥＴｌｌの導通状態を検出するための信号を供
給する読み出しディジット線１５と、前記第２ＦＥＴの
ゲート電極に接続されて書き込み時に前記第２ＩＦＥＴ
１２をオンする信号を供給する書き込みワード線１６と
、前記第２７ＥＴ１２の第１通電電極に接続されて書き
込み時に前記第１ ＦＫＴ ｌ ｌのゲー、ト電圧を高
低いずれかに設定する書き込み信号を供給する書き込み
ディジット線１７と、前記容量１３の他方の端子にｉ８
！されて読み出し時に前記各［１３を介して前記第１Ｆ
ＥＴＩＩのゲート電圧を変化させて少なくとも一方の情
報が書き込まれていた場合に前記＆Ｔ Ｉ ’ ” Ｔ
Ｌ ｌがオンする信号を供給する読み出しワード線１８
とを含んで構成されている。
次Ｋｇ準電位１４を５Ｖ、第１ＦＢＴＩＩの閾値電圧を
３ｖ、第２ＦＫＴ１２の閾値電圧を１ｖに設定した場合
の動作を説明する。２進情報は電気的に浮いた状態であ
る電荷蓄積ノード１９に蓄えられる。第３図はＴ工ＴＫ
セルを動作させる時の信号波形図である。書き込み動作
時には読み出しワード線電圧２１及び曹き込みワード線
電圧２２を共に５ｖにし、書き込みディジット線電圧は
書き込む２進情報に応じて％ｌｌ情報の時は２３のよう
に５ｖにし、１ＯＮ情報の時け２４のように□Ｖにする
。この時第２Ｆ’ＥＴ１２け導通状態になるため、電荷
蓄積ノード１９の電圧は書き込みディジット線電圧に応
じて％１”情報を書き込んだ時は２７のように５ｖに、
’ｏ’ｆｐｔ報を唇き込んだ時は２８のようにＯｖにな
る。この後第３図に示すように、まず書き込みワード線
電圧をＱＶにし、次に読み出しワード線電圧をＱＶにす
ると書き込み動作が完了する。この時電荷蓄積ノードの
電圧は容量１３を通じての容量カップリングによって変
動する。仮に容量１３が電荷蓄積ノードの全容量の５０
チを占めるとすると、電荷蓄積ノードの電圧け％ｌ”を
書き込んだ時は２．５Ｖに、％ＯＩを書き込んだ場合は
−２，５ｖになる。
３ｖ、第２ＦＫＴ１２の閾値電圧を１ｖに設定した場合
の動作を説明する。２進情報は電気的に浮いた状態であ
る電荷蓄積ノード１９に蓄えられる。第３図はＴ工ＴＫ
セルを動作させる時の信号波形図である。書き込み動作
時には読み出しワード線電圧２１及び曹き込みワード線
電圧２２を共に５ｖにし、書き込みディジット線電圧は
書き込む２進情報に応じて％ｌｌ情報の時は２３のよう
に５ｖにし、１ＯＮ情報の時け２４のように□Ｖにする
。この時第２Ｆ’ＥＴ１２け導通状態になるため、電荷
蓄積ノード１９の電圧は書き込みディジット線電圧に応
じて％１”情報を書き込んだ時は２７のように５ｖに、
’ｏ’ｆｐｔ報を唇き込んだ時は２８のようにＯｖにな
る。この後第３図に示すように、まず書き込みワード線
電圧をＱＶにし、次に読み出しワード線電圧をＱＶにす
ると書き込み動作が完了する。この時電荷蓄積ノードの
電圧は容量１３を通じての容量カップリングによって変
動する。仮に容量１３が電荷蓄積ノードの全容量の５０
チを占めるとすると、電荷蓄積ノードの電圧け％ｌ”を
書き込んだ時は２．５Ｖに、％ＯＩを書き込んだ場合は
−２，５ｖになる。
読み出し動作時には読み出しディジット線１５をセンス
ア／プへつなぎ、この電圧をｏｖにした状態で続み出し
ワード線′也圧２１を５ｖにする。この時電荷蓄積ノー
どの電圧は容置１３を通じての容量カップリングによっ
て、１１〃が書き込まれていた時は５ｖに ％０／Ｌが
書き込まれていた時はＯｖになる。＃Ｃ１１ＦＥＴ１１
の閾値電圧は３ｖであるので、メモリセルに１１Ｉが書
き込まれていた場合は第１ Ｆ］ＩＩ！Ｔのゲート電圧
が５ｖのため導通状態にあり、読み出しディジット線へ
基準電位１４を与える電源から電流が流れるので読み出
しディジット線電圧は符号２５の如くに上昇する。
ア／プへつなぎ、この電圧をｏｖにした状態で続み出し
ワード線′也圧２１を５ｖにする。この時電荷蓄積ノー
どの電圧は容置１３を通じての容量カップリングによっ
て、１１〃が書き込まれていた時は５ｖに ％０／Ｌが
書き込まれていた時はＯｖになる。＃Ｃ１１ＦＥＴ１１
の閾値電圧は３ｖであるので、メモリセルに１１Ｉが書
き込まれていた場合は第１ Ｆ］ＩＩ！Ｔのゲート電圧
が５ｖのため導通状態にあり、読み出しディジット線へ
基準電位１４を与える電源から電流が流れるので読み出
しディジット線電圧は符号２５の如くに上昇する。
メモリセルに１６１が書き込まれていた場合は第１ 、
Ｆ Ｋ Ｔのゲート電圧がＱＶのため非導通状態にあり
、読み出しディジット線電圧は符号２６の如くにＯｖの
１１である。その結果、メモリセルに書き込まれた２進
情報信号はメモリセル自身によって増幅されて読み出し
ディジット線１５に読み出される。
Ｆ Ｋ Ｔのゲート電圧がＱＶのため非導通状態にあり
、読み出しディジット線電圧は符号２６の如くにＯｖの
１１である。その結果、メモリセルに書き込まれた２進
情報信号はメモリセル自身によって増幅されて読み出し
ディジット線１５に読み出される。
（発明が解決しようとする問題点）
ところがこのＴＩＴＫセルを使った半導体集積化記憶装
置の従来の駆動方法にはいくつかの問題があった。１つ
は１１′情報を書き込んだ時に第１ ＦＥＴ ｌ ｌが
導通状態となって、基準電位１４を与える′０！源から
読み出しディジット線１５に電流が流れてしまうことで
ある。これは第１ ＦＥＴ１１の閾値電圧を、読み出し
動作時の電荷蓄積ノ−ド１９の２種類の電圧の中間に選
ぶ必要性のために避けることはできない。２つめは１Ｏ
Ｎ情報を書き込んだ時に情報の一部が破壊されてしまう
ことである。１さ込み動作終了時に読み出しワード線電
圧をＯｖにして容′Ｍｔ１３を通じての容量カップリン
グによって％ＯＮ情報が書き込まれた電荷蓄積ノード１
９の電圧はマイナスになる。この時電荷蓄積ノード１９
の電圧の絶対値が第２ ＦＩＴの閾値電圧の絶対値より
大きくなると、第２７ＩＣＴ１２が導通状態となって、
書き込まれた情報の一部が破壊されてしまう。３つめは
読み出しワード線１８の電圧を書き込み動作時と読み出
し動作時の両方で変化させねばならないためと、書き込
み動作終了時の読み出しワード線と書き込みワード７Ｈ
の電圧変化の微妙なタイミングのために周辺回路が複雑
になってしまうことである。
置の従来の駆動方法にはいくつかの問題があった。１つ
は１１′情報を書き込んだ時に第１ ＦＥＴ ｌ ｌが
導通状態となって、基準電位１４を与える′０！源から
読み出しディジット線１５に電流が流れてしまうことで
ある。これは第１ ＦＥＴ１１の閾値電圧を、読み出し
動作時の電荷蓄積ノ−ド１９の２種類の電圧の中間に選
ぶ必要性のために避けることはできない。２つめは１Ｏ
Ｎ情報を書き込んだ時に情報の一部が破壊されてしまう
ことである。１さ込み動作終了時に読み出しワード線電
圧をＯｖにして容′Ｍｔ１３を通じての容量カップリン
グによって％ＯＮ情報が書き込まれた電荷蓄積ノード１
９の電圧はマイナスになる。この時電荷蓄積ノード１９
の電圧の絶対値が第２ ＦＩＴの閾値電圧の絶対値より
大きくなると、第２７ＩＣＴ１２が導通状態となって、
書き込まれた情報の一部が破壊されてしまう。３つめは
読み出しワード線１８の電圧を書き込み動作時と読み出
し動作時の両方で変化させねばならないためと、書き込
み動作終了時の読み出しワード線と書き込みワード７Ｈ
の電圧変化の微妙なタイミングのために周辺回路が複雑
になってしまうことである。
そこで、本発明の目的は、このような従来の欠点を除去
せしめて、書キ込み動作時に基準電位を与える電源から
読み出しディジット線に電流が流れることがなく、書き
込まれた情報の一部が破壊されることもなく、シかも周
辺回路が簡単にできる半導体メモリセルの駆動方法を与
えることである。
せしめて、書キ込み動作時に基準電位を与える電源から
読み出しディジット線に電流が流れることがなく、書き
込まれた情報の一部が破壊されることもなく、シかも周
辺回路が簡単にできる半導体メモリセルの駆動方法を与
えることである。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、ゲート電極と第１通電電極と基準電位が供給される第
２通電電極とを有する第１ ＦＥＴと、ゲート電極と第
１通電電極と前記第１ ＦＩＴのゲート電極に直結され
て電気的に浮いた状態にある第２通電電極とを有するｇ
２ＦＥＴと、第１の端子を前記第２ＦＫＴの第２通電電
極に直結した容量と、前記第１ ＦＥＴの第１通電電極
に接続されて読み出し時に前記第１１ＦＥＴの導通状態
を検出するための信号を供給する読み出・しディジット
線と、前記第２ｙｇ’ｒのゲート電極に接続されて書き
込み時に前記第２Ｆ］ｌｉＴを導通させる信号を供給す
る書き込みワード線と、前記第２ＦＥＴの第１通電電極
に接続されて書き込み時ｒｃ前記第１ＦＥＴのゲート電
圧を高低いずれかに設定する書き込み信号を供給する書
き込みディジット線と、前記容量の第２の端子に接続さ
れて読み出し時に前記容量を介して前記第１ＦＥＴのゲ
ート電圧を変化させて少なくとも一方の情報が書き込ま
れていた場合に前記第１ ＦＥＴが導通する信号を供給
する読み出しワード線とを備える半導体メモリセルの駆
動方法であって、前記読み出しワード線の信号を書き込
み時には変化させず、読み出し時のみに変化させること
を特徴とする。
、ゲート電極と第１通電電極と基準電位が供給される第
２通電電極とを有する第１ ＦＥＴと、ゲート電極と第
１通電電極と前記第１ ＦＩＴのゲート電極に直結され
て電気的に浮いた状態にある第２通電電極とを有するｇ
２ＦＥＴと、第１の端子を前記第２ＦＫＴの第２通電電
極に直結した容量と、前記第１ ＦＥＴの第１通電電極
に接続されて読み出し時に前記第１１ＦＥＴの導通状態
を検出するための信号を供給する読み出・しディジット
線と、前記第２ｙｇ’ｒのゲート電極に接続されて書き
込み時に前記第２Ｆ］ｌｉＴを導通させる信号を供給す
る書き込みワード線と、前記第２ＦＥＴの第１通電電極
に接続されて書き込み時ｒｃ前記第１ＦＥＴのゲート電
圧を高低いずれかに設定する書き込み信号を供給する書
き込みディジット線と、前記容量の第２の端子に接続さ
れて読み出し時に前記容量を介して前記第１ＦＥＴのゲ
ート電圧を変化させて少なくとも一方の情報が書き込ま
れていた場合に前記第１ ＦＥＴが導通する信号を供給
する読み出しワード線とを備える半導体メモリセルの駆
動方法であって、前記読み出しワード線の信号を書き込
み時には変化させず、読み出し時のみに変化させること
を特徴とする。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
本実施例では、第２図に示したＴ工ＴＫセルをそのまま
使う。ここで第１１ＦＥＴＩＩ、第２ ＦＩＣＴｌｚ共
ＫＮ型チャネルＭＯ８ＦＥ’ｒとし、基準電位１４を５
ｖ、第１ ＦＩＴｌ １０閾値電圧を６ｖ。
使う。ここで第１１ＦＥＴＩＩ、第２ ＦＩＣＴｌｚ共
ＫＮ型チャネルＭＯ８ＦＥ’ｒとし、基準電位１４を５
ｖ、第１ ＦＩＴｌ １０閾値電圧を６ｖ。
！２ＦＥＴ１２０閾値電圧をＩＶＶｃ設定した場合を想
定する。
定する。
第１図はＴＸＴＥセルを動作させる場合の、本発明の駆
動方法による信号波形図の一例である。
動方法による信号波形図の一例である。
書き込み動作時には書き込みワード線電圧２を５ｖにし
、書き込みディジット線電圧は書き込む２進情報に応じ
て、％１〃情報の時け３のように５ｖにし ％ＯＩＩ情
報の時は４のようにＱＶにする。
、書き込みディジット線電圧は書き込む２進情報に応じ
て、％１〃情報の時け３のように５ｖにし ％ＯＩＩ情
報の時は４のようにＱＶにする。
この時第２７ＰＴ１２は導通状態となるため、電荷蓄積
ノード１９の電圧は書き込みディジット線電圧に応じて
％ＩＮ情報を書き込んだ時は７のように５ｖに、％Ｏｌ
情報を書き込んだ時は８のようにＯｖになる。この後書
き込みワード線電圧をＯｖにするととくよって書き込み
動作が完了する。
ノード１９の電圧は書き込みディジット線電圧に応じて
％ＩＮ情報を書き込んだ時は７のように５ｖに、％Ｏｌ
情報を書き込んだ時は８のようにＯｖになる。この後書
き込みワード線電圧をＯｖにするととくよって書き込み
動作が完了する。
読み出し動作時には読み出しディジット線１５をセンス
アンプへつなぎ、この電圧をＯｖにした状態で読み出し
ワード線電圧ｌを５ｖにする。この時電荷蓄積ノード１
９の電圧は容量１３を通じての容量カップリングによっ
て変動する。仮に容量１３が電荷蓄積ノードの全容量の
５０チを占めるとすると、電荷蓄積ノード１９の電圧は
、％ＩＮが書き込まれていた場合は７．５ｖに、東Ｏｌ
が書き込まれていた時は２．５ｖＫなる。第１ＦＩｃＴ
ＩＩの閾値電圧は６ｖであるので、メモリセルに％１＃
が書き込まれていた場合は第１ ＦＥＴのゲート電圧が
７．５ｖのため導通状態にあり、読み出しディジット線
１５へ基準電位１４を与える電源から電流が流れるので
読み出しディジット線電圧は符号５のように上昇する。
アンプへつなぎ、この電圧をＯｖにした状態で読み出し
ワード線電圧ｌを５ｖにする。この時電荷蓄積ノード１
９の電圧は容量１３を通じての容量カップリングによっ
て変動する。仮に容量１３が電荷蓄積ノードの全容量の
５０チを占めるとすると、電荷蓄積ノード１９の電圧は
、％ＩＮが書き込まれていた場合は７．５ｖに、東Ｏｌ
が書き込まれていた時は２．５ｖＫなる。第１ＦＩｃＴ
ＩＩの閾値電圧は６ｖであるので、メモリセルに％１＃
が書き込まれていた場合は第１ ＦＥＴのゲート電圧が
７．５ｖのため導通状態にあり、読み出しディジット線
１５へ基準電位１４を与える電源から電流が流れるので
読み出しディジット線電圧は符号５のように上昇する。
メモリセルに％Ｏ１が書き込まれていた場合は第１ Ｆ
ＥＴのゲート電圧が２．５ｖのため非導通状態にあり、
読み出しディジット線電圧は符号６のよう［０”／のま
まである。
ＥＴのゲート電圧が２．５ｖのため非導通状態にあり、
読み出しディジット線電圧は符号６のよう［０”／のま
まである。
その結果、メモリセルに書き込まれた２進情報信号はメ
モリセル自身によって増幅されて読み出しディジット線
１５に読み出される。
モリセル自身によって増幅されて読み出しディジット線
１５に読み出される。
読み出しも書き込みも行なわれない非選択メモリセルで
は、読み出しワード線電圧と書き込みワード線電圧は共
にＯＶＫ保つ。その結果、第１ＦＥＴ１１も第２ＦＥＴ
１２も共に非導通状態になっている。
は、読み出しワード線電圧と書き込みワード線電圧は共
にＯＶＫ保つ。その結果、第１ＦＥＴ１１も第２ＦＥＴ
１２も共に非導通状態になっている。
第４図（ａ）は第２図に示すメモリセルを半導体基板に
実現したものの平面図であり、同図（ｂ）は本図（ａ）
のＡ−Ａ／矢視断面図である。Ｐ型半導体３１は＄２図
の第１ＦＥＴの基板領域である。Ｎ型領域３２は、第１
Ｆ辺Ｔのゲート電極、第２ＦＥＴの第２通１！電極及び
容［１３の第１の端子を兼ね、電荷蓄積ノード１９を構
成する。Ｎ型領域３３は第１ ＦＩＩＣＴの第１通電電
極と読み出しディジット線１５を兼ねる。Ｎ型領域３４
け第１ ＦＦ１Ｔの第２通電電極と基準電位１４が供給
される電源配線を兼ねる。導体層３５は第２１ＦＥＴの
ゲート電極と書き込みワード線１６を兼ねる。Ｎ型領域
３６は第２１ＦＥＴの第１通電電極である。導体層３７
は書き込みディジット線１７である。導体層３８は容量
１３の第２の端子と読み出しワード線１８を兼ねる。３
９．４０は絶縁層である。Ｐ型領域４１は第２７ＥＴの
基板領域である。第４図の二点鎖線は半導体基板内の能
動素子に対する活性領域と不活性領域を分けておシ、こ
れらの図で実線のハツチングを施した領域が不活性領域
である。
実現したものの平面図であり、同図（ｂ）は本図（ａ）
のＡ−Ａ／矢視断面図である。Ｐ型半導体３１は＄２図
の第１ＦＥＴの基板領域である。Ｎ型領域３２は、第１
Ｆ辺Ｔのゲート電極、第２ＦＥＴの第２通１！電極及び
容［１３の第１の端子を兼ね、電荷蓄積ノード１９を構
成する。Ｎ型領域３３は第１ ＦＩＩＣＴの第１通電電
極と読み出しディジット線１５を兼ねる。Ｎ型領域３４
け第１ ＦＦ１Ｔの第２通電電極と基準電位１４が供給
される電源配線を兼ねる。導体層３５は第２１ＦＥＴの
ゲート電極と書き込みワード線１６を兼ねる。Ｎ型領域
３６は第２１ＦＥＴの第１通電電極である。導体層３７
は書き込みディジット線１７である。導体層３８は容量
１３の第２の端子と読み出しワード線１８を兼ねる。３
９．４０は絶縁層である。Ｐ型領域４１は第２７ＥＴの
基板領域である。第４図の二点鎖線は半導体基板内の能
動素子に対する活性領域と不活性領域を分けておシ、こ
れらの図で実線のハツチングを施した領域が不活性領域
である。
以上、説明の便宜上第１１ＦＫＴ、第２ＦＩ！ｉＴ共に
Ｎ型チャネルＭＯ８７１１ｉＴを使用した実施例につき
説明し九が、本発明は他のＦＥＴを用いた場合にも適用
できる。
Ｎ型チャネルＭＯ８７１１ｉＴを使用した実施例につき
説明し九が、本発明は他のＦＥＴを用いた場合にも適用
できる。
本発明の詳細な説明する際に、容１）１３が電荷蓄積ノ
ードの全容量の５０％の場合を考え、各ＦＥＴの閾値電
圧として適尚な値を用いたが一本発明ではこれらもこれ
らの値に限るわけではない。
ードの全容量の５０％の場合を考え、各ＦＥＴの閾値電
圧として適尚な値を用いたが一本発明ではこれらもこれ
らの値に限るわけではない。
また動作電圧としてＯｖと５ｖを用いて説明したが、こ
れらも他の値であっても構わない。
れらも他の値であっても構わない。
（発明の効果）
本発明の半導体メモリセルの駆動方法では、第１ ＦＦ
；Ｔの閾値電圧を１１１情報書き込み動作時の電荷蓄積
ノードの電圧よりも高く設定できるから、％ｌＮ情報書
き込み動作時に基準電位を与える電源から読み出しディ
ジット線に電流が流れることがない。また電荷蓄積ノー
ドの電圧は常にプラスであるから、書き込み動作のため
に書き込みワード線を５ｖにする時以外は第２ＦＥＴは
常に非導通状態であり、基本動作によって情報の一部が
破壊されてしまうことはない。また読み出しワード線は
読み出し動作時以外はＱＶに保持すればよいから、読み
出しワード線と書き込みワード線の電圧変化の微妙なタ
イミングも必要なく、周辺回路は簡単になる。
；Ｔの閾値電圧を１１１情報書き込み動作時の電荷蓄積
ノードの電圧よりも高く設定できるから、％ｌＮ情報書
き込み動作時に基準電位を与える電源から読み出しディ
ジット線に電流が流れることがない。また電荷蓄積ノー
ドの電圧は常にプラスであるから、書き込み動作のため
に書き込みワード線を５ｖにする時以外は第２ＦＥＴは
常に非導通状態であり、基本動作によって情報の一部が
破壊されてしまうことはない。また読み出しワード線は
読み出し動作時以外はＱＶに保持すればよいから、読み
出しワード線と書き込みワード線の電圧変化の微妙なタ
イミングも必要なく、周辺回路は簡単になる。
以上説明したように、本発明の半導体メモリセルの駆動
方法を採用すれば、書き込み動作時にディジット線に直
流電流が流れることもなく、書き込まれた情報の一部が
破壊されることもなく、周辺回路も簡単になるので、こ
の効果は非常に大きい０
方法を採用すれば、書き込み動作時にディジット線に直
流電流が流れることもなく、書き込まれた情報の一部が
破壊されることもなく、周辺回路も簡単になるので、こ
の効果は非常に大きい０
第１図は本発明の一実施例であるＴ工ＴＥセルの駆動方
法における信号波形図、第２図はＴＩＴＥセルの等価回
路図、第３図はＴＩＴＦｌｉセルの従来の駆動方法にお
ける信号波形図、第４図（ａ）及び（ｂ）はそれぞれＴ
工ＴＥセルの一例を示す平面図及び断面図である。 代理人 弁理士 本 庄 伸 介 第１図 害１とｂ 袋与邸し 第２図 第３図
法における信号波形図、第２図はＴＩＴＥセルの等価回
路図、第３図はＴＩＴＦｌｉセルの従来の駆動方法にお
ける信号波形図、第４図（ａ）及び（ｂ）はそれぞれＴ
工ＴＥセルの一例を示す平面図及び断面図である。 代理人 弁理士 本 庄 伸 介 第１図 害１とｂ 袋与邸し 第２図 第３図
Claims (1)
- ゲート電極と第１通電電極と基準電位が供給される第
２通電電極とを有する第１ＦＥＴと、ゲート電極と第１
通電電極と前記第１ＦＥＴのゲート電極に直結されて電
気的に浮いた状態にある第２通電電極とを有する第２Ｆ
ＥＴと、第１の端子を前記第２ＦＥＴの第２通電電極に
直結した容量と、前記第１ＦＥＴの第１通電電極に接続
されて読み出し時に前記第１ＦＥＴの導通状態を検出す
るための信号を供給する読み出しディジット線と、前記
第２ＦＥＴのゲート電極に接続されて書き込み時に前記
第２ＦＥＴを導通させる信号を供給する書き込みワード
線と、前記第２ＦＥＴの第１通電電極に接続されて書き
込み時に前記第１ＦＥＴのゲート電圧を高低いずれかに
設定する書き込み信号を供給する書き込みディジット線
と、前記容量の第２の端子に接続されて読み出し時に前
記容量を介して前記第１ＦＥＴのゲート電圧を変化させ
て少なくとも一方の情報が書き込まれていた場合に前記
第１ＦＥＴが導通する信号を供給する読み出しワード線
とを備える半導体メモリセルの駆動方法において、前記
読み出しワード線の信号を書き込み時には変化させず、
読み出し時のみに変化させることを特徴とする半導体メ
モリセルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201324A JPS6260192A (ja) | 1985-09-11 | 1985-09-11 | 半導体メモリセルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201324A JPS6260192A (ja) | 1985-09-11 | 1985-09-11 | 半導体メモリセルの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260192A true JPS6260192A (ja) | 1987-03-16 |
Family
ID=16439121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201324A Pending JPS6260192A (ja) | 1985-09-11 | 1985-09-11 | 半導体メモリセルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05237608A (ja) * | 1991-04-24 | 1993-09-17 | Nisshin Steel Co Ltd | 連続鋳造設備におけるノズルの洗浄方法 |
| JP2001044297A (ja) * | 1999-07-29 | 2001-02-16 | Sony Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008166191A (ja) * | 2006-12-28 | 2008-07-17 | Sanyo Electric Co Ltd | 電池パック |
| JP2010251019A (ja) * | 2009-04-13 | 2010-11-04 | Sanyo Electric Co Ltd | バッテリシステム |
| WO2012042913A1 (ja) * | 2010-09-30 | 2012-04-05 | 三洋電機株式会社 | バッテリモジュール、それを備えたバッテリシステム、電動車両、移動体、電力貯蔵装置、電源装置および電気機器 |
| WO2012133709A1 (ja) * | 2011-03-31 | 2012-10-04 | 三洋電機株式会社 | 電源装置及び電源装置を備える車両 |
-
1985
- 1985-09-11 JP JP60201324A patent/JPS6260192A/ja active Pending
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