JPS62128090A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS62128090A JPS62128090A JP60268075A JP26807585A JPS62128090A JP S62128090 A JPS62128090 A JP S62128090A JP 60268075 A JP60268075 A JP 60268075A JP 26807585 A JP26807585 A JP 26807585A JP S62128090 A JPS62128090 A JP S62128090A
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- Japan
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- current
- electrode
- gate electrode
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度化、大容量化することに適した半導体メ
モリセルに関するものである。
モリセルに関するものである。
（従来の技術）
２つのＭＯ５ＦＥＩで構成される半導体メモリセルが１
９８４年に開催された固体素子材料フンファレンスのア
ブストラクトＰ、 ２６５〜２６８にエイチ・シチジョ
ー（Ｈ，５ｈｉｃｈｉ ｊｏ ）等によってタイト・ラ
ム・セル（ＴＩＴＥ ＲＡＭ ｃｅｌｌ ）として提案
されている。
９８４年に開催された固体素子材料フンファレンスのア
ブストラクトＰ、 ２６５〜２６８にエイチ・シチジョ
ー（Ｈ，５ｈｉｃｈｉ ｊｏ ）等によってタイト・ラ
ム・セル（ＴＩＴＥ ＲＡＭ ｃｅｌｌ ）として提案
されている。
このメモリセル（以下ＴＩＴＥセルと略記する）の主な
特徴はメモリセル中に貯蔵信号を増幅する機能を持ち、
メモリセルを微細化しても読み出し信号が低下すること
がなく、２値電圧で動作することにある。
特徴はメモリセル中に貯蔵信号を増幅する機能を持ち、
メモリセルを微細化しても読み出し信号が低下すること
がなく、２値電圧で動作することにある。
（発明が解決しようとする問題点）
ＴＩ ＴＥセルは第３図にその等価回路を示すように第
１ ＦＥＴ２１、第２ ＦＥＴ２２、容量２３、基準電
位２４、読み出しディジット１ｉ２５、コき込みディジ
ット・線２６、書き込みワード線２７、読み出しワード
線２８から構成されており、２木のディジット線と２木
のワード線が必要である。その結果セル面積が小さくで
きず大容量化が困難であるという問題が生じている。
１ ＦＥＴ２１、第２ ＦＥＴ２２、容量２３、基準電
位２４、読み出しディジット１ｉ２５、コき込みディジ
ット・線２６、書き込みワード線２７、読み出しワード
線２８から構成されており、２木のディジット線と２木
のワード線が必要である。その結果セル面積が小さくで
きず大容量化が困難であるという問題が生じている。
本発明の目的は、貯蔵信号を増幅する機能を持ち、微細
化しても読み出し信号が低下することが少なく、２値電
圧で動作し、ディジット線が１本であり、小さいセル面
積で足りる半導体メモリセルを提供することにある。
化しても読み出し信号が低下することが少なく、２値電
圧で動作し、ディジット線が１本であり、小さいセル面
積で足りる半導体メモリセルを提供することにある。
（問題点を解決するための手段）
本発明の半導体メモリセルは、ゲート電極と第１通電電
極と第１の基準電位が供給される第２通Ｎ電極と第２の
基準電位が供給される基板領域とを有する第１ ＦＥＴ
と、第１のゲート電極と第２の基準電位が供給される第
２のゲート電極と前記第１ ＦＥＴの第１通電電極に直
結された第１通電電極と前記第１ ＦＥＴのゲート電極
に直結されて電気的に浮いた状態にある第２通′ＷＬ′
Ｗ１．極と基板領域とを有する第２ ＦＥＩと、第１の
端子を前記第２ ＦＥＴの第２通電電極に直結された容
量と、前記第１ ＦＥＴの第１通電電極と前記第２ Ｆ
ＥＴの第１通電電極に接続され書き込み時に前記第１
ＦＥＴのゲート電極の電圧を高低いずれかに設定する書
き込み信号を供給し読み出し時に前記第１ ＦＥＴの導
通状態を検出するための信号を供給するディジット線と
、前記第２ ＦＥＴの第１ゲート電極に接続されて書き
込み時に前記第２ ＦＥＴをオンする信号を供給する書
き込みワード線と、前記容量の第２の端子に接続されて
読み出し時に前記容量を介して前記第１ ＦＥＩのゲー
ト電圧を変化させて少なくとも一方の情報が書き込まれ
ていた場合に前記第１ ＦＥＩがオンするｚ号を供給す
る読み出しワード線とから構成される。
極と第１の基準電位が供給される第２通Ｎ電極と第２の
基準電位が供給される基板領域とを有する第１ ＦＥＴ
と、第１のゲート電極と第２の基準電位が供給される第
２のゲート電極と前記第１ ＦＥＴの第１通電電極に直
結された第１通電電極と前記第１ ＦＥＴのゲート電極
に直結されて電気的に浮いた状態にある第２通′ＷＬ′
Ｗ１．極と基板領域とを有する第２ ＦＥＩと、第１の
端子を前記第２ ＦＥＴの第２通電電極に直結された容
量と、前記第１ ＦＥＴの第１通電電極と前記第２ Ｆ
ＥＴの第１通電電極に接続され書き込み時に前記第１
ＦＥＴのゲート電極の電圧を高低いずれかに設定する書
き込み信号を供給し読み出し時に前記第１ ＦＥＴの導
通状態を検出するための信号を供給するディジット線と
、前記第２ ＦＥＴの第１ゲート電極に接続されて書き
込み時に前記第２ ＦＥＴをオンする信号を供給する書
き込みワード線と、前記容量の第２の端子に接続されて
読み出し時に前記容量を介して前記第１ ＦＥＩのゲー
ト電圧を変化させて少なくとも一方の情報が書き込まれ
ていた場合に前記第１ ＦＥＩがオンするｚ号を供給す
る読み出しワード線とから構成される。
（作用）
書き込み時には第２ ＦＥＴを介してディジット線の情
報を電荷蓄積ノードに書き込む。読み出し時には電荷蓄
積ノードの電圧を容量カップリングで変化させ、電荷蓄
積ノードがゲート電極となっている第１ ＦＥＴに流れ
る直流電流を利用して情報を読み出す。第２ ＦＥＴの
下側に第２ゲート電極を形成して基準電位を与えること
によって、第１ ＦＥＴとディジット線との接続領域を
第２ ＦＥＴのすぐ下に形成できるから、ディジット線
が１木ですみ、小面積なメモリセルが得られる。
報を電荷蓄積ノードに書き込む。読み出し時には電荷蓄
積ノードの電圧を容量カップリングで変化させ、電荷蓄
積ノードがゲート電極となっている第１ ＦＥＴに流れ
る直流電流を利用して情報を読み出す。第２ ＦＥＴの
下側に第２ゲート電極を形成して基準電位を与えること
によって、第１ ＦＥＴとディジット線との接続領域を
第２ ＦＥＴのすぐ下に形成できるから、ディジット線
が１木ですみ、小面積なメモリセルが得られる。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例のブロック図である。
この実施例のメモリセルはゲート電極１ｇと第１通電電
極１ａと第１の基準電位７が供給される第２通電電極１
ｂと第２の基準電位８が供給される基板領域１ｃとを有
する第１ ＦＥＴ １と、第１のゲート電極２ｇ１と第
２の基準電位８が供給される第２のゲート電極２ｇ２と
前記第１ ＦＥＴの第１通電電極１ａに直結された第１
通電電極２ａと前記第１ ＦＥＴのゲート電極１ｇに直
結されて電気的に浮いた状態にある第２通電電極２ｂと
基板領域２ごとを有する第２ ＦＥＴ２と、第１の端子
を前記第２ ＦＥＴの第２通電電極２ｂに直結された容
量３と、前記第１ ＦＥｆｆの第１通ｔ′Ｍ、極１ａと
前記第２ ＦＥＩの第１通電電極２ａに接読きれ書き込
み時に前記第１ ＦＥＴのゲート電極１ｇの電圧を高低
いずれかに設定する書き込み信号を供給し読み出し時に
前記第１ ＦＥＴの導通状態を検出するための信号を供
給するディジット線４と、前記第２ ＦＥＴの第１ゲー
ト電極２ｇ１に接続されて書き込み時に前記第２ ＦＥ
Ｔ２をオンする信号を供給する書き込みワード線５と、
前記容量３の第２の端子に接続されて読み出し時に前記
容量３を介して前記第１ ＦＥＴ １のゲート電圧を変
化許せて少なくとも一方の情報が書き込まれていた場合
に前記第１ ＦＥＴ １がオンする信号を供給する読み
出しワード線６とを含んで構成される。
極１ａと第１の基準電位７が供給される第２通電電極１
ｂと第２の基準電位８が供給される基板領域１ｃとを有
する第１ ＦＥＴ １と、第１のゲート電極２ｇ１と第
２の基準電位８が供給される第２のゲート電極２ｇ２と
前記第１ ＦＥＴの第１通電電極１ａに直結された第１
通電電極２ａと前記第１ ＦＥＴのゲート電極１ｇに直
結されて電気的に浮いた状態にある第２通電電極２ｂと
基板領域２ごとを有する第２ ＦＥＴ２と、第１の端子
を前記第２ ＦＥＴの第２通電電極２ｂに直結された容
量３と、前記第１ ＦＥｆｆの第１通ｔ′Ｍ、極１ａと
前記第２ ＦＥＩの第１通電電極２ａに接読きれ書き込
み時に前記第１ ＦＥＴのゲート電極１ｇの電圧を高低
いずれかに設定する書き込み信号を供給し読み出し時に
前記第１ ＦＥＴの導通状態を検出するための信号を供
給するディジット線４と、前記第２ ＦＥＴの第１ゲー
ト電極２ｇ１に接続されて書き込み時に前記第２ ＦＥ
Ｔ２をオンする信号を供給する書き込みワード線５と、
前記容量３の第２の端子に接続されて読み出し時に前記
容量３を介して前記第１ ＦＥＴ １のゲート電圧を変
化許せて少なくとも一方の情報が書き込まれていた場合
に前記第１ ＦＥＴ １がオンする信号を供給する読み
出しワード線６とを含んで構成される。
次にこの実施例の動作について説明する。ここで第１
ＦＥＴ１ ’、第２ ＦＥＴ ２共にＮ型チャネルＭＯ
５ＦＥＴとし、第１の基準電位７を５Ｖ、第２の基準電
位８をＱＶ、！：ｔ、、第１ＦＥＴ（７）ｍ値電圧を６
ｖ、第２ＦＥＴ（７）Ｉｉｉｌ値電圧を１■に設定した
場合を想定する。
ＦＥＴ１ ’、第２ ＦＥＴ ２共にＮ型チャネルＭＯ
５ＦＥＴとし、第１の基準電位７を５Ｖ、第２の基準電
位８をＱＶ、！：ｔ、、第１ＦＥＴ（７）ｍ値電圧を６
ｖ、第２ＦＥＴ（７）Ｉｉｉｌ値電圧を１■に設定した
場合を想定する。
第２図は第１図に示す実施例を動作させるときの本実施
例の各部の信号波形の一例を示す図である。書き込み動
作時には書き込みワード線電圧１２を５ｖにし、ディジ
ット線電圧は書き込む２進情報に応じて“１”情報の時
は１３のように５ｖにし、“０“情報の時は１４のよう
に０■にする。この時第２ ＦＥＴ２は導通状態となる
ため、第１ ＦＥＴのゲート電極１ｇ、第２ ＦＥ’ｒ
の第２通電電極２ｂおよび容量３の第１の端子で構成さ
れる電荷蓄積ノードの電圧は、ディジット線電圧に応じ
て”１“を書き込んだ時は１５のように５■に、”０”
を書き込んだ時は１６のようにＯｖになる。この後書き
込みワード線電圧を０■にすることによって書き込み動
作が完了する。読み出し動作時にはディジット線をセン
スアンプへつなぎ、この電圧をＯｖにした状態で読み出
しワード線電圧１１を５■にする。この時電荷蓄積ノー
ドの電圧は容量３を通じて容量カップリングによって変
動する。仮に容量３が電荷蓄積ノードの全容量の５０％
を占めるとすると、電荷蓄積ノードの電圧は、”１”が
書き込まれていた場合は７，５■に、“Ｏ“が書き込ま
れていた場合は２．５■になる。第１ ＦＥＴの閾値電
圧は６ｖであるので、メモリセルに“ドが書き込まれて
いた場合は第１ ＦＥＴのゲート電圧が７．５ｖのため
導通状態にあり、ディジット線４へ第１の基準電位７を
与える電源から電流が流れるのでディジット線電圧１３
は上昇する。メモリセルに“０“が書き込まれていた場
合は第１ ＦＥＴのゲート電圧が２．５ｖのため非導通
状態にあり、ディジット線電圧１４はＯｖのままである
。その結果、メモリセルに書き込まれた２進情報信号は
メモリセル自身によって増幅されゲイジ、ット線に読み
出される。
例の各部の信号波形の一例を示す図である。書き込み動
作時には書き込みワード線電圧１２を５ｖにし、ディジ
ット線電圧は書き込む２進情報に応じて“１”情報の時
は１３のように５ｖにし、“０“情報の時は１４のよう
に０■にする。この時第２ ＦＥＴ２は導通状態となる
ため、第１ ＦＥＴのゲート電極１ｇ、第２ ＦＥ’ｒ
の第２通電電極２ｂおよび容量３の第１の端子で構成さ
れる電荷蓄積ノードの電圧は、ディジット線電圧に応じ
て”１“を書き込んだ時は１５のように５■に、”０”
を書き込んだ時は１６のようにＯｖになる。この後書き
込みワード線電圧を０■にすることによって書き込み動
作が完了する。読み出し動作時にはディジット線をセン
スアンプへつなぎ、この電圧をＯｖにした状態で読み出
しワード線電圧１１を５■にする。この時電荷蓄積ノー
ドの電圧は容量３を通じて容量カップリングによって変
動する。仮に容量３が電荷蓄積ノードの全容量の５０％
を占めるとすると、電荷蓄積ノードの電圧は、”１”が
書き込まれていた場合は７，５■に、“Ｏ“が書き込ま
れていた場合は２．５■になる。第１ ＦＥＴの閾値電
圧は６ｖであるので、メモリセルに“ドが書き込まれて
いた場合は第１ ＦＥＴのゲート電圧が７．５ｖのため
導通状態にあり、ディジット線４へ第１の基準電位７を
与える電源から電流が流れるのでディジット線電圧１３
は上昇する。メモリセルに“０“が書き込まれていた場
合は第１ ＦＥＴのゲート電圧が２．５ｖのため非導通
状態にあり、ディジット線電圧１４はＯｖのままである
。その結果、メモリセルに書き込まれた２進情報信号は
メモリセル自身によって増幅されゲイジ、ット線に読み
出される。
読み出しも書き込みも行なわれない非選択メモリセルで
は、読み出しワード線電圧と書き込みワード線電圧は共
にＯｖに保つ。その結果第１ ＦＥＴ１も第２ ＦＥＴ
２も共に非導通状態になっている。
は、読み出しワード線電圧と書き込みワード線電圧は共
にＯｖに保つ。その結果第１ ＦＥＴ１も第２ ＦＥＴ
２も共に非導通状態になっている。
また第２ ＦＥＴの第２のゲート電極２ｇ２の電圧は常
にＯｖになっていて第２ ＦＥＴの基準領域２ｃを他の
領域の電圧からシールドしているから、第２ ＦＥＴ
２が誤動作して電荷蓄積ノードの情報が破壊されること
はない。
にＯｖになっていて第２ ＦＥＴの基準領域２ｃを他の
領域の電圧からシールドしているから、第２ ＦＥＴ
２が誤動作して電荷蓄積ノードの情報が破壊されること
はない。
第４図（ａ） 、 （ｂ） 、 （ｃ）は第１図に示し
た本発明の半導体メモリセルの一実施例を半導体基板上
で第２ ＦＥＴ ２を第１ ＦＥＴ １の上に重ねる構
造で実現したものの平面図（ａ）、Ａ−Ａ’断面図（ｂ
）及びＢ−Ｂ’断面図（Ｃ）である。ここで第２ ＦＥ
Ｔ２は例えば絶縁膜上に成長させた多結晶シリコン層や
、それを適当な方法で処理したものや、さらに適当な方
法で単結晶生きせたものに形成する。
た本発明の半導体メモリセルの一実施例を半導体基板上
で第２ ＦＥＴ ２を第１ ＦＥＴ １の上に重ねる構
造で実現したものの平面図（ａ）、Ａ−Ａ’断面図（ｂ
）及びＢ−Ｂ’断面図（Ｃ）である。ここで第２ ＦＥ
Ｔ２は例えば絶縁膜上に成長させた多結晶シリコン層や
、それを適当な方法で処理したものや、さらに適当な方
法で単結晶生きせたものに形成する。
Ｐ型半導体基板３１は、第１図の第１ ＦＥＴの基板領
域１ｃで、第２の基準電位８が印加される。Ｎ型領域３
２は、第１ ＦＥＴの第１通電電極１ａを形成し、Ｎ型
領域３３ 、３５を介してディジット線４に接続される
。Ｎ型領域３３は第１ ＦＥＴの第１通電電極１ａと第
２ ＦＥ’ｆの第１通電電極２ａとを接続する領域であ
る。Ｎ型領域３４は第１ ＦＥＴの第２通Ｔｌ電極１ｂ
を形成し、第１の基準電位７が印加される。Ｎ型領域３
５は第２ ＦＥＴの第１通電電極２ａを形成し、ディジ
ット線４に接続される。Ｐ型領域３６は第２ ＦＥＴの
基板領域を形成する。Ｎ型領域３７は第１ ＦＥＴのゲ
ート電極１ｇと第２ ＦＥＴの第２通電電極２ｂと容量
３の第１の端子を兼ねる。Ｐ型領域３８は第２ ＦＥＴ
の第２ゲート電極を形成し、Ｐ型基板３１に接続されて
第２の基準電位８が印加される。導体層３９は第２ Ｆ
ＥＴの第１のゲート電極２ｇ１と書き込みワード線５を
兼ねる。導体層４０は容′！ｉ３の第２の端子と読み出
しワード線６を兼ねる。導体】４１はディジット線４を
形成し、Ｎ型領域３５に接続される。
域１ｃで、第２の基準電位８が印加される。Ｎ型領域３
２は、第１ ＦＥＴの第１通電電極１ａを形成し、Ｎ型
領域３３ 、３５を介してディジット線４に接続される
。Ｎ型領域３３は第１ ＦＥＴの第１通電電極１ａと第
２ ＦＥ’ｆの第１通電電極２ａとを接続する領域であ
る。Ｎ型領域３４は第１ ＦＥＴの第２通Ｔｌ電極１ｂ
を形成し、第１の基準電位７が印加される。Ｎ型領域３
５は第２ ＦＥＴの第１通電電極２ａを形成し、ディジ
ット線４に接続される。Ｐ型領域３６は第２ ＦＥＴの
基板領域を形成する。Ｎ型領域３７は第１ ＦＥＴのゲ
ート電極１ｇと第２ ＦＥＴの第２通電電極２ｂと容量
３の第１の端子を兼ねる。Ｐ型領域３８は第２ ＦＥＴ
の第２ゲート電極を形成し、Ｐ型基板３１に接続されて
第２の基準電位８が印加される。導体層３９は第２ Ｆ
ＥＴの第１のゲート電極２ｇ１と書き込みワード線５を
兼ねる。導体層４０は容′！ｉ３の第２の端子と読み出
しワード線６を兼ねる。導体】４１はディジット線４を
形成し、Ｎ型領域３５に接続される。
４２は絶縁膜である。第４図（ａ）の一点鎖線は半導体
基板内の能動素子に対する活性領域と不活性領域とを分
けており、本図で周囲部が不活性領域である。
基板内の能動素子に対する活性領域と不活性領域とを分
けており、本図で周囲部が不活性領域である。
以上説明の便宜上第１ ＦＥＩ、第２ ＦＥＴ共にＮ型
チャネルＭＯ５ＦＥＩを使用した実施例を用いたが、本
発明は他のＦＥＴを用いた場合にも適用できる。また第
２ ＦＥＴを絶縁膜上に成長させた多結晶シリコン届や
、それを適当な方法で処理したものや、きらに適当な方
法で単結晶化させたものに形成した実施例を用いたが、
他の方法で形成した半導体や他の半導体物質に形成して
も実現できる。
チャネルＭＯ５ＦＥＩを使用した実施例を用いたが、本
発明は他のＦＥＴを用いた場合にも適用できる。また第
２ ＦＥＴを絶縁膜上に成長させた多結晶シリコン届や
、それを適当な方法で処理したものや、きらに適当な方
法で単結晶化させたものに形成した実施例を用いたが、
他の方法で形成した半導体や他の半導体物質に形成して
も実現できる。
容量３が電荷蓄積ノードの全容量の５０％の場合を考え
て、各ＦＥＴの閾値電圧として適当な値を用いたが、こ
れらもこれらの値に限るわけではない。また動作電圧と
してＯｖと５ｖを用いて説明したが、これらも他の値で
あっても構わない。
て、各ＦＥＴの閾値電圧として適当な値を用いたが、こ
れらもこれらの値に限るわけではない。また動作電圧と
してＯｖと５ｖを用いて説明したが、これらも他の値で
あっても構わない。
（発明の効果）
本発明の半導体メモリセルではメモリセル中に貯蔵信号
を増幅する機能を持ち、メモリセルを微細化しても請み
出し信号が低下することが少なく、２値電圧で動作する
。さらにディジット線が１本ですむので従来のＩＩＴＥ
セルと比較してセル面積が２０％から３０％減少するの
でこの効果は非常に大きい。
を増幅する機能を持ち、メモリセルを微細化しても請み
出し信号が低下することが少なく、２値電圧で動作する
。さらにディジット線が１本ですむので従来のＩＩＴＥ
セルと比較してセル面積が２０％から３０％減少するの
でこの効果は非常に大きい。
第１図は本発明の一実施例のブロック図、第２図は第１
図実施例を動作させるときのその実施例の各部信号の波
形図、第３図は従来のＩＩＴＥセルの等価回路図である
。また、第４図（ａ）は半導体基板上で実現した第１図
実施例の平面図、同図（ｂ）は同図（ａ）のＡ−Ａ’矢
視断面図、同図（Ｃ）は同図（ａ）のＢ−Ｂ’矢視断面
図である。
図実施例を動作させるときのその実施例の各部信号の波
形図、第３図は従来のＩＩＴＥセルの等価回路図である
。また、第４図（ａ）は半導体基板上で実現した第１図
実施例の平面図、同図（ｂ）は同図（ａ）のＡ−Ａ’矢
視断面図、同図（Ｃ）は同図（ａ）のＢ−Ｂ’矢視断面
図である。
Claims (1)
- ゲート電極と第１通電電極と第１の基準電位が供給され
る第２通電電極と第２の基準電位が供給される基板領域
とを有する第１ＦＥＴと、第１のゲート電極と第２の基
準電位が供給される第２のゲート電極と前記第１ＦＥＴ
の第１通電電極に直結された第１通電電極と前記第１Ｆ
ＥＴのゲート電極に直結されて電気的に浮いた状態にあ
る第２通常電極と基板領域とを有する第２ＦＥＴと、第
１の端子を前記第２ＦＥＴの第２通電電極に直結された
容量と、前記第１ＦＥＴの第１通電電極と前記第２ＦＥ
Ｔの第１通電電極に接続され書き込み時に前記第１ＦＥ
Ｔのゲート電極の電圧を高低いずれかに設定する書き込
み信号を供給し読み出し時に前記第１ＦＥＴの導通状態
を検出するための信号を供給するディジット線と、前記
第２ＦＥＴの第１ゲート電極に接続されて書き込み時に
前記第２ＦＥＴをオンする信号を供給する書き込みワー
ド線と、前記容量の第２の端子に接続されて読み出し時
に前記容量を介して前記第１ＦＥＴのゲート電圧を変化
させて少なくとも一方の情報が書き込まれていた場合に
前記第１ＦＥＴがオンする信号を供給する読み出しワー
ド線とを備えたことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268075A JPS62128090A (ja) | 1985-11-28 | 1985-11-28 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268075A JPS62128090A (ja) | 1985-11-28 | 1985-11-28 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128090A true JPS62128090A (ja) | 1987-06-10 |
Family
ID=17453532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268075A Pending JPS62128090A (ja) | 1985-11-28 | 1985-11-28 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119672U (ja) * | 1991-04-12 | 1992-10-26 | 東京新資材株式会社 | 液体の定量供給用流量調整弁装置 |
-
1985
- 1985-11-28 JP JP60268075A patent/JPS62128090A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119672U (ja) * | 1991-04-12 | 1992-10-26 | 東京新資材株式会社 | 液体の定量供給用流量調整弁装置 |
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