JPS5813997B2 - メモリ・セル回路 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路メモリに関し、更に具体的には
、２進情報を記憶するのにコンデンサを用いるメモリ・
セル回路に関する。

半導体集積回路メモリ、特に記憶用コンデンサとスイッ
チを含むメモリ・セルを用いた半導体集積回路メモリは
非常にメモリ・セル密度が高くなっている。

この種の最も簡単なメモリ回路の一例は特公昭４８−１
３２５２号に示されている。

各メモリ・セルは記憶用コンデンサと、このコンデンサ
をビット／センス線へ選択的に接続するスイッチとして
働く電界効果トランジスタ（ＦＥＴ）を用いる。

特公昭５１−２８９９０号及び特開昭４９−１１８３８
２号には、ドーブされた多結晶シリコン層を半導体基板
表面の誘電体上に設けて記憶用コンデンサを形成する小
形のワン・デバイスＦＥＴメモリ・セルが示されている
。

特願昭５１−５６７７３号には、記憶用コンデンサとバ
イポーラ・トランジスタを用いた小さなセルで構成した
高速なメモリ・アレイが示されている。

このメモリ・アレイはワード編成されており、各記憶用
コンデンサの一方のコンデンサ端子は別々のビット／セ
ンス線に接続され、ワードを構成するセルはこのワード
の記憶用コンデンサの他方のコンデンサ端子へワード・
パルスを供給することによって同時にアクセスされる。

だが、バイポーラ・トランジスタはＦＥＴよりも製造方
法が複雑になる。

２つの能動デバイスを用い、前もって増幅した信号をビ
ット／センス線へ供給するセルを利用したメモリ・アレ
イも知られているが、このようなセルを用いると非常に
複雑なメモリ・アレイとなり、一般に大きな半導体表面
積が必要になる。

米国特許第３８８２４７２号に示されているツー・デバ
イス・メモリ・セルはワードをアドレスするのに２つの
線が必要であり、又セルに記憶されたデータが真である
か又は反転形であるかを見ておくための手段が必要であ
る。

米国特許第３６１４７４９号にはもう１つのツー・デバ
イスメモリ・セルが示されているが、このメモリ・セル
は２つのワード線と２つのビット線が必要であり、更ニ
一方のトランジスタのゲート電極と他方のトランジスタ
の通電電極との間に面積の食う接点を設けねばならない
。

特開昭４９−９８９７６号には、別のツー・デバイス・
メモリ・セルが示されているが、このメモリ・セルは相
補形トランジスタを用い、又２つのビット線を必要とす
る。

特公昭５２−１４５７６号には、前もって増幅された信
号をビット／センス線へ与えるようなスリー・デバイス
・メモリ・セルが示されているが、このようなメモリ・
セルは半導体基板の表面積を大きく使い、又２つのワー
ド線が必要である。

従って本発明の目的は小さな面積しか取らず且つ普通の
セル信号よりも大きなセル信号を取出せる改良されたメ
モリ・セルを提供することである。

他の目的は製造が容易で、密度が高く且つ高速な改良さ
れたメモリ・アレイを提供することである。

他の目的は非常に小さな面積の中で、増幅された信号を
発生するメモリ・セルを有する高密度な集積メモリ・ア
レイを提供することである。

他の目的は夫々２つの能動デバイスと１つのワード線と
１つのビット／センス線とを有するダイナミック・セル
を有し且つ付属回路が半導体チップの小さな面積の領域
に形成される改良された高密度メモリ・アレイを提供す
ることである。

他の目的は小さな面積しか必要とせず且つ簡単な設計で
高速動作を可能とするようなセンス増幅器を利用できる
改良されたメモリ・アレイを提供することである。

他の目的は２進清報を表わす２つの所定の高電圧と低電
圧の中間点までビット／センス線を前もって充電する必
要のないダイナミック・セルを利用した改良されたメモ
リ・アレイを提供することである。

他の目的はセルから発生される信号がセルの抵抗と記憶
用コンデンサのＲＣ時定数の関数として発生され且つこ
れらの信号がビット／センス線への印加の前に増幅され
るような改良された高密度メモリ・アレイを提供するこ
とである。

本発明によるメモリは電荷蓄積素子と、インピーダンス
と、ビット／センス線及び基準電位点を相互接続するス
イッチとの直列回路を含み、更に電荷蓄積素子とインピ
ーダンスの間の点に入力が結合されビット／センス線に
出力が結合された増幅器を含む。

スイッチはワード線からのパルスによって制御される。

本発明の良好な実施例では電荷蓄積素子はコンデンサで
あり、インピーダンスは抵抗であり、スイッチ及び増幅
器は夫々第１と第２のＦＥＴである。

集積半導体技術を用いる場合、抵抗は好ましくは半導体
基板の表面上に形成され、従ってメモリ・セルの占める
表面積を増やさない。

次に図面を参照する。

第１図は本発明のメモリセル回路の基礎となる基本回路
構成を示している。

メモリ・セル回路はスイッチ手段１２、コンデンサの形
の電荷蓄積手段１４及びインピーダンス１６を有する直
列回路１０を含む。

直列回路１０はビット／センス線１８とアースのような
基準電位との間に接続されている。

増幅器２０の入力は記憶用コンデンサ１４とインピーダ
ンス１６の間の共通点に接続され、その出力はスイッチ
手段１２と記憶用コンデンサ１４の間の共通へに接続さ
れている。

スイッチ手段１２には、その動作を制御するため選択線
即ちワード線２２が接続されている。

第１図のメモリ・セル回路の記憶用コンデンサ１４への
隋報の書込みは、例えばビット１の書込みの場合は、ビ
ット／センス線１８に電圧＋ＶＨを印加すると共に、ワ
ード線２２からスイッチ手段１２ヘパルスを印加してス
イッチ手段１２を閉じ、記憶用コンデンサ１４を充電す
ることによって行なわれ、ビット０の書込みの場合は、
スイッチ手段１２を閉じる前にビット／センス線１８を
低電圧例えばアース電位にすることによって行なわれる
。

ビット０の場合、ビット／センス線１８はアース電位に
あるから記憶用コンデンサ１４は充電されない。

メモリ・セル回路から情報を続出す場合は、ビット／セ
ンス線１８へ電圧＋ＶＨを印加し、ワード線２２にパル
スを印加してスイッチ手段１２を閉じる。

記憶用コンデンサ１４が１を貯蔵していれば即ちコンデ
ンサ１４が充電されていれば、ビット／センス線の電圧
はほぼ＋ＶＨの電圧レベルに留まり、増幅器２０は不動
作のままである。

コンデンサ１４が充電されておらず、ビット０を貯蔵し
ているときはビット／センス線１８の電圧十ＶＨによっ
てコンデンサ１４が充電され、インピーダンス１６の両
端に電圧を発生する。

この電圧は増幅器２０の入力に印加されて増幅器２０を
オンにし、ビット／センス線を、スイッチ手段１２及び
増福器２０を介してアースへ放電する。

インピーダンス１６の両端の過渡電圧の時間は直列回路
１０のＲＣ時定数によって決まる。

ビット／センス線１８の電圧＋ＶＨが例えば１０ｖであ
れば、ビット／センス線１８には増幅器２０の使用によ
って１−２■の大きな信号が発生する。

第１０図に関連して後述するが、ビット／センス線１８
には簡単なラッチ回路式のセンス増幅器を接続すること
ができ、センス増幅器はビット／センス線に信号が出た
ときこの過渡信号を０■即ちアース・レベルまで下げて
増幅する。

セルで発生する信号が大きいから、センス増幅器の動作
が速くなり、センス増幅器に求められる条件がゆるくな
る。

ビット／センス線は最後に＋ＶＨの高い電圧で付勢され
るから、他の形式のセル回路のためのセンス増幅器を用
いる場合にしばしば必要となる損失電荷補給のためのソ
ース・フオロア・プル・アップ手段は不要である。

第２図は第１図のスイッチ手段１２及び増幅器２０とし
て電界効果トランジスタ（ＦＥＴ）、インピーダンス１
６として抵抗を用いたメモリ・セル回路を示している。

図においては、他の図も含めて、同じ構成素子は同じ参
照番号で示されている。

第１のＦＥＴ１２のゲート電極はワード線２２に接続さ
れ、第２のＦＥＴ２０のゲート電極は記憶用コンデンサ
１４と抵抗１６の間の共通点に接続されている。

第２図のセルにビット１を書込む時は、ビット／センス
線１８を電圧＋ＶＨに前もって充電すると共に、第１の
ＦＥＴ１２のゲート電極にワード線２２からパルスを印
加して第１のＦＥＴ１ ２をオンにし、電圧＋ＶＨから
第１のＦＥＴ１２のスレショルド電圧ＶＴを引いた値に
コンデンサ１４を充電する。

ビットＯを書込むときは、ビット／センス線１８をアー
ス電位にし、ワード線２２から第１のＦＥＴ１２のゲー
ト電極にパルスを印加する。

ビット／センス線１８はアース・レベルにあるから、コ
ンデンサ１４は電荷を受取らない。

従って記障用コンデンサ１４に蓄積されている＋ＶＨ−
ＶＴの電荷はビット１の２進情報を表わし、電荷ゼロは
ビット０の２進情報を示す。

コンデンサ１４に貯蔵された清報を読出す場合は、ビッ
ト／センス線１８を＋ＶＨの電圧に充電すると共に、第
１のＦＥＴ１２のゲート電極にワード線２２からパルス
を印加して第１のＦＥＴ１２を導通させる。

ビット１が記憶されていればビツト／センス線１８の電
圧は変わらない。

しかしビット０が記憶されていればコンデンサ１４が＋
ＶＨ−ＶＴの電圧に充電され、抵抗１６の両端に過渡電
圧を発生する。

この過渡電圧は第２のＦＥＴ２０のゲート電極に印加さ
れ、第２のＦＥＴ２０がオンになってビット／センス線
１８を、第１と第２のＦＥＴ１２，２０を通してアース
へ放電する。

この過渡電圧は記憶用コンデンサ１４と抵抗１６のＲＣ
時定数並びに第２のＦＥＴ２０のミラー効果によって決
まる時間の間第２のＦＥＴ２０によって増幅される。

ビット／センス線の電圧＋ＶＨがほぼＩＯＶの大きさの
場合、第２のＦＥＴ２０を用いることによってビット／
センス線１８に１−２■の大きな信号が発生する。

第２のＦＥＴ２０はスレショルド電圧を持つため、スレ
ショルド電圧までの記憶用コンデンサ１４の漏洩は動作
に何ら影響を与えない。

以後述べるように、書込み期間の時定数を短くすること
が望まれるならば、第２のＦＥＴ２０のソースを正電圧
でパルス駆動してもよい。

第３図〜第７図は本発明の実施例である。

第３図は第２図と同様のメモリ・セル回路を示している
が、但しこの場合、第２のＦＥＴ２０は第２図のように
第１のＦＥＴ１ ２を介してビット／センス線１８へ直
接接続されている。

この回洛ではビット／センス線１８は第２のＦＥＴ２０
ただ１つを介してアースへ放電するから、第３図の回路
は第２図の回路よりも高速動作する。

しかし第３図の回路の場合は、以後述べるが、ビット／
センス線１８から第２のＦＥＴ２０の通電電極へ直結す
る別個の接続を設けねばならないため、半導体基板で占
める表面積が大きくなる。

第３図の回路動作は第２図のものと同様である。

第４図のメモリ・セル回路も同様の回路であるが、この
場合は、第１のＦＥＴ１２と記憶用コンデンサ１４の間
に抵抗１６が接続され、記憶用コンデンサ１４は抵抗１
６と基準電位十ＶＨの間に接続されている。

第２のＦＥＴは第１のＦＥＴ１２及ひ抵抗１６の間の共
通点と基準電位十ＶＨとの間に接続され、そのゲート電
極は抵抗１６と記憶用コンデンサ１４の共通点に接続さ
れている。

第４図の回路でビット１を書込む場合は、ビット／セン
ス線１８を電圧＋ＶＨに前もって充電する。

この場合、ワード線２２からパルスを印加して第１のＦ
ＥＴ１ ２をオンにしてもコンデンサ１４の両側に実質
的に同じ電圧が印加されるからコンデンサの充電は行な
われない。

ビット０の書込みのときはビット／センス線をアース電
位に下げ、ワード線２２からパルスを印加して第１のＦ
ＥＴ１２をオンにする。

これによってコンデンサ１４は電圧＋ＶＨから第１のＦ
ＥＴ１２のスレショルド電圧ＶＴを引いた電圧に充電さ
れる。

読取りの際は、ビット／センス線１８をアース電位又は
低電圧に駆動し、ワード線２２によって第１のＦＥＴ１
２ヘパルスを印加する。

コンデンサ１４が充電されていてビット０を記憶してい
るならば、ビット／センス線１８の電圧はアース電位の
ままである。

しかしコンデンサ１４が充電されておらずビット１の記
憶を表わすならば、抵抗１６の両端に過渡電圧が現われ
て第２のＦＥＴ２０をオンにし、ビット／センス線１８
を、第１と第２のＦＥＰ１２，２０を介してアーズ電位
よりも高い値に充電する。

第５図のメモリ・セル回路の場合、直列回路１０の記憶
用コンデンサ１４はビツｌ・／センス線１１８と第１の
ＦＥＴ１２の間に接続され、抵抗１６は第１のＦＥＴ１
２とアース電位の間に接続されている。

第２のＦＥＴ２０はビット／センス線１８とアース電位
の間に接続される。

第１のＦＥＴ１２のゲート電極は同様にワード線２２に
接続され、第２のＦＥＴ２０のゲート電極は第１のＦＥ
Ｔ１２と抵抗１６の間の共通点に接続されている。

この回路は第３図の回路と同様に動作する。

しかし、後述するように、製造方法は第３図の回路と少
し違う。

第６図の回路も第３図の回路と類似するが、この場合は
第３図のアース電位点の代わりに電圧Ｖｒｅｆｌ、Ｖｒ
ｅｆ２が用いられている。

アース電位とは異なる１−２ｖ以下の異なる電％Ｖｒｅ
ｆｌ、Ｖｒｅｆ２を印加することによりＦＥＴ１２，２
０のスレショルド電圧のようなＦＥＴパラメータの調節
を行なうことができる。

第６図の回路の動作は第３図の回路の動作は第３図のも
のと同様である。

第７図のメモリ・セル回路は第２図の回路と類似するが
、ここでは第２図の２つのアース電位点に代えて基準電
位Ｖｒｅｆｌ、Ｖｒｅｆ２’を印加している。

端子Ｖｒｅｆ２’の電圧は好ましくは大きさ＋ＶＨのパ
ルス電圧であり、書込み動作期間に印加することによっ
て第２のＦＥＴ２０に電流が流れるのを確実に防止する
ことができる。

従ってビット１の書込み動作期間には、ビット／センス
線１１８からのすべての電荷がコンデンサ１４に印加さ
れる。

第７図の回路はエネルギを節約でき、そして第２図の回
路よりも高速動作ができる。

第８Ａ図一第８Ｆ図は第２図一第７図、特に第２図及び
第７図のメモリ・セル回路を製造するための方法を示し
ている。

第８Ａ図に示すように、好ましくはＰ型シリコンの半導
体基板３０は３つのＮ十拡散領域１８，３２，３４を有
する。

Ｎ＋拡散１８，３２，３４はドープされた酸化物のスト
リップと矩形状フイルムを用いて付着、拡散を行なうこ
とにより、知られている方法でつくることができる。

ストリップとフイルムは、ドープされた酸化物の層を基
板１０の表面に形成し次に適当なマスク技術を用いて所
望のストリップと矩形フイルムの形状を定めることによ
り得ることができる。

領域１８と３４は他のセル回路（図示せずと共用される
細長いドープ酸化物ストリツプでつくり、領域３２は個
別的なドープ酸化物矩形フイルムでつくる。

ストリップとフイルムのドーパントのドライブ・インを
行なうことによって拡散領域１８，３２，３４が得られ
る。

次にストリツプとフイルムをエッチングにより取去り、
きれいなシリコン基板表面を出す。

次いで基板１０のきれいな表面上に厚さ約４５０人の薄
い誘電体層好ましくは二酸化シリコン層３６を付着する
。

二酸化シリコン層３６は熱酸化のような任意の適当な方
法で基板表面につくることができる。

二酸化シリコン層３６の上に第１の導電性多結晶シリコ
ン層即ちポリシリコン層３８を付着する。

ポリシリコン層３８はジボランのようなホウ素含有ガス
の存在する中で約９００℃の温度でシランを分解するこ
とによって付着しうる。

第１のポリシリコン層３８の上に窒化シリコン層４０を
付着し、その上に第２の二酸化シリコン層４２を付着す
る。

第２の二酸化シリコン層４２はよく知られている熱分解
付着技術によって付着しうる。

次に再び適当なマスク技術を用いて、第８Ｂ図に示すよ
うに、拡散領域１８と３２の間及び拡散領域３２と３４
の間の部分を残して窒化シリコン層４０と第２の二酸化
シリコン層４２をエッチングする。

第１のポリシリコン層３８の露出部分を酸化して絶縁体
４４を形成する。

次に第８Ｃ図に示すように、Ｎ＋拡散領域３２の上の第
２の二酸化シリコン層４２の一部とＮ＋拡散領域３２の
上の絶縁体４４の部分をエッチングにより除去し、次い
で第８Ｄ図に示すように、Ｎ＋拡散領域３２上の第１の
ポリシリコン層３８の縁部を酸化して絶縁層４４′を形
成する。

また、浸漬エッチ法により、拡散領域３２上の窒化シリ
コン層４０の露出部分を除去する。

次に第１のポリシリコン層３８を通してイオン注入を行
ない、第８Ｄ図に示すように、第８Ｃ図のＮ＋拡散領域
３２の右側を延長させた形のＮ＋拡散領域３２′を形成
する。

第８Ｄ図の構造体の上に第２の多結晶シリコン層即ちポ
リシリコン層４６を付着する。

第２のポリシリコン層４６は２つの層部分からなってお
り、下側の層部分４７は抵抗性であり、上側の層部分４
８は薄い導電領域を与えるように砒素ドープされている
。

下側の抵抗性の層部分４Ｔは例えば１０００Ωぼ以上の
抵抗率を持つ。

適幽なマスク技術を用いて第２のポリシリコン層４６を
エッチングし、第８Ｅ図のように抵抗４６を形成する。

高抵抗率のポリシリコン層は任意の知られている技術、
例えばＪｏｕｒｎａ）ｏｆ Ｎｏｎ−Ｃｒｙｓｔａｌ−
ｌｉｎｅ Ｓｏｌｉｄｓ，１１ （ １ ９２ ２）
、ページ２１９−２３４及び１７（１９７５）ページ４
０９−４２７に述べられているような技術によってつく
ることができる。

次にＮ＋拡散領域１８と３２′の間の第２の二酸化シリ
コン層４２をエッチングにより除去し、第２のポリシリ
コン層４６を酸化して、第８Ｆ図に示すように絶縁層５
０を形成する。

第１のポリシリコン層３８の上の窒化シリコン層４０を
浸漬エッチ法により除去し、第１のポリシリコン層３８
のきれいな表面を露出させる。

次に、Ｎ＋拡散領域１８と３２′の間の第１のポリシリ
コン層３８と接触するように、好ましくは銅ドープ・ア
ルミニウムの金属ワード線２２を形成する。

ワード線２２は付着した金属層を適当にエッチングする
ことによりつくることができる。

図からわかるように、第２図又は第７図のＦＥＴ１２は
第８Ｆ図の構造ではＮ＋拡散領域１８及び３２′で形成
され、ゲート電極はＮ＋拡散領域１８と３２′の間の第
１のポリシリコン層３８によって与えられる。

Ｎ＋拡散領域１８はセル回路のビット／センス線として
も働く。

第２図又は第７図のＦＥＴ２０はＮ＋拡散領域３２′及
び３４で形成され、そのゲート電極はＮ＋拡散領域３２
′と３４の間の第１のポリシリコン層３８によって与え
られる。

第２図又は第７図のコンデンサ１４はＮ＋拡散領域３２
′と、Ｎ＋拡散領域３２′上の第１の導電性ポリシリコ
ン層３８と、これらの間に位置している第１の二酸化シ
リコン層３６との構造によって形成される。

第２図又は第７図の抵抗１６は第２のポリシリコン層４
６の抵抗性の層部分４７により与えられる。

抵抗性の層部分４７は第１のポリシリコン層３８と接触
しており、且つ第８Ｆ図では示してないが、アース電位
点に接続される。

第２図と第７図の場合は構造的に類似し、異なる点は第
７図では抵抗性層部分４７の一端部を基準電圧Ｖｒｅｆ
ｌに接続しＮ＋拡散領域３４をＶｒｅｆ２′の電位に接
続することである。

第３図と第６図の回路を製造する方法は上述した第２図
と第７図の回路の製造方法と同様であるが、この場合は
ビット／センス線１８とＦＥＴ２０を直結する拡散を設
ける必要がある。

この拡散をつくるためには半導体基板３０の表面でスペ
ースが必要であり、セル回路の面積が第２図の回路より
も大きくなるが、既に述べたようにこの回路は第２図の
回路よりも高速である。

第４図のセル回路をつくる方法は第２図及び第７図の回
路の場合と少し異なり、この場合はＮ＋拡散３２と第２
のＦＥＴ２０のゲート電極３８とを相互接続するように
第２のポリシリコン層４６の抵抗性下側層部分４７を設
け、また第２のＦＥＴ２０とＮ＋拡散領域３４の間に記
憶用コンデンサ１４を設ける必要がある。

第４図のメモリ・セル回路の断面構造は第９図に示され
、第８Ｆ図の素子と対応する素子は同じ参照番号で示さ
れている。

第９図からわかるようにＦＥＴ１２，２０は第８Ｆ図と
ほとんど同じように形成されるが、第２のポリシリコン
層４６の抵抗性下側層部分４７によってつくられる第４
図の抵抗１６は拡散領域３２及び第２のＦＥＴ２０のゲ
ート電極３８と接触するように形成されている。

第４図のコンデンサ１４はＮ＋拡散領域３４と、薄い二
酸化シリコン層３６と、第１のポリシリコン層３８との
構造によって与えられる。

絶縁層３８′はワード線２２を第１のポリシリコン層３
８から分離すると共に、第２のポリシリコン層４６の抵
抗性下側層部分４７の一部を第１のポリシリコン層３８
から分離する。

また、第８Ｆ図では薄い誘電体層３６上の絶縁層４４と
してフィールド・シールドが示されているが、第９図で
はセル相互間の分離は基板内に延びた酸化物領域５２で
行なわれるように示されている。

第５図のメモリ・セル回路の集積回路構造をつくる場合
は、Ｎ＋拡散領域１８上の薄い二酸化シリコン層３６の
上にポリシリコン線を設けてコンデンサ１４を形成する
。

この場合このポリシリコン線はセル回路のビット／セン
ス線として働く。

第５図の抵抗１６は第２のポリシリコン層４６の抵抗性
下側層部分４７を、第９図に関して述べたようにその一
端部をＮ＋拡散領域３２に接続し他端部をアース電位点
に接続することによってつくることができる。

しかしこの場合はポリシリコン線と第２のＦＥＴ２０へ
直結する拡散領域とを接続する必要があり、また第１の
ＦＥＴ１ ２の通電電極と第２のＦＥＴ２０のゲート電
極を接続する必要がある。

第１０図は上述したメモリ・セル回路のほとんどを利用
しうるメモリ・アレイを例示している。

このメモリ・アレイは第１１図に示すパルス波形で動作
する非常に簡単なラッチ回路をビット／センス線に結合
するたけでよい。

３つのビット／センス線１８，１８’，１８’及び３つ
のワード線２２，２２’，２２“が示されているが、動
作は同じなので、ビット／センス線１８とワード線２２
を例にとって動作の説明をする。

メモリ・セル回路Ａに記憶された情報を回復させるとき
は、ラッチ回路の第３と第４のＦＥＴ６０，６２のソー
スへ電圧Ｖｓを印加してこれらのＦＥＴをオフ状態にし
ておき、ラッチ回路の第１と第２のＦＥＴ５４，５６の
ゲート電極に電圧パルスＶｃを印加してビット／センス
線１８及びコンデンサ５６を＋ＶＨへ充電する。

もしビット１の情報がセル回路Ａに記憶されていれば、
ワード．パルスＶｗをワード線２２に印加したときビッ
ト／センス線１８の＋ＶＨの電圧はほぼ一定であり、ビ
ット／センス線１８からの電荷はセル回路Ａで生じたか
も知れない漏れ電荷を元に戻すだけである。

ビット／センス線１８の電圧が高レベルに留まるど、Ｆ
ＥＴ６２がオンになりＦＥＴ６０をオフに保つ。

セル回路Ａにビット０が記憶されていれば、ビット／セ
ンス線１８の電圧は＋ＶＨの電圧よりも下がり、ＦＥＴ
６２はオフを保ち、トランジスタ６０はコンデンサ５８
の両端の＋ＶＨ電圧によってオンになる。

トランジスタ６０がオンになると、このときは電圧Ｖｓ
がアース電位にあるため、ビット／センス線の電圧がア
ース電位になる。

セル回路Ａに蓄積電荷があればこの電荷もアースに放電
する。

セル回路Ａに情報を書込むときはビット・デコーダ７０
によってＦＥＴ６４をオンにする。

ビット１の情報をセル回路Ａに書込むときはＩ／Ｏバス
６５に電圧＋ＶＨを印加すると共に、ワード・デコーダ
／ドライバ８０からワード線２２にワード・パルスを印
加し、セル回路Ａの記憶用コンデンサに電荷を供給する
。

ビット０の情報を書込むときはＩ／Ｏバス６５にゼロ電
位即ちアース電位を印加する。

従ってビット／センス線１８は放電し、セル回路Ａのコ
ンデンサに電荷が蓄積されていればこの電荷も放電する
。

ラッチ回路に印加される信号は通常のあるいは知られて
いるダイナミック・セル回路で発生される信号と比べて
比較的大きいため、本発明のメモリ・セル回路は非常に
簡単なラッチ回路しか用いないようなメモリ・アレイで
利用することができる。

抵抗１６は抵抗性のポリシリコン材で形成するものとし
て説明したが、結晶性シリコン基板３０に抵抗をつくる
こともできる。

この場合は２つの接点を設ける必要がある。

又、実施例ではＦＥＴを用いたが、もし希望するなら、
バイポーラ・トランジスタも使用しうる。

【図面の簡単な説明】

第１図は本発明のメモリ・セル回路の基礎となる基本回
路構成を示す図、第２図は第１図のメモリ・セル回路の
詳細図、第３図、第４図、第５図、第６図及び第７図は
本発明のメモリ・セル回路の実施例を示す図、第８Ａ図
、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図及び第８Ｆ
図は特に第２図及び第７図の回路を集積回路形で製造す
るときの種種の段階における構造を示す断面図、第９図
は第４図の回路を集積回路形で製造したときの構造を示
す断面図、第１０図はメモリ・アレイを示す図、第１１
図は第１０図のメモリ・アレイのための波形を示す図で
ある。 １０・・・・・・直列回路、１２・・・・・・スイッチ
手段、１４・・・・・・電荷蓄積手段、１６・・・・・
・インピーダンス、１８・・・・・・ビット／センス線
、２０・・・・・・増幅器、２２・・・・・・ワード線
。

Claims (1)

1. 【特許請求の範囲】 １ データ線と、制御端子及び２つの通電端子を有する
   スイッチ素子、電荷蓄積素子及び抵抗素子を含む、前記
   データ線と基準電位点との間に接続された直列回路と、
   制御端子及び２つの通電端子を有する増幅素子と、前記
   スイッチ素子の制御端子に接続された選択線とより成り
   、前記抵抗素子の一端は前記基準電位へに接続され、前
   記増幅素子の制御端子は前記抵抗素子の他端に接続され
   、前記増幅素子の一方の通電端子は前記データ線に接続
   され他方の通電端子は基準電位点に接続されるメモリ・
   セル回路。 ２ データ線と、制御端子及び２つの通電端子を有する
   スイッチ素子、電荷蓄積素子及び抵抗素子を含む、前記
   データ線と基準電位点との間に接続された直列回路と、
   制御端子及び２つの通電端子を有する増幅素子と、前記
   スイッチ素子の制御端子に接続された選択線とより成り
   、前記電荷蓄積素子の一端は前記基準電位点に接続され
   、前記増幅素子の制御端子は前記電荷蓄積素子の他端に
   接続され、前記増幅素子の一方の通電端子は前記スイッ
   チ素子を介して前記データ線に接続され他方の通電端子
   は前記基準電位点に接続され、前記基準電位点は前記デ
   ータ線が低レベルにされたとき前記電荷蓄積素子を充電
   するのに十分な大きさの電位を有するメモリ・セル回路
   。 ３ データ線と、制御端子及び２つの通電端子を有する
   スイッチ素子、電荷蓄積素子及び抵抗素子を含む、前記
   データ線と基準電位点との間に接続された直列回路と、
   制御端子及び２つの通電端子を有する増幅素子と、前記
   スイツチ素子の制御端子に接続された選択線とより成り
   、前記抵抗素子の一端は前記基準電位点に接続され、前
   記増幅素子の制御端子は前記抵抗素子の他端に接続され
   、前記増幅素子の一方の通電端子は前記スイッチ素子を
   介して前記データ線に接続され他方の通電端子は前記基
   準電位点よりも高電位の基準電位点に接続されるメモリ
   ・セル回路。